JP6155421B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置に関し、詳しくは、基板と、基板上にフリップチップ実装される半導体チップとを備えた半導体装置の製造方法および半導体装置に関する。

従来、基板と、基板上にフリップチップ実装される半導体チップとを備えた半導体装置として、例えば、特許文献１に開示された技術が知られている。特許文献１では、半導体装置としてのＢＧＡ（ボールグリッドアレイ）において、インターポーザ（基板）の半田ボールの数を、半導体チップのパッドの数より減らして、ＢＧＡの小型化を図る技術が開示されている。そこでは、特許文献１の図７に示されるように、半導体チップが搭載される基板上において、配線パターンが、内外周に２列で配列されたランドから半導体チップの外側に向かって延びるように形成されている。そして、半導体チップにおける電源用パッドあるいはＧＮＤパッドとして用いられるパッドに対応したランドから延びる配線パターンが、共通の貫通ビアに接続されている。その貫通ビアに、はんだボールを接続して、半田ボールを共通半田ボールとすることによって、半田ボールの数を減少させている。

特開２００７−２０１０２５号公報

しかしながら、上記の従来の半導体装置において、半導体チップの電極数（パッド数）が２００個前後に増加すると、電極の配列ピッチが狭くなるため、基板上において内外周に２列で配列された各ランド間も狭くなる。ランド間が狭くなると、内周側に配列されたランドに接続される配線パターンを、ランドから半導体チップの内側に向かって延びるように形成することが困難となる。
そのため、基板の、平面視で、半導体チップの下側にあたる領域を利用して、基板上の内周側に配列された各ランドからの配線パターンを、半導体チップの内側に向かって延びるように形成する。そして、半導体チップの内側に延びた位置に貫通ビアを形成し、内側に延びた配線パターンを、貫通ビアを介して、基板の反対側に形成される半田ボールに接続する方法も考えられる。

しかしながら、通常、半導体チップと基板の半導体チップ搭載面との間隙は狭く、搭載面に所望の平坦性が維持されていないと、半導体チップと基板との平行度が保持されず、フリップチップ実装の信頼性が低下する。そのため、半導体チップの下側にあたる部分での貫通ビアの形成に伴って、搭載面に所望の平坦性が維持できない場合、貫通ビアの形成後において搭載面の平坦化処理が必要とされる。それによって、製造プロセスが増加する。

そこで、本明細書では、半導体チップが実装される基板上の配線パターンを、基板上のランドから半導体チップの内側方向に延びるように形成する場合であっても、平坦化処理が必要とされない半導体装置の製造方法および半導体装置を提供する。

本明細書によって開示される半導体装置の製造方法は、基板と、前記基板上にフリップチップ実装される半導体チップとを備えた半導体装置の製造方法であって、前記基板の前記半導体チップが実装される実装表面上に、平面視において前記半導体チップの内側方向に延びる複数の内側配線パターンを形成する配線パターン形成工程と、前記基板の前記半導体チップが実装される実装表面とは反対側となる裏面のうち前記半導体チップと重なる領域にレーザを照射して、前記基板に、その裏面から前記内側配線パターンに達する複数のビアホールを形成するビアホール形成工程と、を含む。

本構成によれば、基板の実装表面上の内側配線パターンと、裏面上の外部接続パッドとを接続するための複数のビアホールは、基板の裏面側からレーザを照射して形成される。そのため、ビアホールを形成する際に、基板の絶縁体部を除去するために、内側配線パターンに開口を形成できない炭酸ガスレーザを使用することによって、炭酸ガスレーザによって実装表面の内側配線パターンが貫通されることがなく、基板の実装表面の平坦性は維持される。それによって、ビアホールの形成後における、基板の実装表面の平坦化処理を省略することができる。すなわち、半導体チップが実装される基板上の配線パターンを、基板上のランドから半導体チップの内側方向に延びるように形成する場合であっても、平坦化処理が必要とされない。

また、内側配線パターンの形成によって、すなわち、基板の表面上の配線パターンを形成する領域として、半導体チップの下側の領域を利用することによって、基板の表１上における配線パターンの形成面積が広がる。それによって、例えば、３０μｍルールで、配線パターンを形成できる。そのため、従来、高価で、工程数の多い無電解メッキ法が必要な、例えば、１０μｍルールでの配線が必要であった半導体チップに対して、無電解メッキ法の必要のない３０μｍルールで基板を形成することができる。すなわち、より微細な配線ルールが必要とされた多数電極（多パッド）を有する半導体チップ、例えば、２００パッドを有する半導体チップのフリップチップ実装を、より微細な配線ルールへの変更なしに実現できる。

上記半導体装置の製造方法において、前記半導体チップは、フリップチップ実装される表面の周辺部において、第１のピッチで配置された複数の電極パッドを有し、前記ビアホール形成工程において、前記複数のビアホールは、前記第１のピッチより広い第２のピッチで形成され、メッキ法によって、前記ビアホール形成工程を終えた前記基板をメッキすることによって、前記ビアホールに導電体を充填するメッキ工程と、前記基板の前記実装表面上において、前記半導体チップの前記複数の電極パッドに対向した位置に、各内側配線パターンと接続される複数のチップ接続パッドを形成するチップ接続パッド形成工程と、前記基板の前記裏面上において、前記複数のビアホールに接続される複数の外部接続パッドを形成する外部接続パッド形成工程と、前記半導体チップ上の前記複数の電極パッドと前記基板上の前記複数のチップ接続パッドとを、複数の接続バンプによって接続するチップ実装工程と、をさらに含むようにしてもよい。
本構成によれば、基板において、ビアホールは、第１のピッチより広い第２のピッチで形成されている。そのため、基板の下層（裏面）側では、半導体チップの電極パッドのピッチに対応した配線ルールから解放される。例えば、下層側では、配線ルールを３０μｍルール以上とすることが可能となり、それによって配線の自由度が増加する。

また、上記半導体装置の製造方法において、前記外部接続パッド形成工程において、前記基板の前記裏面上の金属箔を用いて、前記複数のビアホールと前記複数の外部接続パッドとを接続する複数の裏面配線パターンが形成されるようにしてもよい。
本構成によれば、裏面配線パターンを用いて、外部接続パッドの基板の裏面における形成位置を自在に設定できる。

また、上記半導体装置の製造方法において、各外部接続パッドに半田バンブを形成する半田バンブ形成工程を、さらに含むようにしてもよい。
本構成によれば、半導体装置をＢＧＡ型の半導体装置として製造できる。

また、上記半導体装置の製造方法において、前記複数の電極パッド、および、前記複数のチップ接続パッドは、内外周に二列に配置されており、前記配線パターン形成工程において、内周に配置されている各チップ接続パッドに対して、内側配線パターンが形成されるようにしてもよい。
本構成によれば、チップ接続パッドが内外周に二列に配置されている場合において、言い換えれば、半導体チップの複数の電極パッドが内外周に二列に配置され、２００個等の多数電極を有する半導体チップのフリップチップ実装の場合において、内側配線パターンの形成を好適に適用できる。

また、本明細書によって開示される半導体装置は、基板と、前記基板上にフリップチップ実装された半導体チップとを備えた半導体装置であって、前記半導体チップは、前記基板と接続される複数の電極パッドを有し、前記基板は、前記半導体チップが実装される実装表面上において、前記半導体チップの前記複数の電極パッドに対向した位置に形成された複数のチップ接続パッドと、前記実装表面上に、平面視において前記複数のチップ接続パッドから前記半導体チップの内側方向に延びる複数の内側配線パターンと、前記基板の前記半導体チップが実装される実装表面とは反対側となる裏面のうち前記半導体チップと重なる領域にレーザを照射して、前記基板にその裏面から前記内側配線パターンに達するように形成された複数のビアホールと、を備える。

上記半導体装置において、前記半導体チップの前記複数の電極パッドは、フリップチップ実装される表面の周辺部において、第１のピッチで配置され、前記複数のビアホールは、前記第１のピッチより広い第２のピッチで形成されており、また、メッキ法によって前記基板をメッキすることによって、導電体によって充填されており、前記基板の前記裏面上において、前記複数のビアホールに接続される複数の外部接続パッドをさらに備えるようにしてもよい。

また、上記半導体装置において、前記基板は、各ビアホールと各外部接続パッドとを接続する複数の裏面配線パターンを備えるようにしてもよい。

また、上記半導体装置において、前記基板は、前記外部接続パッドに形成された半田バンブを備えるようにしてもよい。

また、上記半導体装置において、前記複数の電極パッド、および、前記複数のチップ接続パッドは、内外周に二列に配置されており、内周に配置されているチップ接続パッドに対して、各内側配線パターンが形成されたものであってもよい。

本発明の半導体装置の製造方法によれば、ビアホールを、基板の裏面側からのレーザ照射によって形成し、基板のチップ実装表面に半導体チップの内側方向に延びる内側配線パターンを形成する。それによって、半導体チップが実装される基板上の配線パターンを、基板上のランドから半導体チップの内側方向に延びるように形成する場合であっても、平坦化処理が必要とされない。

実施形態に係る半導体装置の一例を示す部分断面図 半導体装置の電極パッドを示す部分平面図 半導体装置の中継基板のチップ実装面から見た部分平面図 両面銅張り積層板の断面図 ビアホールの形成過程を示す断面図 ビアホールの形成過程を示す断面図 層間接続導体の形成過程を示す断面図 メッキ充填後の断面図 配線パターンを形成した断面図 ソルダレジストを形成した状態の断面図 ＬＳＩチップの中継基板への実装過程を示す断面図

＜実施形態＞
一実施形態を図１から図１１を参照して説明する。
１．半導体装置の構成
図１に示されるように、半導体装置１０は、大きくは中継基板（「基板」の一例）１とＬＳＩチップ（「半導体チップ」の一例）２とを含む。なお、図１は、図３のＡ−Ａで示す一点鎖線に沿った断面図である。

ＬＳＩチップ２は、図２に示されるように、フリップチップ実装される表面２２の周辺部において、第１のピッチＰ１で、内外周に二列に配置された複数の電極パッド２１を有する。複数の電極パッド２１は、外側の列の電極パッド２１Ａと、内側の列の電極パッド２１Ｂとを含む。その複数の電極パッド２１Ａ，２１Ｂには、マイクロ半田ボール（接続バンプの一例）６Ａ，６Ｂが形成されている。

外側の列の電極パッド２１Ａと内側の列の電極パッド２１Ｂとは、図２に示されるように、例えば、３０μｍ（マイクロメータ）のピッチで千鳥配置されている。ここで、第１のピッチＰ１は、例えば、６０μｍであり、電極パッド２１の個数は、すなわち、電極数は、例えば、２００個である。なお、外側の列の電極パッド２１Ａと内側の列の電極パッド２１Ｂとは千鳥配置されていることに限られず、図２の左右方向で同じ位置に並列配置されていてもよい。

中継基板１は、図１に示されるように、絶縁体部３５、複数のチップ接続パッド５、配線パターン７、外部接続パッド３、および複数のビアホール３１を含む。

絶縁体部３５は、例えば、プリプレグシートによって構成され、ＬＳＩチップ２が実装される表（おもて）面（実装表面の一例）１１と、裏面１２との間に位置する。

複数のチップ接続パッド５は、図１および図３に示されるように、中継基板１の表面１１上において、ＬＳＩチップ２の複数の電極パッド２１に対向した位置に、内外周に二列に形成されている。チップ接続パッド５は、電極パッド２１のピッチと同様に、第１のピッチＰ１で配置されている。複数のチップ接続パッド５は、外側の列のチップ接続パッド５Ａと、内側の列のチップ接続パッド５Ｂとを含む。

配線パターン７は、図１および図３に示されるように、外側配線パターン７Ａと、内側配線パターン７Ｂとを含む。外側配線パターン７Ａは、図３に示されるように、中継基板１の表面１１上において、外側の列のチップ接続パッド５Ａに接続され、平面視で、ＬＳＩチップ２の外側に、言い換えれば、チップ接続パッド５ＡからＬＳＩチップ２の外側方向に延びる。

一方、内側配線パターン７Ｂは、図３に示されるように、中継基板１の表面１１上において、複数の接続パッド５の内、内側の列のチップ接続パッド５Ｂに接続され、平面視で、ＬＳＩチップ２の内側に、言い換えれば、チップ接続パッド５ＢからＬＳＩチップ２の内側方向に延びる。外側配線パターン７Ａおよび内側配線パターン７Ｂは、図３に示されるように、それぞれ、長短の配線パターンを含む。

外部接続パッド３は、中継基板１の裏面１２上において、図３に示されるように、第１のピッチＰ１より広い第２のピッチで配置されている。ここで、第２のピッチＰ２は、例えば、１２０μｍ（マイクロメータ）である。

複数のビアホール３１は、中継基板１の裏面１２側から絶縁体部３５を貫通して配線パターン７Ａ，７Ｂに達するように、レーザによって形成される。ビアホール３１は、充填される導電体３４によって配線パターン７Ａ，７Ｂと外部接続パッド３とを電気的に接続する。

ビアホール３１と外部接続パッド３とは裏面配線パターン８によって接続される。外部接続パッド３には外部接続の半田ボール４が設けられている。すなわち、半導体装置１０は、ＢＧＡ型の半導体装置である。なお、これに限られず、半導体装置は、半田ボール４が設けられない、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置であってもよい。

また、中継基板１の表面１１に形成されたチップ接続パッド５Ａ、５Ｂと、ＬＳＩチップ２の電極パッド２１Ａ，２１Ｂとが、ＬＳＩチップ２の電極パッド２１Ａ，２１Ｂに設けられたマイクロ半田ボール６Ａ，６Ｂによって結合されることによって、中継基板１とＬＳＩチップ２とが電気的に接続されている。

また、中継基板１の表面１１と裏面１２は、ソルダレジスト層３６によって保護されている。また、ＬＳＩチップ２と中継基板１の表面１１との間隙等は、周知のアンダーフィル樹脂（図示せず）によって充填されている。

２．半導体装置の製造方法
次に、図４から図１１を参照して半導体装置１０の製造方法を説明する。なお、図４から図１０は、図１とは上下関係を逆にして描いてある。

まず、中継基板１の基材として、図４に示すように、プリプレグシート（絶縁体部の一例）３５を挟んで銅箔（金属箔の一例）３２，３３が積層された両面銅張積層板（基板の一例）３０を準備する（準備工程の一例）。なお、金属箔は銅箔に限られず、例えば、アルミ箔であってもよい。

次いで、図５に示すように、紫外線レーザの照射によって、裏面１２側の銅箔（「裏面上の金属箔」の一例）３２に開口部３２Ａを形成する（ビアホール形成工程の一例）。ここで紫外線レーザを使用する理由は、一般的な炭酸ガスレーザでは銅箔に開口を形成するには波長・エネルギーが不足して十分な開口を形成できないからである。次に、図６に示すように、その開口部３２Ａを通して炭酸ガスレーザを照射して、プリプレグシート３５を除去して例えば口径６０μｍ程度のビアホール３１を形成する（ビアホール形成工程の一例）。炭酸ガスレーザは、有機質材料の除去に最適でありながら銅箔３３を貫通できないから、図６に示すように、ビアホール３１の底では銅箔３３の一部の面が露出した状態となる。

この後、ビアホール３１を形成した上記の両面銅張積層板３０に対して電解メッキを行い（メッキ工程の一例）、図７および図８に示すように、ビアホール３１の内部にメッキ金属（導電体の一例）を充填するとともに、銅箔３２，３３上にメッキ層を形成する。ここで、メッキ金属は、例えば、銅である。すなわち、ここでは、両面銅張積層板３０に対して銅の電解メッキが行われる。これにより、銅箔３２および銅箔３３の二層の導体回路（配線パターン）を互いに導通させる層間接続導体（導電体の一例）３４が形成されたことになる。なお、図８以降では、図面の簡略化のために、層間接続導体３４の形成工程で形成されたメッキ層と銅箔３２，３３とは区別することなく、一体に図示してある。

そして、図９に示すように、各銅箔３２，３３に対して周知のプリント配線手法によって、外側配線パターン７Ａ、内側配線パターン７Ｂ、および裏面配線パターン８を形成する（配線パターン形成工程の一例）。なお、裏面配線パターン８は、形成されなくてもよい。すなわち、この場合、外部接続パッド３の形成位置に制限を受けるが、中継基板１（両面銅張積層板３０）の裏面１２上のビアホール３１が形成される位置に外部接続パッド３を形成するようにしてもよい。

次いで、図１０に示すように、外部接続パッド３およびチップ接続パッド５が形成される箇所を除いてソルダレジスト層３６を形成する。次いで、図１０に示すように、両面銅張積層板３０の表面１１上において、ＬＳＩチップ２の複数の電極パッド２１に対向した位置に、外側配線パターン７Ａに接続される外側チップ接続パッド５Ａと、内側配線パターン７Ｂと接続される内側チップ接続パッド５Ｂとを、内外周に二列に形成する（チップ接続パッド形成工程の一例）。また、両面銅張積層板３０の裏面１２上において、第１のピッチＰ１より広い第２のピッチＰ２で複数の外部接続パッド３を形成する（外部接続パッド形成工程の一例）。チップ接続パッド５および外部接続パッド３の形成は、例えば、ソルダレジスト層３６をマスクとして、銅の電解メッキによって形成される。

次いで、図１１に示すように、接続バンプ形成工程によってＬＳＩチップ２の電極パッド２１Ａ，２１Ｂに形成されたマイクロ半田ボール（接続バンプの一例）６Ａ，６Ｂと、中継基板１の表面１１に形成されたチップ接続パッド５Ａ，５Ｂとの位置合わせを行う。そして、マイクロ半田ボール６Ａ，６Ｂの加熱・加圧などによって、ＬＳＩチップ２を中継基板１の表面１１に接着する。

その後、外部接続パッド３に外部接続の半田ボール４を形成する（半田バンブ形成工程の一例）ことで、図１に示すような、半導体装置１０が完成する。

３．実施形態の効果
本実施形態では、中継基板（基板）１の表面１１上の内側配線パターン７Ｂと、裏面１２上の外部接続パッド３とを接続するための複数のビアホール３１は、紫外線レーザと炭酸ガスレーザとを中継基板１の裏面側から照射して形成される。特に、プリプレグシート３５を除去する際に、中継基板１の表面１１上の銅箔３３に開口を形成できない炭酸ガスレーザが使用される。そのため、ビアホール３１を形成する際に、炭酸ガスレーザによって銅箔３３が貫通されることがなく、ビアホール３１の形成時において中継基板１の表面１１の平坦性が維持される。それによって、ビアホール３１の形成後における、中継基板１の表面１１の平坦化処理を省略することができる。すなわち、ＬＳＩチップ２が実装される中継基板１上の内側配線パターン７Ｂを、中継基板上のランド（内側チップ接続パッド５Ｂ）からＬＳＩチップ２の内側方向に延びるように形成する場合であっても、平坦化処理が必要とされない。それによって、ＬＳＩチップ２の内側方向に延びる内側配線パターン７Ｂの形成に係る処理を簡略化できる。

また、内側配線パターン７Ｂの形成によって、すなわち、中継基板１の表面１１上の配線パターン７を形成する領域として、ＬＳＩチップ２の下側の領域を利用することによって、中継基板１の表面１１上における配線パターン７の形成面積が広がる。それによって、例えば、３０μｍルールで、外側配線パターン７Ａおよび内側配線パターン７Ｂを形成できる。そのため、従来、高価で、工程数の多い無電解メッキ法が必要な、例えば、１０μｍルールでの配線が必要であったＬＳＩチップ２に対して、無電解メッキ法の必要のない３０μｍルールで中継基板１を形成することができる。すなわち、より微細な配線ルールが必要とされた多数電極（多パッド）を有するＬＳＩチップ２、例えば、２００パッドを有するＬＳＩチップ２のフリップチップ実装を、より微細な配線ルールへの変更なしに実現できる。

更に、ビアホール（レーザビア）３１用のレーザを中継基板１の裏面１２側から照射し結線結合させる構造である為、中継基板１の表面１１にレーザビア用ラウンドを形成する際に、レーザビア用ラウンドを小さく（例えば、直径６０〜８０μｍ程度）形成する事が出来る。この配線ルールの緩和により配線のメッキ工程をより廉価なサブトラ法が選択出来、コストの低減に寄与できる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記実施形態においては、中継基板１を表裏の銅箔３２，３３による２層の中継基板である例を示したが、これに限られない。例えば、中継基板１は、内部コンデンサを含む４層の中継基板であってもよいし、５層の中継基板であってもよい。その際、ビアホール３１は、中間の導電体層を貫く多段のビアホールであってもよい。この場合、中間の導電体層を貫く際には、紫外線レーザを使用すればよい。

（２）上記各実施形態では、中継基板１の裏面１２側の銅箔３２を除去するために紫外線レーザを照射したが、これに限らず、例えば、エッチング等の手法によって銅箔３２を除去するようにしてもよい。

（３）上記実施形態では、層間接続導体３４をメッキ法によって形成する例を示したが、層間接続導体３４はビアホール３１に導電性材料を印刷等によって充填して形成することもできる。

（４）上記実施形態においては、ビアホール３１を形成し、ビアホール３１を層間接続導体３４で充填した後に配線パターン７Ａ，７Ｂを形成する例を示したがこれに限られない。配線パターン７Ａ，７Ｂを形成した後にビアホール３１を形成し、ビアホール３１を層間接続導体３４で充填するようにしてもよい。

（５）上記実施形態においては、ビアホール３１を形成し、ビアホール３１を層間接続導体３４で充填した後に配線パターン７Ａ，７Ｂおよびチップ接続パッド５を形成し、中継基板１にＬＳＩチップ２を実装する例を示したがこれに限られない。ビアホール３１の形成に伴う中継基板１の表面１１の平坦化処理が必要とされないため、配線パターン７Ａ，７Ｂおよびチップ接続パッド５を形成し、中継基板１にＬＳＩチップ２を実装した後に、ビアホール３１を形成するようにしてもよい。

（６）上記実施形態においては、半導体チップがフリップチップ実装される基板として中継基板（インターポーザ）１である例を示したが、基板は中継基板に限られない。基板は、例えば、両面回路基板であってもよい。また、中継基板１（基板）の基材として、図４に示すように、プリプレグシート３５を挟んで銅箔３２，３３が積層された両面銅張積層板３０である例示したが、これに限られない。例えば、中継基板１の基材、あるいは基板の基材は、絶縁体として構成し、配線パターンはメッキ法、例えば、セミアディティブ法、あるいはフルアディティブ法で作成するようにしてもよい。

（７）上記実施形態においては、ＬＳＩチップ２の複数の電極パッド２１が内外周に二列に形成されている例を示したが、必ずしもこれに限られない。本発明は、例えば、ＬＳＩチップ２の複数の電極パッド２１が三列で形成されている場合にも適用できる。

１…中継基板、２…ＬＳＩチップ、３…外部接続パッド、４…半田ボール、５Ａ…外側チップ接続パッド、５Ｂ…内側チップ接続パッド、６…マイクロ半田ボール、７Ａ…外側配線パターン、７Ｂ…内側配線パターン、８…裏面配線パターン、１０…半導体装置、１１…中継基板の表（おもて）面、１２…中継基板の裏面、２１…電極パッド、３０…両面銅張積層板、３１…ビアホール、３４…層間接続導体、３５…プリプレグシート

Claims (7)

1. 基板と、前記基板上にフリップチップ実装される半導体チップとを備えた半導体装置の製造方法であって、
   前記半導体チップは、フリップチップ実装される表面の周辺部において、第１のピッチで配置された複数の電極パッドを有し、
   前記基板の前記半導体チップが実装される実装表面上に、平面視において、前記半導体チップの内側方向に延びる複数の長短の内側配線パターンを形成する配線パターン形成工程と、
   前記基板の前記半導体チップが実装される実装表面とは反対側となる裏面のうち前記半導体チップと重なる領域にレーザを照射して、前記基板に、その裏面から前記複数の長短の内側配線パターンに達する複数のビアホールを形成するビアホール形成工程と、
   前記基板の前記実装表面上において、前記半導体チップの前記複数の電極パッドに対向した位置に、各内側配線パターンと接続される複数のチップ接続パッドを形成するチップ接続パッド形成工程と、
   前記基板の前記裏面上において、前記複数のビアホールに接続される複数の外部接続パッドを形成する外部接続パッド形成工程と、
   を含み、
   前記ビアホール形成工程において、前記複数のビアホールは、前記第１のピッチより広い第２のピッチで形成され、
   前記配線パターン形成工程は、
   前記ビアホールと前記外部接続パッドとを接続する裏面配線パターンを形成することと、
   前記ビアホールを介して短い内側配線パターンに接続される裏面配線パターンを、前記ビアホールから、前記短い内側配線パターンの延びる方向とは反対方向である前記半導体チップの外側方向に延びるように形成することと、を含む、半導体装置の製造方法。
2. 請求項１に記載された半導体装置の製造方法において、
   メッキ法によって、前記ビアホール形成工程を終えた前記基板をメッキすることによって、前記ビアホールに導電体を充填するメッキ工程と、
   前記半導体チップ上の前記複数の電極パッドと前記基板上の前記複数のチップ接続パッドとを、複数の接続バンプによって接続するチップ実装工程と、
   をさらに含む、半導体装置の製造方法。
3. 請求項１または請求項２に記載された半導体装置の製造方法において、
   各外部接続パッドに半田バンブを形成する半田バンブ形成工程を、さらに含む、半導体装置の製造方法。
4. 請求項１から請求項３のいずれか一項に記載された半導体装置の製造方法において、
   前記複数の電極パッド、および、前記複数のチップ接続パッドは、内外周に二列に配置されており、
   前記配線パターン形成工程において、内周に配置されている各チップ接続パッドに対して、各内側配線パターンが形成される、半導体装置の製造方法。
5. 基板と、前記基板上にフリップチップ実装された半導体チップとを備えた半導体装置であって、
   前記半導体チップは、フリップチップ実装される表面の周辺部において第１のピッチで配置され、前記基板と接続される複数の電極パッドを有し、
   前記基板は、
   前記半導体チップが実装される実装表面上において、前記半導体チップの前記複数の電極パッドに対向した位置に形成された複数のチップ接続パッドと、
   前記実装表面上に、平面視において前記複数のチップ接続パッドから前記半導体チップの内側方向に延びる複数の長短の内側配線パターンと、
   前記基板の前記半導体チップが実装される実装表面とは反対側となる裏面のうち前記半導体チップと重なる領域から前記長短の内側配線パターンに達する複数のビアホールと、
   前記基板の前記裏面上において、前記複数のビアホールに接続される複数の外部接続パッドと、
   前記ビアホールと前記外部接続パッドとを接続する裏面配線パターンと、を備え、
   前記複数のビアホールは、前記第１のピッチより広い第２のピッチで形成されており、
   前記ビアホールを介して短い内側配線パターンに接続される前記裏面配線パターンは、前記ビアホールから、前記短い内側配線パターンの前記チップ接続パッドから延びる方向とは反対方向である前記半導体チップの外側方向に延びた状態で前記外部接続パッドに接続されている、半導体装置。
6. 請求項５に記載された半導体装置において、
   前記基板は、前記複数の外部接続パッドに形成された複数の半田バンブを備える、半導体装置。
7. 請求項５または請求項６に記載された半導体装置において、
   前記複数の電極パッド、および、前記複数のチップ接続パッドは、内外周に二列に配置されており、
   内周に配置されている複数のチップ接続パッドに対して、前記複数の長短の内側配線パターンが形成されている、半導体装置。

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