JP6125803B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体装置、及びその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１、及び特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ところで、酸化物半導体を用いたトランジスタにおいて、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
酸化物半導体を用いたトランジスタの微細化を実現するためには、酸化物半導体膜、ゲート電極、ソース電極、及びドレイン電極といったトランジスタの構成要素の各々の面積、または線幅等を縮小する必要がある。また、該酸化物半導体膜に対してソース電極、及びドレイン電極を接触させるための接触領域（コンタクト領域ともいう）も縮小する必要がある。しかしながら、コンタクト領域の縮小に伴い、酸化物半導体膜と、ソース電極、及びドレイン電極との接触抵抗（コンタクト抵抗ともいう）が増大しトランジスタの電気特性の一であるオン特性（例えば、オン電流、または電界効果移動度）の低下が生じうる。
接触領域を縮小させる方法としては、例えば、酸化物半導体膜の側面と、ソース電極、及びドレイン電極となる導電膜の側面と、を接続させる横方向接続のトランジスタ構造も考えられる。しかし、この方法では、酸化物半導体膜の膜厚を薄くした際に、酸化物半導体膜と、ソース電極、及びドレイン電極との接触領域が減少し、接触抵抗の増加が生じうる。
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一とする。また、微細化された半導体装置を歩留まりよく提供することを目的の一とする。
酸化物半導体を用いた半導体装置において、微細化を進めつつ、該酸化物半導体とソース電極、及びドレイン電極との接触抵抗を低減させる。具体的には、酸化物半導体膜を加工し、側面がテーパ形状の島状の酸化物半導体膜とする。また、側面を１°以上１０°未満のテーパ角とし、ソース電極、及びドレイン電極の少なくとも一部分が、酸化物半導体膜の側面と接する。このような構成とすることで、酸化物半導体膜と、ソース電極、及びドレイン電極との接触領域を増加させることで、接触抵抗を低減することができる。
また、酸化物半導体膜を、結晶部を含む酸化物半導体膜とした際に、結晶部を含む酸化物半導体膜の側面は、結晶部を含む酸化物半導体膜の上面と比較し、酸素欠損が多く、低抵抗となりやすい。このため、側面をテーパ形状とし、そのテーパ角を１°以上１０°未満とすることで、ソース電極、及びドレイン電極との接触領域を増加させ、且つ接触抵抗を低くすることができる。より、詳細には以下の通りである。
開示する本発明の一態様では、島状の酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜と接し、酸化物半導体膜と重畳する位置に設けられたゲート電極と、ゲート絶縁膜、及びゲート電極上に形成された層間絶縁膜と、ゲート絶縁膜、及び層間絶縁膜に形成された酸化物半導体膜に達する開口部と、開口部を充填するように形成され、酸化物半導体膜と接するソース電極、及びドレイン電極と、を有し、酸化物半導体膜の側面が１°以上１０°未満のテーパ角であり、ソース電極、及びドレイン電極の少なくとも一部分が、側面と接する半導体装置である。
上記構成において、酸化物半導体膜の側面は、複数のテーパ角を有し、少なくとも一のテーパ角が１°以上１０°未満であってもよい。
酸化物半導体膜の側面を上記数値のテーパ角とすることで、該酸化物半導体膜の側面と接するソース電極、及びドレイン電極との接触領域を増加させることができる。また、ソース電極、及びドレイン電極を段切れなく酸化物半導体膜と接触させることができる。また、酸化物半導体膜の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜の面積を縮小することができる。
なお、本発明の技術的思想は、酸化物半導体膜の側面に形成された傾斜面と、ソース電極、及びドレイン電極の少なくとも一部分が接することで、酸化物半導体膜と、ソース電極、及びドレイン電極との接触領域を増加させることである。したがって、側面の形状が酸化物半導体膜の底面側に垂直な形状と、酸化物半導体膜の上面側に傾斜している形状と、２つ以上の形状の側面を有する構成等も本発明に含まれる。また、側面の形状が連続した曲率を持った形状も本発明に含まれる。また、テーパ角とは、酸化物半導体膜を、その断面に垂直な方向から観察した際に、当該酸化物半導体膜の底面と側面がなす傾斜角を表す。側面が連続した曲率を持った形状のテーパ角は、酸化物半導体膜の底面と曲率を持った形状の任意の点がなす傾斜角を表す。
また、上記構成において、酸化物半導体膜は、チャネル形成領域を含み、チャネル形成領域を挟んで一対の低抵抗領域を含んでいてもよい。酸化物半導体膜が低抵抗領域を含むことで、ソース電極、及びドレイン電極との接触抵抗を、さらに低減させることができる。なお、本明細書等において、低抵抗領域とは、酸化物半導体膜に形成されたチャネル形成領域よりも抵抗が低い領域を表す。低抵抗領域は、酸化物半導体膜に不純物の導入、または、酸化物半導体膜の酸素欠損を多くすることで、形成することができる。
また、上記構成において、酸化物半導体膜は、インジウム、亜鉛、ガリウム、ジルコニウム、スズ、ガドリニウム、チタン、及びセリウムの酸化物の中から、少なくともいずれか一種を含むと好ましい。また、酸化物半導体膜は、結晶部を含み、結晶部は、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うと好ましい。
開示する発明の一態様によって、良好な電気的特性を維持しつつ、トランジスタサイズを十分に小さくすることが可能になる。
トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストが抑制される。また、トランジスタサイズを十分に小さくすることで、縮小した面積に新たな機能等を追加することが可能となるため、元の大きさと同程度の大きさの半導体装置と比較し、さらに機能を高めることができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
半導体装置の一態様を示す平面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の一形態を示す断面図、平面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 本発明の実施例に係る断面観察結果を示す図。 本発明の実施例に係る断面観察結果を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置、及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。
〈半導体装置の構成例〉
図１（Ａ）、図１（Ｂ）、及び図１（Ｃ）に、半導体装置の一例として、トップゲート構造のトランジスタの平面図、及び断面図を示す。なお、図１（Ａ）は、平面図を示し、図１（Ｂ）は、図１（Ａ）におけるＸ１−Ｙ１に係る断面図に相当する。また、図１（Ｃ）は、図１（Ｂ）に示す下地絶縁膜１０４、及び酸化物半導体膜１０６の一部分を拡大した断面図に相当する。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１５０の構成要素の一部（例えば、ゲート絶縁膜１０８など）を省略して図示している。
図１（Ａ）、及び図１（Ｂ）に示すトランジスタ１５０は、基板１０２上に形成された下地絶縁膜１０４と、下地絶縁膜１０４上に形成された酸化物半導体膜１０６と、酸化物半導体膜１０６上に形成されたゲート絶縁膜１０８と、ゲート絶縁膜１０８と接して形成され、酸化物半導体膜１０６と重畳する位置に設けられたゲート電極１１０と、ゲート絶縁膜１０８、及びゲート電極１１０上に形成された層間絶縁膜１１２と、ゲート絶縁膜１０８、及び層間絶縁膜１１２に設けられた開口部１１４ａ、及び開口部１１４ｂと、開口部１１４ａ、及び開口部１１４ｂを充填するように設けられたソース電極１１６ａ、及びドレイン電極１１６ｂと、を有する。また、ソース電極１１６ａ、及びドレイン電極１１６ｂに接続された配線１１８ａ、及び配線１１８ｂを含んでも良い。
また、酸化物半導体膜１０６は、図１（Ｂ）、及び図１（Ｃ）に示すように、側面において、１°以上１０°未満のテーパ角を有した構造である。なお、本明細書等において、テーパ角とは、酸化物半導体膜１０６を、その断面に垂直な方向から観察した際に、当該酸化物半導体膜１０６の底面と側面がなす傾斜角を示す。なお、図１（Ｃ）において、αで表す箇所がテーパ角である。
酸化物半導体膜１０６は、ドライエッチング法により酸化物半導体膜をエッチングすることで形成することができる。また、本実施の形態において、エッチングガスには、ＢＣｌ３、Ｃｌ２、Ｏ２等を用いることにより、側面において、１°以上１０°未満のテーパ角とすることができる。また、エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。
なお、エッチング条件によっては、図１（Ｃ）のβに示すように、下地絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、またはエッチング装置を変更することで、下地絶縁膜１０４が薄くなることを防ぐこともできる。また、エッチング条件を調節することで、酸化物半導体膜１０６の端部のテーパ角（α）は、１°以上１０°未満とすることができる。
また、酸化物半導体膜１０６の膜厚は、５ｎｍより大きく２００ｎｍ以下とし、好ましくは１０ｎｍ以上３０ｎｍ以下、更に好ましくは１０ｎｍ以上２０ｎｍ以下とする。また、酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）、または微結晶などの結晶性を有する構造とすることが好ましい。
また、本実施の形態において、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。なお、ＣＡＡＣ−ＯＳ膜については、後述するトランジスタ１５０の作製方法において、詳細な説明を行う。
また、ソース電極１１６ａ、及びドレイン電極１１６ｂは、酸化物半導体膜１０６の１°以上１０°未満のテーパ角を有する側面と、少なくとも一部分が接している。
このような構成とすることで、酸化物半導体膜１０６と、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。
このように、酸化物半導体膜１０６の面積を縮小し、且つ酸化物半導体膜１０６と、ソース電極１１６ａ、及びドレイン電極１１６ｂと接触領域を増加させることにより、良好な電気的特性を維持しつつ、トランジスタ１５０のサイズを十分に小さくすることが可能になる。
したがって、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストが抑制される。また、トランジスタサイズを十分に小さくすることで、縮小した面積に新たな機能等を追加することが可能となるため、元の大きさと同程度の大きさの半導体装置と比較し、さらに機能を高めることができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
なお、その他の構成要素の詳細については、後述するトランジスタ１５０の作製方法において、図２乃至図４を用いて説明する。
〈トランジスタ１５０の作製方法〉
以下、図２乃至図４を用いて、本実施の形態に係る図１に示すトランジスタ１５０の作製方法の一例について説明する。
まず、基板１０２を準備する。基板１０２に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
また、基板１０２として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜１０６を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体膜１０６を含むトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜１０６を含むトランジスタとの間に剥離層を設けるとよい。
次に、基板１０２上に下地絶縁膜１０４を形成する（図２（Ａ）参照）。下地絶縁膜１０４は、基板１０２からの水素、水分、アルカリ金属などの不純物元素の拡散を防止する効果があり、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた一、または複数の膜による積層構造により形成することができる。
また、下地絶縁膜１０４のその他の効果としては、のちに形成される酸化物半導体膜１０６に酸素を供給することができる。例えば、下地絶縁膜１０４として、酸化物を含む絶縁膜を用いた場合、当該下地絶縁膜１０４を加熱することにより酸素の一部を脱離させることができるので、酸化物半導体膜１０６に酸素を供給し、酸化物半導体膜１０６中の酸素欠損を補填することができる。特に、下地絶縁膜１０４中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、下地絶縁膜１０４として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜を下地絶縁膜１０４として用いることで、酸化物半導体膜１０６に酸素を供給することができ、当該酸化物半導体膜１０６を用いたトランジスタ１５０のトランジスタ特性を良好にすることができる。
また、下地絶縁膜１０４は、設けない構成としても良い。例えば、基板１０２からの水素、水分、アルカリ金属等の不純物が拡散しない基板等を用いることで、基板１０２上に酸化物半導体膜１０６を直接形成してもよい。ただし、本実施の形態に示すように、下地絶縁膜１０４を設ける構成とした方が望ましい。
また、下地絶縁膜１０４を形成する前に、基板１０２に対してプラズマ処理等を行っても良い。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板１０２側にＲＦ電源を用いて電圧を印加して基板１０２近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、基板１０２表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
次に、下地絶縁膜１０４上に酸化物半導体膜を成膜し、フォトリソグラフィ工程、及びエッチング工程を行い酸化物半導体膜１０６を形成する（図２（Ａ）参照）。また、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、下地絶縁膜１０４、及び酸化物半導体膜１０６は、大気に触れさせることなく連続して成膜するのが好ましい。
ここで、酸化物半導体膜１０６に用いることができるＣＡＡＣ−ＯＳ膜について、以下詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動が小さい。また、しきい値の変動、及びバラツキを抑制できる。よって、当該トランジスタは、信頼性が高い。
また、結晶部、または結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができる。さらに、結晶部、または結晶性を有する酸化物半導体膜表面の平坦性を高めることによって、該酸化物半導体を用いたトップゲート構造のトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。酸化物半導体膜表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａとは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
また、酸化物半導体膜１０６に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ：Ｇａ：Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
また、酸化物半導体膜１０６の成膜工程において、酸化物半導体膜１０６に水素、または水がなるべく含まれないことが好ましい。例えば、酸化物半導体膜１０６の成膜工程の前処理として、スパッタリング装置の予備加熱室で下地絶縁膜１０４が形成された基板１０２を予備加熱し、基板１０２、及び下地絶縁膜１０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。また、酸化物半導体膜１０６の成膜時、残留水分が排気された成膜室（成膜チャンバーともいう）で行うことが好ましい。
なお、予備加熱室、及び成膜室の水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した、予備加熱室、及び成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、酸化物半導体膜１０６に含まれる水素、水分などの不純物の濃度を低減できる。
なお、本実施の形態では、酸化物半導体膜１０６としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法により成膜する。また、酸化物半導体膜１０６は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体膜１０６として、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で作製するためのターゲットとしては、例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の金属酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３の金属酸化物ターゲットを用いることができる。ただし、酸化物半導体膜１０６に用いることのできるターゲットは、これらのターゲットの材料、及び組成に限定されるものではない。
また、酸化物半導体膜１０６を上述した金属酸化物ターゲットを用いて形成した場合、ターゲットの組成と、基板上に形成される薄膜の組成と、が異なる場合がある。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の金属酸化物ターゲットを用いた場合、成膜条件にも依存するが、薄膜である酸化物半導体膜１０６の組成は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：０．６〜０．８［ｍｏｌ比］となる場合がある。これは、酸化物半導体膜１０６の成膜中において、ＺｎＯが昇華する、またはＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯの各成分のスパッタリングレートが異なるためだと考えられる。
したがって、所望の組成の薄膜を形成したい場合においては、予め金属酸化物ターゲットの組成を調整する必要がある。例えば、薄膜である酸化物半導体膜１０６の組成を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］とする場合においては、金属酸化物ターゲットの組成を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１．５［ｍｏｌ比］とすればよい。すなわち、金属酸化物ターゲットのＺｎＯの含有量を予め多くすればよい。ただし、ターゲットの組成は、上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整することができる。また、金属酸化物ターゲットのＺｎＯの含有量を多くすることにより、得られる薄膜の結晶性が向上するため好ましい。
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜１０６は緻密な膜とすることができる。
また、酸化物半導体膜１０６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜１０６として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。一つめは、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
また、基板１０２を加熱しながら成膜することにより、成膜した酸化物半導体膜１０６に含まれる水素や水などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減されるため好ましい。また、酸化物半導体膜１０６を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などで成膜してもよい。
なお、酸化物半導体膜１０６として、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない。
また、本実施の形態において、酸化物半導体膜１０６の形成方法としては、ドライエッチング法により酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２、Ｏ２等を用いることができる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いることができる。
本実施の形態では、ＩＣＰエッチング装置を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって酸化物半導体膜をエッチングし、所望のアイランド形状にすることができる。例えば、酸化物半導体膜１０６として、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜をドライエッチングする条件として、第１のステップとして、コイル型の電極に電力を２０００Ｗ印加し、基板１０２側にバイアス電力を６００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＣｌ２ガスをエッチング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を−１０℃に設定してエッチングを行い、第２のステップとして、コイル型の電極に電力を１５００Ｗ印加し、基板１０２側にバイアス電力を２００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＣｌ２ガスと流量３０ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を−１０℃に設定してエッチングを行う。
なお、エッチング条件によっては、下地絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、またはエッチング装置を変更することで、下地絶縁膜１０４が薄くなることを防ぐこともできる。このように、エッチング条件を調節することで、酸化物半導体膜１０６の側面のテーパ角は、１°以上１０°未満とすることができる。
また、酸化物半導体膜１０６の形成後、酸化物半導体膜１０６に対して、熱処理を行ってもよい。当該熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。当該熱処理を行うことで、過剰な水素（水や水酸基を含む）を除去することが可能である。なお、当該熱処理は、本明細書等において、脱水化処理（脱水素化処理）と記す場合がある。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜１０６は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
また、上述の脱水化処理（脱水素化処理）を行うと、酸化物半導体膜を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。よって、脱水化処理（脱水素化処理）を行った場合、酸化物半導体膜１０６中に、酸素を供給することが好ましい。酸化物半導体膜１０６中に酸素を供給することにより、膜中の酸素欠損を補填することができる。
酸化物半導体膜１０６中の酸素欠損を補填する方法の一例としては、酸化物半導体膜１０６に対して脱水化処理（脱水素化処理）を行った後、同じ炉に高純度の酸素ガス、高純度の亜酸化窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入すればよい。酸素ガス、または亜酸化窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガス、または亜酸化窒素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち、酸素ガスまたは亜酸化窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、酸化物半導体膜１０６中に酸素を供給する方法の一例としては、酸化物半導体膜１０６に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を添加することで、酸化物半導体膜１０６中に酸素を供給してもよい。酸素の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いる。
また、酸化物半導体膜１０６中に酸素を供給する方法の一例としては、下地絶縁膜１０４、または後に形成されるゲート絶縁膜１０８等を加熱することにより、酸素の一部を脱離させ、酸化物半導体膜１０６に酸素を供給してもよい。
上述のように、酸化物半導体膜１０６の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜１０６から、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって同時に減少してしまった酸素を酸化物半導体に加える、または過剰な酸素を供給し酸化物半導体膜１０６の酸素欠損を補填することが好ましい。また、本明細書等において、酸化物半導体膜１０６に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
なお、上述の方法では、酸化物半導体膜１０６を島状に加工した後に脱水化処理（脱水素化処理）、および加酸素化処理を行う構成について説明したが、開示する発明の一態様はこれに限定して解釈されない。酸化物半導体膜１０６を島状に加工する前に、当該処理を行ってもよい。また、後に形成される層間絶縁膜１１２の形成後に、加熱処理を行い、下地絶縁膜１０４、またはゲート絶縁膜１０８等から、酸化物半導体膜１０６に酸素を供給してもよい。
このように、酸化物半導体膜１０６は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近い酸化物半導体膜１０６とすることができる。このような酸化物半導体膜１０６中には、ドナーに由来するキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
次に、酸化物半導体膜１０６上にゲート絶縁膜１０８を形成する（図２（Ａ）参照）。ゲート絶縁膜１０８の膜厚は、例えば１ｎｍ以上５００ｎｍ以下とすることができる。また、ゲート絶縁膜１０８の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いてゲート絶縁膜１０８を作製することができる。
また、ゲート絶縁膜１０８の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。ゲート絶縁膜１０８は、酸化物半導体膜１０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜１０８は、膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜１０８として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。本実施の形態では、ゲート絶縁膜１０８として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜１０８として用いることで、下地絶縁膜１０４と同様に、酸化物半導体膜１０６に酸素を供給することができ、電気特性を良好にすることができる。
また、ゲート絶縁膜１０８のその他の材料としては、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることができる。このような材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜１０８は、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁膜１０８上に、ゲート電極（これと同じ層で形成される配線を含む）となる導電膜を成膜する。ゲート電極となる導電膜としては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン、または酸化シリコンを含有させたものを用いることができる。ゲート電極に用いる導電膜は、上記の材料を用いて単層、または積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
次に、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って、ゲート電極１１０を形成した後、レジストマスクを除去する（図２（Ｂ）参照）。
なお、ゲート電極１１０を形成するためのレジストマスクは、フォトリソグラフィ法などによって形成されたレジストマスクに、スリミング処理を行って、より微細なパターンとするのが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。
なお、ゲート電極１１０を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、ゲート電極１１０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、ゲート絶縁膜１０８、及びゲート電極１１０上に層間絶縁膜１１２を形成する（図２（Ｃ）参照）。
層間絶縁膜１１２としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜などの酸化物絶縁膜を単層、または積層して用いればよい。また、上述の酸化物絶縁膜上に、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化物絶縁膜の単層、または積層をさらに形成してもよい。例えば、スパッタリング法を用いて、ゲート電極１１０側から順に酸化シリコン膜、及び酸化アルミニウム膜の積層を形成する。
なお、層間絶縁膜１１２上に、さらに平坦化絶縁膜を設けても良い。平坦化絶縁膜としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。
次に、層間絶縁膜１１２上にマスク１１５ａを形成し、マスク１１５ａを用いて層間絶縁膜１１２、及びゲート絶縁膜１０８をエッチングして、酸化物半導体膜１０６に達する開口部１１４ａを形成する（図２（Ｄ）参照）。
マスク１１５ａは、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク１１５ａ形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク１１５ａを形成することができる。
なお、十分に微細なパターンのマスク１１５ａを形成できるのであれば、インクジェット法などの他の方法を用いてマスク１１５ａを形成しても良い。この場合には、マスク１１５ａの材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
次に、マスク１１５ａを除去した後、開口部１１４ａ、及び層間絶縁膜１１２上にマスク１１５ｂを形成する。マスク１１５ｂは、マスク１１５ａと同様に形成することができる。そして、マスク１１５ｂを用いて層間絶縁膜１１２、及びゲート絶縁膜１０８をエッチングして、酸化物半導体膜１０６に達する開口部１１４ｂを形成する（図３（Ａ）参照）。これによって、ゲート絶縁膜１０８、及び層間絶縁膜１１２に、ゲート電極１１０を挟んで一対の開口部が形成されることとなる。
次に、開口部１１４ａ、及び開口部１１４ｂを埋め込むように、層間絶縁膜１１２上にソース電極、及びドレイン電極となる導電膜１１６を形成する（図３（Ｂ）参照）。
導電膜１１６は、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、上側の一方、または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
また、ソース電極、及びドレイン電極に用いる導電膜１１６としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
次に、導電膜１１６にＣＭＰ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学的機械研磨）処理を行う（図３（Ｃ）参照）。層間絶縁膜１１２上（少なくともゲート電極１１０と重畳する領域）に設けられた導電膜１１６を除去するように、導電膜１１６に対してＣＭＰ処理を行うことで、開口部１１４ａ、及び開口部１１４ｂに埋め込まれたソース電極１１６ａ、及びドレイン電極１１６ｂを形成することができる。なお、本実施の形態では、導電膜１１６に対して、層間絶縁膜１１２の表面が露出する条件でＣＭＰ処理を行うことにより、ソース電極１１６ａ、及びドレイン電極１１６ｂを形成する。なお、ＣＭＰ処理の条件によっては層間絶縁膜１１２の表面、またはゲート電極１１０の表面も研磨される場合がある。なお、この段階でトランジスタ１５０が形成される。
また、ソース電極１１６ａ、及びドレイン電極１１６ｂの少なくとも一部分は、酸化物半導体膜１０６の側面と接している。なお、酸化物半導体膜１０６の側面は、１°以上１０°未満のテーパ角であるため、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。
また、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極１１６ａ、ドレイン電極１１６ｂ、層間絶縁膜１１２の表面の平坦性をより向上させることができる。
なお、本実施の形態では、層間絶縁膜１１２と重畳する領域の導電膜１１６の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１１６の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
また、本実施の形態においては、開口部１１４ａ、及び開口部１１４ｂを設けるための工程を、２度に分ける方法を用いたがこれに限定されず、１度で形成する方法を用いてもよい。ただし、マスクの形成に用いる露光装置の解像限界があり、開口寸法が制約されるため、開口部１１４ａと、開口部１１４ｂとの距離を十分に縮小するためには、本実施の形態に示すように、２度に分けて形成するほうが好ましい。このような方法を行うことで、トランジスタの微細化を図ることができる。
また、開口部１１４ａと、開口部１１４ｂとの間隔を縮小するとは、換言すると、後に形成されるソース電極１１６ａと、ドレイン電極１１６ｂとの間隔を縮小することである。すなわち、ソース電極１１６ａと、ドレイン電極１１６ｂとの距離を、例えば、０．０５μｍ以上０．１μｍ以下まで縮小することができる。ソース電極１１６ａと、ドレイン電極１１６ｂ間の距離を縮小することで、ソース−ドレイン間の抵抗を低減することができるため、トランジスタ１５０の電気特性（例えば、オン電流特性）を向上させることができる。
次に、層間絶縁膜１１２、ソース電極１１６ａ、及びドレイン電極１１６ｂ上に導電膜を成膜し、フォトリソグラフィ工程、及びエッチング工程を行い、配線１１８ａ、及び配線１１８ｂを形成する（図４参照）。
配線１１８ａ、及び配線１１８ｂは、ゲート電極１１０、またはソース電極１１６ａ、及びドレイン電極１１６ｂと同様の材料、及び作製方法を用いて形成することができる。例えば、配線１１８ａ、及び配線１１８ｂとして、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
以上の工程によって、本実施の形態のトランジスタ１５０が形成される。
本実施の形態に示す半導体装置は、酸化物半導体膜の側面が１°以上１０°未満のテーパ角を有しており、ソース電極、及びドレイン電極の少なくとも一部分が、側面と接している。このような構成とすることで、接触領域を増加させることができる。また、ソース電極、及びドレイン電極を段切れなく酸化物半導体膜と接触させることができる。また、酸化物半導体膜の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜の面積を縮小することができる。したがって、トランジスタサイズを十分に小さくすることが可能となる。
また、トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストを抑制することができる。つまり、開示する発明の一態様により、酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、実施の形態１の図１乃至図４に示した半導体装置、及び半導体装置の作製方法の変形例について、図５乃至図８を用いて説明を行う。なお、図１乃至図４で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
〈半導体装置の構成例（変形例）〉
図５（Ａ）、図５（Ｂ）、及び図５（Ｃ）に、半導体装置の一例として、トップゲート構造のトランジスタの平面図、及び断面図を示す。なお、図５（Ａ）は、平面図を示し、図５（Ｂ）は、図５（Ａ）におけるＸ２−Ｙ２に係る断面図に相当する。また、図５（Ｃ）は、図５（Ｂ）に示す下地絶縁膜１０４、及び酸化物半導体膜１０６の一部分を拡大した断面図に相当する。なお、図５（Ａ）では、煩雑になることを避けるため、トランジスタ１６０の構成要素の一部（例えば、ゲート絶縁膜１０８など）を省略して図示している。
図５（Ａ）、及び図５（Ｂ）に示すトランジスタ１６０は、基板１０２上に形成された下地絶縁膜１０４と、下地絶縁膜１０４上に形成された低抵抗領域１０６ａ、及び低抵抗領域１０６ｂを含む酸化物半導体膜１０６と、酸化物半導体膜１０６上に形成されたゲート絶縁膜１０８と、ゲート絶縁膜１０８と接して形成され、酸化物半導体膜１０６と重畳する位置に設けられたゲート電極１１０と、ゲート絶縁膜１０８、及びゲート電極１１０上に形成された層間絶縁膜１１２と、ゲート絶縁膜１０８、及び層間絶縁膜１１２に設けられた開口部１１４ａ、及び開口部１１４ｂと、開口部１１４ａ、及び開口部１１４ｂを充填するように設けられたソース電極１１６ａ、及びドレイン電極１１６ｂと、を有する。また、ソース電極１１６ａ、及びドレイン電極１１６ｂに接続された配線１１８ａ、及び配線１１８ｂを含んでも良い。
また、酸化物半導体膜１０６は、チャネル形成領域を含み、チャネル形成領域には一対の低抵抗領域１０６ａ、及び低抵抗領域１０６ｂを含んで構成されている。また、低抵抗領域１０６ａ、及び低抵抗領域１０６ｂは、ソース電極１１６ａ、及びドレイン電極１１６ｂと、それぞれ接続されている。このように、酸化物半導体膜１０６に低抵抗領域１０６ａ、及び低抵抗領域１０６ｂを設けることで、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触抵抗を低減させることができる。
また、酸化物半導体膜１０６は、図５（Ｂ）、及び図５（Ｃ）に示すように、側面において、２つのテーパ角を有しており、２つのテーパ角のいずれか一方が、１°以上１０°未満のテーパ角を有した構造である。なお、図５（Ｃ）において、α１、及びα２で表す箇所がテーパ角であり、α１が１°以上１０°未満のテーパ角を有しており、α２が１０°以上のテーパ角を有した構造である。ただし、α２も１°以上１０°未満のテーパ角としてもよい。
このように、本実施の形態においては、側面が２つのテーパ角を有する構造において、説明するが、特に限定されない。側面が２つ以上の複数のテーパ角を有していてもよい。
また、酸化物半導体膜１０６は、ドライエッチング法により酸化物半導体膜をエッチングすることで形成することができる。また、本実施の形態において、エッチングガスには、ＢＣｌ３、Ｃｌ２、Ｏ２を用いることにより、側面において、１°以上１０°未満のテーパ角とすることができる。また、エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いることができる。
なお、エッチング条件によっては、図５（Ｃ）のβに示すように、下地絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、またはエッチング装置を変更することで、下地絶縁膜１０４が薄くなることを防ぐこともできる。また、エッチング条件を調節することで、酸化物半導体膜１０６の側面のテーパ角α１、またはα２のいずれか一方が、１°以上１０°未満とすることができる。また、エッチング条件を調節する、またはエッチング装置を変更することで、複数のテーパ角を有する、所謂階段状の側面とすることができる。
また、酸化物半導体膜１０６の膜厚は、５ｎｍより大きく２００ｎｍ以下とし、好ましくは１０ｎｍ以上３０ｎｍ以下、更に好ましくは１０ｎｍ以上２０ｎｍ以下とする。また、酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）、または微結晶などの結晶性を有する構造とすることが好ましい。
また、本実施の形態において、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ膜であることが好ましい。
また、ソース電極１１６ａ、及びドレイン電極１１６ｂは、酸化物半導体膜１０６の１°以上１０°未満のテーパ角を有する側面と、少なくとも一部分が接している。
このような構成とすることで、酸化物半導体膜１０６と、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。
また、本実施の形態においては、酸化物半導体膜１０６に、低抵抗領域１０６ａ、及び低抵抗領域１０６ｂが設けられた構成である。このような構成とすることで、酸化物半導体膜１０６の低抵抗領域１０６ａ、及び低抵抗領域１０６ｂと、ソース電極１１６ａ、及びドレイン電極１１６ｂと、が各々接することにより、接触抵抗を低減することができる。
このように、酸化物半導体膜１０６の面積を縮小し、且つ酸化物半導体膜１０６と、ソース電極１１６ａ、及びドレイン電極１１６ｂと接触領域を増加させることにより、良好な電気的特性を維持しつつ、トランジスタ１６０のサイズを十分に小さくすることが可能になる。
したがって、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストが抑制される。また、トランジスタサイズを十分に小さくすることで、縮小した面積に新たな機能等を追加することが可能となるため、元の大きさと同程度の大きさの半導体装置と比較し、さらに機能を高めることができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
なお、その他の構成要素の詳細については、後述するトランジスタ１６０の作製方法において、図６乃至図８を用いて説明する。
〈トランジスタ１６０の作製方法〉
以下、図６乃至図８を用いて、本実施の形態に係る図５に示すトランジスタ１６０の作製方法の一例について説明する。
まず、基板１０２を準備する。基板１０２については、実施の形態１に記載した構成と、同様の構成とすることができる。
次に、基板１０２上に下地絶縁膜１０４を形成する（図６（Ａ）参照）。下地絶縁膜１０４は、実施の形態１に記載した構成と、同様の構成とすることができる。
また、下地絶縁膜１０４を形成する前に、基板１０２に対してプラズマ処理等を行っても良い。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板１０２側にＲＦ電源を用いて電圧を印加して基板１０２近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、基板１０２表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
次に、下地絶縁膜１０４上に酸化物半導体膜を成膜し、フォトリソグラフィ工程、及びエッチング工程を行い酸化物半導体膜１０６を形成する（図６（Ａ）参照）。また、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、下地絶縁膜１０４、及び酸化物半導体膜１０６は、大気に触れさせることなく連続して成膜するのが好ましい。
酸化物半導体膜１０６に用いることのできる材料、及び成膜方法などについては、実施の形態１に記載した構成と、同様の構成とすることができる。
また、本実施の形態において、酸化物半導体膜１０６の形成方法としては、ドライエッチング法により酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２、Ｏ２等を用いることができる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いることができる。
本実施の形態では、ＩＣＰエッチング装置を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって酸化物半導体膜をエッチングし、所望のアイランド形状にすることができる。例えば、酸化物半導体膜１０６として、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜をドライエッチングする条件として、コイル型の電極に電力を４５０Ｗ印加し、基板１０２側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量６０ｓｃｃｍのＢＣｌ３ガスと、流量２０ｓｃｃｍのＣｌ２ガスと、流量１０ｓｃｃｍのＯ２ガスと、をエッチング装置内に導入して、圧力１．９Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。
なお、エッチング条件によっては、下地絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、またはエッチング装置を変更することで、下地絶縁膜１０４が薄くなることを防ぐこともできる。このように、エッチング条件を調節することで、酸化物半導体膜１０６の側面のテーパ角は、１°以上１０°未満とすることができる。
また、本実施の形態においては、酸化物半導体膜１０６の側面は、２つのテーパ角を有した構造である。このように、酸化物半導体膜１０６の側面は、複数のテーパ角を有した構造としてもよい。複数のテーパ角は、エッチング条件、またはエッチング装置を調整することで、形成することができる。
また、酸化物半導体膜１０６の形成後、酸化物半導体膜１０６に対して、脱水化処理（脱水素化処理）及び加酸素化処理を行っても良い。脱水化処理（脱水素化処理）、及び加酸素化処理は、実施の形態１に記載した構成と、同様の構成とすることができる。
次に、酸化物半導体膜１０６上にゲート絶縁膜１０８を形成する（図６（Ａ）参照）。ゲート絶縁膜１０８は、実施の形態１に記載した構成と、同様の構成とすることができる。
次に、ゲート絶縁膜１０８上に、ゲート電極（これと同じ層で形成される配線を含む）となる導電膜を成膜する。ゲート電極となる導電膜としては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン、または酸化シリコンを含有させたものを用いることができる。ゲート電極に用いる導電膜は、上記の材料を用いて単層、または積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
次に、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って、ゲート電極１１０を形成した後、レジストマスクを除去する（図６（Ｂ）参照）。
なお、ゲート電極１１０を形成するためのレジストマスクは、フォトリソグラフィ法などによって形成されたレジストマスクに、スリミング処理を行って、より微細なパターンとするのが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。
なお、ゲート電極１１０を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、ゲート電極１１０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、ゲート電極１１０をマスクとして酸化物半導体膜１０６にドーパント１８１を導入し、一対の低抵抗領域１０６ａ、及び低抵抗領域１０６ｂを形成する（図６（Ｃ）参照）。
ドーパント１８１は、酸化物半導体膜１０６の導電率を変化させる不純物である。ドーパント１８１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
また、ドーパント１８１は、適切な導入方法を選択することにより、他の膜（例えばゲート絶縁膜１０８）を通過して、酸化物半導体膜１０６に導入することもできる。ドーパント１８１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント１８１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
ドーパント１８１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント１８１としてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント１８１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域１０６ａ、及び低抵抗領域１０６ｂにおけるドーパント１８１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
また、ドーパント１８１を導入する際に、基板１０２を加熱しながら行ってもよい。
なお、酸化物半導体膜１０６にドーパント１８１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパント１８１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
酸化物半導体膜１０６を結晶性酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜とした場合、ドーパント１８１の導入により、一部非晶質化する場合がある。この場合、ドーパント１８１の導入後に加熱処理を行うことによって、酸化物半導体膜１０６の結晶性を回復することができる。
このように、酸化物半導体膜１０６は、チャネル形成領域を挟んで低抵抗領域１０６ａ、及び低抵抗領域１０６ｂが自己整合的に設けられる。
次に、ゲート絶縁膜１０８、及びゲート電極１１０上に層間絶縁膜１１２を形成する（図６（Ｄ）参照）。層間絶縁膜１１２は、実施の形態１に記載した構成と、同様の構成とすることができる。
なお、層間絶縁膜１１２上に、さらに平坦化絶縁膜を設けても良い。平坦化絶縁膜としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。
次に、層間絶縁膜１１２上にマスク１１５ａを形成し、マスク１１５ａを用いて層間絶縁膜１１２、及びゲート絶縁膜１０８をエッチングして、酸化物半導体膜１０６に設けられた低抵抗領域１０６ａに達する開口部１１４ａを形成する（図７（Ａ）参照）。
マスク１１５ａは、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク１１５ａ形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク１１５ａを形成することができる。
なお、十分に微細なパターンのマスク１１５ａを形成できるのであれば、インクジェット法などの他の方法を用いてマスク１１５ａを形成しても良い。この場合には、マスク１１５ａの材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
次に、マスク１１５ａを除去した後、開口部１１４ａ、及び層間絶縁膜１１２上にマスク１１５ｂを形成する。マスク１１５ｂは、マスク１１５ａと同様に形成することができる。そして、マスク１１５ｂを用いて層間絶縁膜１１２、及びゲート絶縁膜１０８をエッチングして、酸化物半導体膜１０６に設けられた低抵抗領域１０６ｂに達する開口部１１４ｂを形成する（図７（Ｂ）参照）。これによって、ゲート絶縁膜１０８、及び層間絶縁膜１１２に、ゲート電極１１０を挟んで一対の開口部が形成されることとなる。
次に、開口部１１４ａ、及び開口部１１４ｂを埋め込むように、層間絶縁膜１１２上にソース電極、及びドレイン電極となる導電膜１１６を形成する（図７（Ｃ）参照）。
導電膜１１６は、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、上側の一方、または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
また、ソース電極、及びドレイン電極に用いる導電膜１１６としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
次に、導電膜１１６にＣＭＰ処理を行い、層間絶縁膜１１２上（少なくともゲート電極１１０と重畳する領域）に設けられた導電膜１１６を除去するように、導電膜１１６に対してＣＭＰ処理を行うことで、開口部１１４ａ、及び開口部１１４ｂに埋め込まれたソース電極１１６ａ、及びドレイン電極１１６ｂを形成する（図８（Ａ）参照）。なお、本実施の形態では、導電膜１１６に対して、層間絶縁膜１１２の表面が露出する条件でＣＭＰ処理を行うことにより、ソース電極１１６ａ、及びドレイン電極１１６ｂを形成する。なお、ＣＭＰ処理の条件によっては層間絶縁膜１１２の表面、またはゲート電極１１０の表面も研磨される場合がある。なお、この段階でトランジスタ１６０が形成される。
また、ソース電極１１６ａ、及びドレイン電極１１６ｂの少なくとも一部分は、酸化物半導体膜１０６の側面と接している。なお、酸化物半導体膜１０６の側面は、１°以上１０°未満のテーパ角であるため、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。
なお、ＣＭＰ処理については、実施の形態１に記載した構成と、同様の構成とすることができる。
また、本実施の形態においては、開口部１１４ａ、及び開口部１１４ｂを設けるための工程を、２度に分ける方法を用いたがこれに限定されず、１度で形成する方法を用いてもよい。ただし、マスクの形成に用いる露光装置の解像限界があり、開口寸法が制約されるため、開口部１１４ａと、開口部１１４ｂとの距離を十分に縮小するためには、本実施の形態に示すように、２度に分けて形成するほうが好ましい。このような方法を行うことで、トランジスタの微細化を図ることができる。
また、開口部１１４ａと、開口部１１４ｂとの間隔を縮小するとは、換言すると、後に形成されるソース電極１１６ａと、ドレイン電極１１６ｂとの間隔を縮小することである。すなわち、ソース電極１１６ａと、ドレイン電極１１６ｂとの距離を、例えば、０．０５μｍ以上０．１μｍ以下まで縮小することができる。ソース電極１１６ａと、ドレイン電極１１６ｂ間の距離を縮小することで、ソース−ドレイン間の抵抗を低減することができるため、トランジスタ１６０の電気特性（例えば、オン電流特性）を向上させることができる。
次に、層間絶縁膜１１２、ソース電極１１６ａ、及びドレイン電極１１６ｂ上に導電膜を成膜し、フォトリソグラフィ工程、及びエッチング工程を行い、配線１１８ａ、及び配線１１８ｂを形成する（図８（Ｂ）参照）。
配線１１８ａ、及び配線１１８ｂは、ゲート電極１１０、またはソース電極１１６ａ、及びドレイン電極１１６ｂと同様の材料、及び作製方法を用いて形成することができる。例えば、配線１１８ａ、及び配線１１８ｂとして、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
以上の工程によって、本実施の形態のトランジスタ１６０が形成される。
本実施の形態に示す半導体装置は、酸化物半導体膜の側面が１°以上１０°未満のテーパ角を有しており、ソース電極、及びドレイン電極の少なくとも一部分が、側面と接している。このような構成とすることで、接触領域を増加させることができる。また、ソース電極、及びドレイン電極を段切れなく酸化物半導体膜と接触させることができる。また、酸化物半導体膜の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜の面積を縮小することができる。したがって、トランジスタサイズを十分に小さくすることが可能となる。
また、トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストを抑制することができる。つまり、開示する発明の一態様により、酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図９（Ａ）、及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１５０を有するものである。トランジスタ１５０としては、実施の形態１で示すトランジスタの構造を適用することができる。なお、本実施の形態においては、記載していないが、実施の形態２で用いたトランジスタを適用することもできる。
ここで、第１の半導体材料と第２の半導体材料は、異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタ１５０に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図９（Ａ）におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８上に設けられたゲート電極２１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板２００上にはトランジスタ２６０を囲むように素子分離絶縁膜２０６が設けられており、トランジスタ２６０を覆うように絶縁膜２２８、及び絶縁膜２３０が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ２６０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ２６０の特性を重視する場合には、ゲート電極２１０の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域２２０としてもよい。
単結晶半導体基板を用いたトランジスタ２６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ２６０を覆うように絶縁膜を２層形成する。トランジスタ１５０、および容量素子２６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁膜２２８、絶縁膜２３０を形成し、同時にゲート電極２１０の上面を露出させる。
絶縁膜２２８は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、絶縁膜２３０は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などのシリコン酸化物を含む無機絶縁膜を用いることができる。絶縁膜２２８、絶縁膜２３０は、プラズマＣＶＤ法、またはスパッタリング法等を用いて形成することができる。
また、絶縁膜２２８は、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜２２８を形成してもよい。
なお、本実施の形態において、絶縁膜２２８として窒化シリコン膜を用い、絶縁膜２３０として酸化シリコン膜を用いる。
研磨処理（例えばＣＭＰ処理）により十分に平坦化した絶縁膜２３０上に酸化物半導体膜１０６を形成する。なお、絶縁膜２３０表面の平均面粗さは、０．１５ｎｍ以下が好ましい。
図９（Ａ）に示すトランジスタ１５０は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１５０に含まれる酸化物半導体膜１０６は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１５０を得ることができる。
トランジスタ１５０は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１５０上には、絶縁膜１１４、及び絶縁膜１８４が単層または積層で設けられている。本実施の形態では、絶縁膜１１４、及び絶縁膜１８４として、ゲート電極１１０側から酸化シリコン膜と酸化アルミニウム膜との積層を用いる。なお、酸化アルミニウム膜を高密度（例えば、膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１５０に安定な電気特性を付与することができるため好ましい。
また、絶縁膜１１４を介して、トランジスタ１５０のソース電極１１６ａに接続された配線１１８ａと重畳する領域には、導電膜１８２が設けられており、配線１１８ａと、絶縁膜１１４と、導電膜１８２とによって、容量素子２６４が構成される。すなわち、トランジスタ１５０のソース電極１１６ａは、容量素子２６４の一方の電極として機能し、導電膜１８２は、容量素子２６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子２６４を設けない構成とすることもできる。また、容量素子２６４は、別途、トランジスタ１５０の上方に設けてもよい。
トランジスタ１５０、及び容量素子２６４の上には絶縁膜１８４が設けられている。そして、絶縁膜１８４上にはトランジスタ１５０と、他のトランジスタを接続するための配線１８６が設けられている。図９（Ａ）には図示しないが、配線１８６は、絶縁膜１８４、絶縁膜１１４などに形成された開口に電極を形成し、該電極を介してドレイン電極１１６ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１５０の酸化物半導体膜１０６の一部と重畳するように設けられることが好ましい。
また、図９（Ａ）、及び図９（Ｂ）において、トランジスタ２６０と、トランジスタ１５０とは、少なくとも一部が重畳するように設けられており、トランジスタ２６０のソース領域、またはドレイン領域と酸化物半導体膜１０６の一部が重畳するように設けられているのが好ましい。また、トランジスタ１５０、及び容量素子２６４が、トランジスタ２６０の少なくとも一部と重畳するように設けられている。例えば、容量素子２６４の導電膜１８２は、トランジスタ２６０のゲート電極２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、配線１１８ｂと、配線１８６と、の電気的接続は、配線１１８ｂと、配線１８６を直接接触させて行っても良いし、間の絶縁膜に電極を設けて、該電極を介して行っても良い。また、間に介する電極は、複数でもよい。
次に、図９（Ａ）、及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
図９（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極、またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のソース電極、またはドレイン電極の他方とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１５０のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１５０のゲート電極とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極と、トランジスタ１５０のソース電極、またはドレイン電極の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図９（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１５０がオン状態となる電位にして、トランジスタ１５０をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１５０がオフ状態となる電位にして、トランジスタ１５０をオフ状態とすることにより、トランジスタ２６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１５０のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１５０は、ソース電極１１６ａ、及びドレイン電極１１６ｂの少なくとも一部分は、酸化物半導体膜１０６の側面と接している。なお、酸化物半導体膜１０６の側面は、１°以上１０°未満のテーパ角であるため、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。これにより、トランジスタ１５０のサイズを十分に小さくすることが可能である。
従って、微細化、及び高集積化を実現し、かつ高い電気特性を付与された半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１、または実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図１０、及び図１１を用いて説明を行う。
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１５０のソース電極、またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１５０のゲート電極とは電気的に接続され、トランジスタ１５０のソース電極、またはドレイン電極と容量素子３５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１５０は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１５０をオフ状態とすることで、容量素子３５４の第１の端子の電位（あるいは、容量素子３５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図１０（Ａ）に示す半導体装置（メモリセル３５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１５０がオン状態となる電位として、トランジスタ１５０をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子３５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１５０がオフ状態となる電位として、トランジスタ１５０をオフ状態とすることにより、容量素子３５４の第１の端子の電位が保持される（保持）。
トランジスタ１５０のオフ電流は極めて小さいから、容量素子３５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１５０がオン状態となると、浮遊状態であるビット線ＢＬと容量素子３５４とが導通し、ビット線ＢＬと容量素子３５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子３５４の第１の端子の電位（あるいは容量素子３５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３５４の第１の端子の電位をＶ、容量素子３５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル３５０の状態として、容量素子３５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１５０のオフ電流が極めて小さいという特徴から、容量素子３５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル３５０を複数有するメモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂを有し、下部に、メモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂを動作させるために必要な周辺回路３５３を有する。なお、周辺回路３５３は、メモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂと電気的に接続されている。
図１０（Ｂ）に示した構成とすることにより、周辺回路３５３をメモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路３５３に設けられるトランジスタは、トランジスタ１５０とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１０（Ｂ）に示した半導体装置では、メモリセルアレイ３５１ａと、メモリセルアレイ３５１ｂと、２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図１０（Ａ）に示したメモリセル３５０の具体的な構成について図１１を用いて説明を行う。
図１１は、メモリセル３５０の構成の一例である。図１１（Ａ）にメモリセル３５０の断面図を、図１１（Ｂ）にメモリセル３５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
図１１（Ａ）、及び図１１（Ｂ）に示すトランジスタ１５０は、実施の形態１で示した構成と同一の構成とすることができる。
トランジスタ１５０は、絶縁膜２７４上に形成された酸化物半導体膜１０６と、酸化物半導体膜１０６上に形成されたゲート絶縁膜１０８と、ゲート絶縁膜１０８と接し、少なくとも酸化物半導体膜１０６と重畳する領域に設けられたゲート電極１１０と、酸化物半導体膜１０６と電気的に接続されたソース電極１１６ａ、及びドレイン電極１１６ｂと、を含む。
また、ソース電極１１６ａ、及びドレイン電極１１６ｂは、配線１１８ａ、及び配線１１８ｂと、それぞれ電気的に接続されており、トランジスタ１５０上に絶縁膜２５８が形成されている。
また、トランジスタ１５０は、ソース電極１１６ａ、及びドレイン電極１１６ｂの少なくとも一部分は、酸化物半導体膜１０６の側面と接している。なお、酸化物半導体膜１０６の側面は、１°以上１０°未満のテーパ角であるため、ソース電極１１６ａ、及びドレイン電極１１６ｂとの接触領域を増加させることができる。また、ソース電極１１６ａ、及びドレイン電極１１６ｂを段切れなく酸化物半導体膜１０６と接触させることができる。また、酸化物半導体膜１０６の側面を接触領域として使用できるため、所望の接触面積が必要な場合、酸化物半導体膜１０６の面積を縮小することができる。これにより、トランジスタ１５０のサイズを十分に小さくすることが可能である。
また、絶縁膜２５８を介して、トランジスタ１５０のソース電極１１６ａと接続された配線１１８ａと重畳する領域には、導電膜２６２が設けられており、配線１１８ａと、絶縁膜２５８と、導電膜２６２とによって、容量素子３５４が構成されている。すなわち、トランジスタ１５０のソース電極１１６ａは、容量素子３５４の一方の電極として機能し、導電膜２６２は、容量素子３５４の他方の電極として機能する。
また、トランジスタ１５０、及び容量素子３５４上には、絶縁膜２５６が単層または積層で設けられている。そして、絶縁膜２５６上には、隣接するメモリセルと接続するための配線２７２が設けられている。配線２７２は、絶縁膜２５６、及び絶縁膜２５８などに形成された開口、及び配線１１８ｂを介してトランジスタ１５０のドレイン電極１１６ｂと電気的に接続されている。但し、配線２７２とドレイン電極１１６ｂとを直接接続してもよい。なお、配線２７２は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
図１１（Ａ）、及び図１１（Ｂ）において、トランジスタ１５０のドレイン電極１１６ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
このように、図１１（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
次に、図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
次に、図１４にディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２、及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２、及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
次に、図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例においては、側面が１°以上１０°未満のテーパ角を有する島状の酸化物半導体膜の作製を行い、その断面形状について評価を行った。なお、断面形状については、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った。
また、断面観察用の試料については、試料１、及び試料２と２つの試料を作製した。以下に、試料１、及び試料２について、それぞれ作製方法、及び断面観察結果を示す。
まず、試料１の作製方法、及び試料１の断面観察結果について、以下説明を行う。
（試料１）
はじめにガラス基板上に下地絶縁膜として酸化シリコン膜（以下、ＳｉＯｘ膜と記す）を成膜し、その後、酸化物半導体膜（以下、ＩＧＺＯ膜と記す）を成膜した。
ＳｉＯｘ膜は、スパッタリング装置を用いて成膜した。ＳｉＯｘ膜の成膜条件としては、１．５ｋＷ（ＲＦ）の電力を印加し、流量２５ｓｃｃｍのＯ２ガスをスパッタリング装置内に導入して、圧力０．４Ｐａに設定し、基板温度を１００℃に設定して成膜した。なお、ＳｉＯｘ膜の膜厚は、３００ｎｍとし、スパッタリングターゲットは、Ｓｉターゲットを用いた。
ＩＧＺＯ膜は、スパッタリング装置を用いて成膜した。ＩＧＺＯ膜の成膜条件としては、０．５ｋＷ（ＤＣ）の電力を印加し、流量３０ｓｃｃｍのＡｒガスと、流量１５ｓｃｃｍのＯ２ガスと、をスパッタリング装置内に導入して、圧力を０．４Ｐａに設定し、基板温度を３００℃に設定して成膜した。なお、ＩＧＺＯ膜の膜厚は、２０ｎｍとし、スパッタリングターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いた。
次に、ＩＧＺＯ膜上にフォトレジスト（Ｐ．Ｒ．と記載する場合もある）を形成し、選択的にＩＧＺＯ膜のエッチングを行った。
ＩＧＺＯ膜のエッチングは、ＩＣＰのドライエッチング装置を用いた。また、ドライエッチング条件としては、コイル型の電極に電力４５０Ｗ印加し、基板側にバイアス電力１００Ｗ（ＲＦ）印加し、流量６０ｓｃｃｍのＢＣｌ３ガスと、流量２０ｓｃｃｍのＣｌ２ガスと、流量１０ｓｃｃｍのＯ２ガスと、をエッチング装置内に導入して、圧力１．９Ｐａに設定し、基板温度を７０℃に設定してエッチングを行った。
以上により、断面観察用の試料１を作製した。図１６に試料１の断面観察結果を示す。
図１６より、試料１のＩＧＺＯ膜の側面において、テーパ角が２段階になっていることが確認できる。また、そのテーパ角は、各々５°、及び９°となっていることが確認できた。
次に、試料２の作製方法、及び試料２の断面観察結果について、以下説明を行う。
（試料２）
はじめにガラス基板上に下地絶縁膜として酸化窒化シリコン膜（以下、ＳｉＯＮ膜と記す）を成膜した。
ＳｉＯＮ膜の成膜条件としては、５０Ｗ（ＲＦ）の電力を印加し、流量２．３ｓｃｃｍのＳｉＨ４ガスと、流量８００ｓｃｃｍのＮ２Ｏガスと、をＰＥ−ＣＶＤ装置内に導入して、圧力４０Ｐａに設定し、基板温度を４００℃に設定して成膜した。なお、ＳｉＯＮ膜の膜厚は、２００ｎｍとした。
次に、ＳｉＯＮ膜上にスパッタリング装置を用いてタングステン膜（以下、Ｗ膜と記す）を成膜した。
Ｗ膜の成膜条件としては、６ｋＷ（ＤＣ）の電力を印加し、流量１００ｓｃｃｍのＡｒガスをスパッタリング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を２３０℃に設定して成膜した。なお、Ｗ膜の膜厚は、１００ｎｍとし、スパッタリングターゲットは、Ｗターゲットを用いた。
次に、Ｗ膜上にフォトレジストを形成し、選択的にエッチングを行い、Ｗ膜を島状に加工した。
Ｗ膜のエッチングは、ＩＣＰのドライエッチング装置を用いた。また、ドライエッチング条件としては、コイル型の電極に電力５００Ｗ印加し、基板側にバイアス電力１０Ｗ（ＲＦ）印加し、流量２５ｓｃｃｍのＣＦ４ガスと、流量２５ｓｃｃｍのＣｌ２ガスと、流量１０ｓｃｃｍのＯ２ガスと、をエッチング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を７０℃に設定してエッチングを行った。
次に、島状のＷ膜上にＰＥ−ＣＶＤ装置を用いてＳｉＯＮ膜を成膜した。
ＳｉＯＮ膜の成膜条件としては、５０Ｗ（ＲＦ）の電力を印加し、流量２．３ｓｃｃｍのＳｉＨ４ガスと、流量８００ｓｃｃｍのＮ２Ｏガスと、をＰＥ−ＣＶＤ装置内に導入して、圧力４０Ｐａに設定し、基板温度を４００℃に設定して成膜した。なお、ＳｉＯＮ膜の膜厚は、１００ｎｍとした。
次に、ＳｉＯＮ膜上にスパッタリング装置を用いてＩＧＺＯ膜を成膜した。
ＩＧＺＯ膜の成膜条件としては、０．５ｋＷ（ＤＣ）の電力を印加し、流量３０ｓｃｃｍのＡｒガスと、流量１５ｓｃｃｍのＯ２ガスと、をスパッタリング装置内に導入して、圧力を０．４Ｐａに設定し、基板温度を１００℃に設定して成膜した。なお、ＩＧＺＯ膜の膜厚は、１５ｎｍとし、スパッタリングターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いた。
次に、ＩＧＺＯ膜上にフォトレジストを形成し、選択的にＩＧＺＯ膜のエッチングを行った。
ＩＧＺＯ膜のエッチングは、ＩＣＰのドライエッチング装置を用いた。また、ドライエッチング条件としては、２ステップのエッチング条件を用いた。第１のステップとしては、コイル型の電極に電力２０００Ｗ印加し、基板側にバイアス電力６００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＣｌ２ガスをエッチング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を−１０℃に設定してエッチングを行った。第２のステップとしては、コイル型の電極に電力１５００Ｗ印加し、基板側にバイアス電力２００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＣｌ２ガスと、流量３０ｓｃｃｍのＯ２ガスと、をエッチング装置内に導入して、圧力１．５Ｐａに設定し、基板温度を−１０℃に設定してエッチングを行った。
その後、ＩＧＺＯ膜上のフォトレジストを除去した。
以上により、断面観察用の試料２を作製した。図１７（Ａ）〜（Ｄ）に試料２の断面観察結果を示す。
なお、図１７（Ａ）〜図１７（Ｄ）に示す試料２の断面結果は、１回の断面観察では、ＩＧＺＯ膜の全体像が取得できなかったため、図１７（Ａ）、図１７（Ｂ）、図１７（Ｃ）、及び図１７（Ｄ）と４回に分けて、断面観察を行った。また、図１７（Ａ）〜（Ｄ）に示す試料２の断面結果において、下地絶縁膜として形成したＳｉＯＮ膜と、Ｗ膜上に形成したＳｉＯＮ膜は、同種の材料であるため、その界面が明確に分からない。
図１７（Ａ）〜図１７（Ｄ）より、試料２のＩＧＺＯ膜の側面において、テーパ形状が得られていることが確認できた。また、そのテーパ角は、２°となっていることが確認できた。
１０２ 基板
１０４ 下地絶縁膜
１０６ 酸化物半導体膜
１０６ａ 低抵抗領域
１０６ｂ 低抵抗領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 層間絶縁膜
１１４ 絶縁膜
１１４ａ 開口部
１１４ｂ 開口部
１１５ａ マスク
１１５ｂ マスク
１１６ 導電膜
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ａ 配線
１１８ｂ 配線
１５０ トランジスタ
１６０ トランジスタ
１８１ ドーパント
１８２ 導電膜
１８４ 絶縁膜
１８６ 配線
２００ 基板
２０６ 素子分離絶縁膜
２０８ ゲート絶縁膜
２１０ ゲート電極
２１６ チャネル形成領域
２２０ 不純物領域
２２４ 金属間化合物領域
２２８ 絶縁膜
２３０ 絶縁膜
２５６ 絶縁膜
２５８ 絶縁膜
２６０ トランジスタ
２６２ 導電膜
２６４ 容量素子
２７２ 配線
２７４ 絶縁膜
３５０ メモリセル
３５１ａ メモリセルアレイ
３５１ｂ メモリセルアレイ
３５３ 周辺回路
３５４ 容量素子
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (5)

  1. 島状の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ゲート電極上の層間絶縁膜と、
    前記ゲート絶縁膜及び前記層間絶縁膜が有する開口部と、
    前記開口部を充填するソース電極またはドレイン電極と、を有し、
    前記酸化物半導体膜の側面は、１°以上１０°未満のテーパ角を有し、
    前記ソース電極または前記ドレイン電極は、前記開口部の底面において、前記酸化物半導体膜の前記側面と接する半導体装置。
  2. 請求項１において、
    前記酸化物半導体膜の前記側面は、複数のテーパ角を有し、
    少なくとも一のテーパ角が１°以上１０°未満である半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟んで一対の低抵抗領域とを有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記酸化物半導体膜は、インジウム、亜鉛、ガリウム、ジルコニウム、スズ、ガドリニウム、チタン、またはセリウムを有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体膜は、結晶を有し、
    前記結晶は、前記酸化物半導体膜の被形成面の法線ベクトルに平行な方向に沿うｃ軸を有する半導体装置。
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