JP6089595B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
以下、半導体装置10の製造方法について説明する。本実施形態では、下層樹脂15sと、下層樹脂15s上に形成され上層樹脂16sの形成材である未硬化上層樹脂16sとを金属製基板12上に形成してなる中間体17を製造しておく。
以下、上記実施形態の具体的な実施例を説明する。なお、以下の実施例の図は、内部構造をわかり易くするために、封止樹脂を二点鎖線で描いている。
図3(a)および(b)は、それぞれ、実施例1の半導体装置の平面図および側面図である。図4は、実施例1の半導体装置の製造工程を説明する説明図である。実施例1の半導体装置10aは、回路基板を有していない半導体装置である。
図5(a)および(b)は、それぞれ、実施例2の半導体装置の平面図および側面図である。実施例2の半導体装置(IPM)10bは、実施例1に比べ、セラミック基板38b上に回路が形成された回路基板40bを有する。回路基板40bの水平投影面積は、封止樹脂24の水平投影面積の25%以上の面積となっており、これにより、回路基板40bによって、封止樹脂24とリードフレーム18(18q、18r)との熱膨張係数の違いによる歪を充分に抑えることが可能になっている。例えば銅製のリードフレーム18の熱膨張係数に対して封止樹脂24の熱膨張係数は60%以下であるが、このように熱膨張係数が大きく異なっても、回路基板40bによって上記歪が抑えられている。なお、リードフレーム18rには半導体素子は搭載されていない。
図6(a)および(b)は、それぞれ、実施例3の半導体装置の平面図および側面図である。実施例3の半導体装置10cは、セラミック基板38c上に回路が形成された回路基板40cがリードフレーム18(18q、18t)の裏面側(下面側)に接続されている半導体装置である。回路基板40cの水平投影面積は、封止樹脂24の水平投影面積の25%以上の面積となっており、これにより、実施例2と同様、回路基板40cによって、封止樹脂24とリードフレーム18との熱膨張係数の違いによる歪を充分に抑えることが可能になっている。また、回路基板40cの裏面は封止樹脂24から露出しており、回路基板40cの放熱性に優れている。
図7(a)および(b)は、それぞれ、実施例4の半導体装置の平面図および側面図である。実施例4の半導体装置10dは、セラミック基板38d上に回路が形成された回路基板40dがリードフレーム18(18q、18t)の表面側(上面側)に接続されている半導体装置である。回路基板40dの水平投影面積は、封止樹脂24の水平投影面積の25%以上の面積となっており、これにより、実施例2と同様、回路基板40dによって、封止樹脂24とリードフレーム18との熱膨張係数の違いによる歪を充分に抑えることが可能になっている。また、回路基板40dは裏面側も含めて封止樹脂24内に内包されており、回路基板40dの絶縁性に優れている。
図8(a)および(b)は、それぞれ、実施例5の半導体装置の平面図および側面図である。実施例5の半導体装置10eは、回路基板を有していない半導体装置であり、実施例1のリードフレーム18qに代えて、厚みが大きいリードフレーム18uを備えている。このように、他のリードフレームに比べて厚みが異なるリードフレーム18uを用いても、実施例1と同様に良好な半導体装置10eとすることができる。
図9(a)および(b)は、それぞれ、実施例6の半導体装置の平面図および側面図である。実施例6の半導体装置10fは、実施例5に比べ、セラミック基板38f上に回路が形成された回路基板40fを有する。回路基板40fの水平投影面積は、封止樹脂24の水平投影面積の25%以上の面積となっている。これにより、他のリードフレームに比べて厚みが大きいリードフレーム18uを用いても、実施例2と同様、回路基板40fによって、封止樹脂24とリードフレーム18との熱膨張係数の違いによる歪を充分に抑えることが可能になっている。また、回路基板40fの裏面が封止樹脂24から露出しており、回路基板40fの放熱性に優れている。
10a〜f 半導体装置
12 金属製基板
14 熱硬化性樹脂材
15f 未硬化下層樹脂
15s 下層樹脂
16f 未硬化上層樹脂
16s 上層樹脂
17 中間体
18 リードフレーム
18p、q、r、t、u リードフレーム
22 半導体素子
24 封止樹脂
38b〜d、f セラミック基板
Claims (1)
- 熱硬化してなる下層樹脂と、前記下層樹脂上に形成され上層樹脂の形成材である未硬化上層樹脂とを金属製基板上に形成してなる中間体を製造しておく第1工程と、
半導体素子を搭載したリードフレームを、前記未硬化上層樹脂の熱硬化温度よりも高い温度に加熱して前記未硬化上層樹脂上に載置し押圧することにより、前記未硬化上層樹脂を部分的に溶融させつつ加熱圧着する第2工程と、
前記加熱圧着後に封止樹脂を樹脂成形する過程で前記未硬化上層樹脂を完全に熱硬化させる第3工程と、
を備え、
前記未硬化上層樹脂として、前記樹脂成形のポストキュア時に完全に熱硬化するように調整した硬化遅延樹脂を用いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012240468A JP6089595B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012240468A JP6089595B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014090137A JP2014090137A (ja) | 2014-05-15 |
JP6089595B2 true JP6089595B2 (ja) | 2017-03-08 |
Family
ID=50791805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012240468A Active JP6089595B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6089595B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113725098B (zh) * | 2020-03-27 | 2023-12-26 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04112558A (ja) * | 1990-08-31 | 1992-04-14 | Sanyo Electric Co Ltd | 混成集積回路 |
JPH07263487A (ja) * | 1994-03-17 | 1995-10-13 | Toshiba Corp | 半導体装置の製造方法 |
JPH09283549A (ja) * | 1996-04-12 | 1997-10-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002050713A (ja) * | 2000-07-31 | 2002-02-15 | Hitachi Ltd | 半導体装置及び電力変換装置 |
JP4515810B2 (ja) * | 2004-04-26 | 2010-08-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2009289920A (ja) * | 2008-05-28 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP5424984B2 (ja) * | 2010-05-25 | 2014-02-26 | 日東シンコー株式会社 | 半導体モジュールの製造方法 |
-
2012
- 2012-10-31 JP JP2012240468A patent/JP6089595B2/ja active Active
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Publication number | Publication date |
---|---|
JP2014090137A (ja) | 2014-05-15 |
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