JP6082468B2 - アンプの入力における寄生不一致の影響の軽減 - Google Patents

Description

発明の分野
本明細書中に開示される一以上の実施形態は、集積回路（ＩＣ）に関連し、より具体的には、回路内の増幅器の入力での系統的寄生不一致を除去する。

背景
スイッチトキャパシタ回路は、例えば、アナログ−デジタル変換器（ＡＤＣ）、および／または他の離散時間信号処理システムを含む様々な異なるアプリケーション内で使用される。一般的には、スイッチトキャパシタ回路は、一組のスイッチを開閉することにより、回路内のキャパシタの間の電荷を移動させることにより動作する。スイッチトキャパシタ技術は、高い精度を達成するための回路を可能にする。他の回路と同様に、しかし、キャパシタ回路は寄生キャパシタに対し脆弱である。寄生キャパシタは、増幅器への入力（複数可）、より具体的には、増幅器の入力（複数可）と静的基準ノードとの間で多く見られる。

概要
回路は、第１の入力端子と第２の入力端子とを有する差動入力段を有する増幅器を含む。回路は、さらに、第１の入力端子と第２の入力端子に結合された差動入力線と、差動入力線を少なくとも部分的に覆うシールドと、を含む。シールドは、増幅器の差動入力段のノードに接続されている。

方法は、第１の入力端子と第２の入力端子とを備える差動入力段を有する増幅器を提供することと、第１の入力端子及び第２の入力端子に差動入力線を接続すること、とを含む。シールドは、少なくとも部分的に差動入力線を覆うように形成されている。シールドは、増幅器の差動入力段のノードに接続されている。

図１Ａは、バイフェーズ回路の異なるフェーズ中の寄生キャパシタを説明する図である。 図１Ｂは、バイフェーズ回路の異なるフェーズ中の寄生キャパシタを説明する図である。 図１に示す増幅器に関連する寄生キャパシタを示す図である。 図２の増幅器の入力に関連する寄生キャパシタを示す図である。 増幅器の内部ノードに結合されたシールドを含む回路を示す図である。 図４の回路の一部を示す図である。 寄生キャパシタを示す図４の回路の一部を示す図である。 図４の回路の一部のレイアウト図である。 図４に示す、差動入力信号とシールドの断面側面図である。 シールドが増幅器の内部ノードに接続された、シールド構造の別の例の側断面図である。 増幅器の入力において系統的寄生不一致を除去する例示的な方法を示すフローチャートである。

図面の詳細な説明
明細書は、新規な特徴を規定する特許請求の範囲をもって結論とするが、本明細書中に開示される様々な特徴は、図面と併せて説明を考慮し理解されると考えられる。工程（複数可）と、機械（単数または複数）と、製造（複数の）と及びそれらの本明細書内に記載された任意の変形とは、例示の目的のために提供される。本明細書中に開示される特定の構造及び機能の詳細は、限定としてではなく、単に特許請求の範囲の基礎として、任意の適切に詳細な構造で説明する機能を種々実質的に使用するために当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本明細書内で使用される用語および語句は、限定を意図するものではなく、むしろ記載された特徴の理解可能な説明を提供することを意図する。

この明細書は、集積回路（ＩＣ）に関し、より具体的には、増幅器の入力（複数可）で系統的寄生不一致を除去することに関する。本明細書中に開示される本発明の構成によれば、差動増幅器の入力に存在する寄生キャパシタの影響を低減することができる。増幅器の入力段に接続された差動入力線に適用されるシールドは、回路内の基準ノードにシールドを接続するのではなく、増幅器の内部ノードに接続することができる。例えば、シールドは、グランドまたは他の基準ノードとは対照的に、増幅器の入力段の共通ソースノードに結合することができる。増幅器の内部ノードにシールドを接続することにより、増幅器の入力における寄生キャパシタの影響は大幅に低減され、回路の性能および精度を向上させることができる。

説明を簡単にかつ明瞭にするために、図面に示す要素は、必ずしも一定の縮尺で描かれていない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されてもよい。適切と考えられる場合、さらに、参照番号は対応する類似の、または同様の特徴を示すために図面間で繰り返される。

図１Ａ及び１Ｂは、図に示すバイフェーズ回路１００の異なるフェーズ中の寄生キャパシタを説明する図である。図１Ａおよび１Ｂに示される回路１００は、スイッチトキャパシタ技術を含む。図１ＡおよびＢの両方について、回路１００は、入力端子Ｔ１とＴ２とを有する差動入力と、ノードＣにおいてＶｏｕｔを提供する出力と、を有する増幅器１０５を含む。キャパシタＣ１は、入力端子Ｔ１に接続されている。キャパシタＣ２は、入力端子Ｔ２に接続されている。キャパシタＣＰ１およびＣＰ２は、ノードＡとノードＢとの間に接続されており、寄生キャパシタを表す。このように、ＣＰ１とＣＰ２とは、回路１００の一部である物理的なキャパシタではない。むしろ、ＣＰ１とＣＰ２とは、寄生効果の分析とモデリングの目的のために含まれている。

図１Ａは、回路１００のためのサンプルフェーズを示している。図１Ｂは、回路１００のホールドフェーズを示している。明瞭にするため、図１Ａに示す構成と図１Ｂに示す構成とを確立するために使用されるスイッチと、バイフェーズ動作のための２つの位相の間のスイッチは図示されていない。

明らかに、「閉」スイッチは、スイッチが、物理的にスイッチに接続された回路の２つのノード間で、例えば短絡の、導電路を形成することを示している。「開」スイッチは、互いからスイッチに物理的に接続された回路の２つのノードを切断し、それによって２つのノード間に、例えば導電性経路のない、開回路を作成する。

図１Ａに示すサンプルフェーズの間、入力信号がノードＤ及びノードＥのそれぞれのノードに提供され、キャパシタＣ１を電圧ＶＣ１に、キャパシタＣ２を電圧ＶＣ２に充電する。サンプルフェーズ中に、開いたスイッチ（図示せず）は、ノードＣとノードＤとの間のフィードバック経路を排除する。サンプルフェーズの間、増幅器１０５は、出力がノードＣで生成されず、および／または、入力端子Ｔ１、Ｔ２で受信された入力信号が処理されない、非動作状態に置かれることができる。

図１Ａ内のノードＤ及びＥに提供される差動入力信号は、任意の異なる種々のタイプの信号とすることができる。一局面では、例えば、ノードＤに供給された信号は、ノードＥに供給される信号よりも常に高いレベルにあることができる。別の局面では、差動入力信号は、ノードＤに設けられたバイポーラ信号とすることができ、ノードＥにおける信号と比較してより高いまたはより低い信号であることができる。

図１Ｂに示したホールドフェーズ中は、ノードＤとノードＥに提供される差動入力信号は、各ノードから切断される。図示のように、ノードＣは、フィードバック経路を形成しノードＤに接続される。さらに、Ｖｘとして示される固定電圧が、ノードＥに接続される。固定電圧Ｖｘは、参照電圧、グランド等とすることができる。

スイッチに適切な制御信号を提供することによって、回路１００は、図１Ａのサンプルフェーズと図１Ｂのホールドフェーズとの実装を切り替えることができる。回路１００は、別の回路および／または種々のシステムで使用され、あるいは中に組み込むことができる。一つの例では、回路１００は、アナログ−デジタル変換器（ＡＤＣ）のスイッチトキャパシタ段として使用され、または中に組み込まれる。

例示の目的のために、電圧ＶｉｎがサンプルフェーズでＣ１においてサンプリングされる、−Ｖｉｎは前のサンプルフェーズでＣ２においてサンプリングされている場合を考える。この動作を念頭に置いて、図１Ｂに示すホールドフェーズにおける回路１００の理想的な伝達関数は、式１を用いて以下に定義される。

（１）Ｖ_ＯＵＴ ＝ Ｖ_Ｘ ＋ ＶＣ１ ＋ ＶＣ２ ＝ Ｖ_Ｘ ＋ ２（Ｖ_ＩＮ）
寄生キャパシタＣＰ１およびＣＰ２は、増幅器１０５の入力に関連する寄生キャパシタを表す。ＣＰ１は、入力端子Ｔ１とグランドとの間に接続される。ＣＰ２は、入力端子Ｔ２とグランドとの間に接続されている。ＣＰ１およびＣＰ２は、例えば等しい容量値を有し、バランスしている場合、式１に示すように、回路１００の伝達関数は理想的なままである。その場合、ＣＰ１およびＣＰ２のキャパシタンス値が等しいため、寄生キャパシタの影響は、回路１００のセトリング時間を減少させるのみである。

キャパシタＣ１、Ｃ２の容量値が一致していないとき（例えば、Ｃ１≠Ｃ２）、および／または寄生キャパシタＣＰ１およびＣＰ２が一致していないとき（ＣＰ１≠ＣＰ２）、回路１００の精度の損失が発生する。以下の式２に示す一致している寄生キャパシタと一致しないキャパシタ（Ｃ１≠Ｃ２）の場合を考えてみる。Ｃ１とＣ２のそれぞれが増幅器１０５に信号経路内に配置されているので、本明細書の時々に、Ｃ１及びＣ２は「信号キャパシタ」と呼ばれる。式２内では、便宜上、Ｖｘの値がゼロ（０）と仮定され、ΔＣ＝Ｃ１−Ｃ２であり、Ｃ_ＰＡＲは、例えばＣＰ１またはＣＰ２のノミナル値といった、寄生キャパシタのノミナル値を表し、Ｃはキャパシタのノミナル値、例えばＣ１またはＣ２のいずれか、を表す。

式３は、一致しない寄生キャパシタの場合を示している。式３で、Ｖｘはゼロ（０）と仮定され、ΔＣ_ＰＡＲ＝ＣＰ１−ＣＰ２、及びＣ_ＰＡＲは上述のようにＣＰ１又はＣＰ２のいずれかのノミナル値を指す。

データコンバータ（例えば、ＡＤＣ）の実際の伝達関数の傾きが、理想的な伝達関数の傾きとどれくらい一致するかは、「ゲイン誤差」として表現される。ゲイン誤差は通常、最下位ビット（ＬＳＢ）またはフルスケールレンジのパーセントとして表現される。ゲイン誤差はフルスケール誤差マイナスオフセット誤差である。

ＡＤＣ段内で式２及び式３のそれぞれによって表されるゲイン誤差は、ＡＤＣの出力で存在する積分非直線性（ＩＮＬ）誤差に直接変換される。式２と式３とに基づいて、Ｃ_ＰＡＲがＣよりもはるかに低い（例えば、Ｃ_ＰＡＲ≪Ｃ）ままであることを保証することによって、精度の向上を達成できることを理解できる。

ＣＰ１又はＣＰ２に対する寄生キャパシタ（Ｃ_ＰＡＲ）が、式（４）において以下に示すように、いくつかのコンポーネントから形成され、これらを使用して決定される。

（４）Ｃ_ＰＡＲ ＝ Ｃｗｉｒｅ ＋ Ｃｍｅｔａｌ ＋ Ｃｇｄ
式（４）内では、Ｃｗｉｒｅは配線端子（すなわち、ＣＰ１またはＣＰ２を評価するかどうかに応じて、増幅器１０５のＴ１またはＴ２）の静電容量を表し、Ｃｍｅｔａｌは、関連する入力端子のためのドレイン（すなわち、ＣＰ１又はＣＰ２を評価するかどうかに応じて、Ｔ１またはＴ２のいずれか）といった、ゲートと周囲の要素間の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のすべてのフィンガーのメタライゼーションにわたって合計された容量を示し、Ｃｇｄは、各入力端子に対するＭＯＳＦＥＴ入力のすべてのフィンガーの合計に対するゲートドレイン間のオーバーラップ容量を表す。

式（４）を参照すると、Ｃｗｉｒｅは、典型的には、Ｃ_ＰＡＲを計算するのに使用されるコンポーネントを支配する。これは、Ｃ_ＰＡＲが主に、周囲のシールドに関して存在する静電容量で構成されているので、よく当てはまる。従来の回路では、シールドは、グランドまたは基準ノードに結合される。ＣｍｅｔａｌおよびＣｇｄは大きく固定され、増幅器１０５の入力段の大きさ及び使用するフィンガーの数に依存する。しかし、一般に、ＣｍｅｔａｌおよびＣｇｄは、入力装置が、コモンセントロイド技術が採用される繰り返し可能な構造であるモジュラとして実現されているという事実のために、増幅器の反対側の入力端子のそれらの等価物によく一致する。

上記の理由から、Ｃ_ＰＡＲの不一致はＣｗｉｒｅの不一致によって支配されている。増幅器１０５の入力端子Ｔ１とＴ２に寄生する配線容量を一致させることは、Ｔ１とＴ２に接続された入力線の長さのために困難である。Ｃｗｉｒｅにおける不一致は約５ｆＦ（フェムトファラド）のオーダーである。Ｃｗｉｒｅの不一致は、増幅器１０５の入力線の両側に異なる動作環境が存在するという事実によってさらに悪化する。入力線のいずれかの側に位置する特定の回路は、通常は対称ではない。

図２は、図１に示す増幅器１０５に関連する寄生キャパシタを示す図である。図２は、入力段をより詳細に図示しており、増幅器１０５内のＭＯＳＦＥＴの差動対を形成するトランジスタ２０５と、トランジスタ２１０と、を含む。ＭＯＳＦＥＴ２０５及びＭＯＳＦＥＴ２１０のそれぞれのソースはノードＹに接続される。図示されるように、電流源２１５は、ノードＹとグランド間に接続されている。増幅器１０５の残りの部分は、出力段２１５として示されている。

図２の中で、配線（すなわち、Ｃｗｉｒｅ）からの寄生キャパシタは、入力端子Ｔ１とＴ２のそれぞれに関連付けられたコンポーネントに細分化され、ＣＰＷ１とＣＰＷ２として示されている。図１を参照して説明したように、ＣＰＷ１とＣＰＷ２で表される寄生キャパシタは、回路１００内の実際のキャパシタではなく、むしろ分析とモデル化の目的のために含められている。図のように、ＣＰＷ１は入力端子Ｔ１と静的基準ノードとの間に接続されている。ＣＰＷ２は、入力端子Ｔ２と静的基準ノードとの間に接続されている。

図３は、増幅器１０５の入力に関連する寄生キャパシタを示す図である。図３は、配線からの寄生キャパシタを前述の寄生キャパシタから細分化可能とする方法を示す。図示のように、ＣＰ１はＣＰ１’で置換されている。ここで、ＣＰ１が、ＣｗｉｒｅとＣｍｅｔａｌとＣｇｄの寄生キャパシタンスコンポーネントの組み合わせとして、入力端子Ｔ１に関連付けられた寄生キャパシタ（Ｃ_ＰＡＲ）を表したのに対し、ＣＰ１’は、入力端子Ｔ１に関連するＣｍｅｔａｌとＣｇｄのみの寄生キャパシタンスコンポーネントを表す。ＣＰＷ１は、入力端子Ｔ１に関連するＣｗｉｒｅ寄生キャパシタンスコンポーネントを表し、ＣＰ１’とは独立して示されている。ＣＰ２は、ＣＰ２’で置換されている。ここで、ＣＰ２が、ＣｗｉｒｅとＣｍｅｔａｌとＣｇｄの寄生キャパシタンスコンポーネントの組み合わせとして、入力端子Ｔ２に関連付けられた寄生キャパシタ（Ｃ_ＰＡＲ）を表したのに対し、ＣＰ２’は、入力端子Ｔ２に関連するＣｍｅｔａｌとＣｇｄのみの寄生キャパシタンスコンポーネントを表す。ＣＰＷ２は、入力端子Ｔ２に関連するＣｗｉｒｅ寄生キャパシタンスコンポーネントを表し、ＣＰ２’とは独立して示されている。示されているように、ＣＰ1’と、ＣＰ２’と、ＣＰＷ１と、及びＣＰＷ２と、のそれぞれは、図３に描かれたモデルにおいてグランドに結合されている。

図４は、増幅器の内部ノードに結合されたシールドを含む回路４００を示す図である。例示の目的のために、寄生キャパシタンスは、図４に示されていない。一般に、回路４００は図１の回路１００と実質的に同様である。したがって、回路４００は、増幅器４０５とキャパシタＣ１とＣ２とを含む。回路４００は、例えば、サンプルフェーズ及びホールドフェーズといったバイフェーズ動作を実現するよう構成可能であり、（図１Ｂのホールドフェーズと同様に）ホールドフェーズのみが示されている。

増幅器４０５は、入力端子Ｔ１および入力端子Ｔ２として表される差動入力を有する差動入力段４３０を含む。入力端子Ｔ１は、入力線４５０に結合されている。入力端子Ｔ２は、入力線４５５に結合されている。入力線４５０及び入力線４５５とがまとまって、差動入力線４６０を形成する。差動入力線４６０は、キャパシタＣ１と入力端子Ｔ１の間の入力線４５０の一部と、キャパシタＣ２と入力端子Ｔ２との間の入力線４５５の一部として図４に示されている。

回路４００は、シールド４３５を含む。シールド４３５は、入力線４５０と入力線４５５とから形成される差動入力線４６０をシールドするよう構成される。シールド４３５は、キャパシタＣ１と入力端子Ｔ１との間の入力線４５０を、例えば直接隣接させるなどして通す、１つあるいは複数の導電性素子から形成された第１の部分４４０を含むことが可能である。シールド４３５は、キャパシタＣ２と入力端子Ｔ２との間の入力線４５５を通す、１つあるいは複数の導電性素子から形成された第２の部分４４５を含むことが可能である。シールド４３５は、差動入力線４６０と実質的に平行である。たとえば第１の部分４４０は、入力線４５０と実質的に平行である。第２の部分４４５は、入力線４５５と実質的に平行である。

シールド４３５の各導電性素子は、配線、ビア、あるいはＩＣ製造プロセスのプロセス層内またはプロセス層として使用可能な他の金属の一部、または別のプロセス層を横断する金属の一部、といった導電体で形成することができる。一つの例では、各導電性素子は、例えば「壁」を形成するビアを使用し結合された複数の金属層といった、複数の配線から形成することができる。別の例では、各導電性素子は、少なくとも部分的に垂直信号を覆う複数のビアから形成することができる。いずれの場合も、図４に示すように、シールド４３５は、少なくとも部分的に、増幅器４０５への入力線４５０および４５５を覆う。

上述のように、従来の回路では、シールドは、回路内の基準ノードに接続されている。基準ノードは、例示的にはグランドであるが、電圧源（例えば、ＶＣＣ）とすることができる。回路４００において、シールド４３５は増幅器４０５の差動入力段４３０内のノードＹに結合される。増幅器４０５の入力端子内とその周辺で使用されるシールドがノードＹに結合されると、ＣＰＷ１とＣＰＷ２とで表される寄生配線容量の影響が著しく低減される。

図４及び図５内で、キャパシタＣ１とキャパシタＣ２は、一方のプレートが他方より厚いように図示されている。キャパシタＣ１及びキャパシタＣ２の各々が１つ以上の金属層を用いて形成される場合、より厚いプレートは「底部」プレート、薄いプレートが「頂部」プレートを表す。キャパシタのプレートを参照して本明細書で使用されるように、（例えば、金属層の位置を参照することとは対照的に）「底部」プレートは、最も寄生があるプレートを指し、一方「頂部」プレートは寄生がない方のプレートを指す。底部プレートは、より寄生がある方であり、例示的には、低インピーダンスノードとの間で切り替えられるプレートである。頂部プレートは、より寄生がない方であり、例示的には増幅器の入力に接続されている。

現代の半導体ＩＣ製造プロセスでは、キャパシタは、多くの場合、同じ金属層上で複数の櫛線を使用して作成される。櫛線の一方のセットは、底部プレートを実装し、他のセットは、頂部プレートを実装する。主に線間の側壁容量によって静電容量が形成される。この構成は、金属層の数だけ繰り返し、キャパシタの全体の容量を増大させることができる。さらなる説明のために、例えば、参照により本明細書に完全に組み込まれる米国特許第７９９４６０９号を参照し、櫛線を用いた容量性構造の形成が示される。

図５は、図４の回路４００の一部を示す図である。図５は、差動入力段４３０のより詳細な図を示しており、ＭＯＳＦＥＴの差動対を構成するトランジスタ５０５とトランジスタ５１０とを含む。ＭＯＳＦＥＴの５０５及び５１０のそれぞれのソースは、ノードＹに結合されている。ＭＯＳＦＥＴの５０５及び５１０のそれぞれのドレインは出力段５１５に結合されている。ＭＯＳＦＥＴ５０５のゲートは、入力端子Ｔ１に接続されている。ＭＯＳＦＥＴ５１０のゲートは入力端子Ｔ２に接続されている。図示のように、電流源５２０は、ノードＹとグランドとの間に結合される。シールド４３５もまた、差動入力段４３０内で、共通ソースノードであるノードＹに結合される。アンプ４０５の残りの部分は、出力段５１５として示されている。

図６は、寄生キャパシタを示す回路４００の一部を示す図である。図示のように、ＭＯＳＦＥＴ５０５および５１０を含み差動入力段４３０を形成する増幅器４０５が描かれている。差動入力段４３０は、出力段５１５に結合される。差動入力段４３０のさらなるノードＹは、電流源５２０に結合している。寄生キャパシタと、より具体的には、ＣＰＷ１とＣＰＷ２で示すようにＣｗｉｒｅが図示されている。図４及び図５を参照して説明したように、シールド４３５（図示せず）がＹノードに結合され、ＣＰＷ１は入力端子Ｔ１とノードＹとの間に接続される。ＣＰＷ２は入力端子Ｔ２とノードＹとの間に接続されている。

図６は、ＣＰＷ１とＣＰＷ２の影響が実質的に減少していることを示している。ＣＰＷ１とＣＰＷ２は、実際には、差動入力段４３０のＣｇｓ１と及びＣｇｓ２とに平行に配置される。Ｃｗｉｒｅは、２つの寄生キャパシタＣＷ１とＣＷ２とが、増幅器４０５の入力端子Ｔ１と入力端子Ｔ２との間に直列にあるので、効果的に半減されている。シールド４３５をノードＹに接続することは、増幅器４０５の帰還率を１に向けて増加させる。帰還率を増加させると、上述の通り、アンプ４０５のセトリング時間の減少をもたらし、シールド４３５をノードＹに接続するさらなる利点となる。

図７は、レイアウト図に示す回路４００の例示的な実装である。図示されるように、Ｃ１及びＣ２は、さまざまな容量素子形成の様々な技術のいずれかを使用して、１つまたは複数の金属層内に実装されている。頂部プレートの接続は、上側から出て、キャパシタＣ１及びキャパシタＣ２のそれぞれに関連するスイッチ７２０およびスイッチ７２５に続く。Ｃ１とＣ２との組み合わせ幅が、増幅器４０５の差動入力段４３０の幅と、例えば実質的に同等に対応するようにレイアウトされている。このように、短い垂直接続７０５は、各キャパシタＣ１とＣ２とから、それぞれスイッチ７２０とスイッチ７２５とに実装されている。図示のように、垂直接続７０５はシールドされている。一局面では、接続７０５のシールドは、後述するシールド４３５として、あるいはその一部として実装することができる。

ブロック７１５内で、短い垂直接続が信号線４５０と信号線４５５（差動入力線４６０）とを形成し、シールド４３５が第１の部分４４０と第２の部分４４５とから形成される。垂直接続は、スイッチ７２０と７２５とを差動入力段４３０、より具体的には、差動入力対バス７１０に接続し、図７にこの一部が図示されているが、図で表示されている以上に左右に拡張することが理解される。差動入力対バス７１０もまた、図示されるようにシールドされている。シールドは、差動入力段４３０内のノードＹ（すなわち、図示されない共通のソースノード）に接続される。ブロック７１５における垂直セグメントは、互いに実質的に平行であり（例えば、差動入力線４６０が、シールドに平行であり）、プロセス層を通って垂直に延び（プロセス層に垂直であり）、例えば金属層といったプロセス層の平面内にあり水平である、差動入力対バス７１０に垂直である。

頂部プレートが底部プレートのみしか見ないように、これらのスイッチへのキャパシタ頂部プレートの接続は、完全に底部プレートによって包み込まれることができる。信号キャパシタの上部および下部側のダミーキャップは、例えば、化学機械研磨（ＣＭＰ）のような大面積効果の影響を低減し、信号キャパシタのエッジを超えて金属密度を制御し均一に保つために、信号キャパシタの環境の均一性を確保する。

本明細書内に記載されるように増幅器４０５内でシールド４３５をノードＹに接続し、サンプル／ホールド回路として回路４００などの回路を用いるＡＤＣの性能を有意に向上させることができる。説明の例として、回路４００は、１６９ｆＦ（フェムトファラド）の寄生キャパシタを有し、この寄生配線容量（Ｃｗｉｒｅ）が１００ｆＦとなる場合を考える。さらに、回路は、信号キャパシタＣ１とＣ２に０．５％の不一致を有するものとし、それぞれが１２００ｆＦとのノミナル値を有するものとする。モンテカルロ法での回路のシミュレーションでは、１２ビットＡＤＣのＩＮＬは、１．５８ＬＳＢ（シールドはグランドに接続）から、本明細書に記載のようにノードＹにシールドを結合し、０．８１ＬＳＢに改善される。ノードＹにシールドを結合することにより、信号キャパシタの不一致から生じるゲイン誤差を、式１を使用し約１．８倍に低減することができる。

式３を参照すると、ゲイン誤差はΔＣ_ＰＡＲ／（Ｃ＋Ｃ_ＰＡＲ）に比例する。本明細書中に開示される設計技法がΔＣ_ＰＡＲの寄生配線コンポーネントを減らすので、全体的としてΔＣ_ＰＡＲを低減する。従来の設計手法は、約５ｆＦのΔＣ_ＰＡＲを達成する。本明細書中に開示される技術を使用し、有効的なＣ_ＰＡＲの不一致は、差動対における寄生キャパシタの残存する不一致の規模を、ΔＣ_ＰＡＲが有効的に１ｆＦとなるように、縮小する。

前の例を参照すると、配線の寄生キャパシタは、１００fＦから有効的に２０ｆＦへと、１０５fＦから有効的に２１ｆＦへと縮小する。シールドがノードＹに接続されていない従来の場合の値に式３を使用すると、０．１８３パーセントのゲイン誤差が達成される。ゲイン誤差は、１２ビットＡＤＣ段のための要件を満たさず、容認できない。

ノードＹにシールドを結合することによって達成される改善された値を式３に使用すると、０．０３６パーセントのゲイン誤差が達成される。この場合のゲイン誤差は、１２ビットＡＤＣ段の要件を超えており、前の例の５倍の改善を示す。シミュレーション結果では、シールドはグランドに結合されたとき、５ｆＦの寄生不均衡は、約２ＬＳＢのＩＮＬ誤差を引き起こす。ノードＹをシールドに結合することによって、しかし、ＩＮＬは、実質的に低減され、ほぼ解消する。

図８は、図４に示す差動入力信号とシールドの断面側面図である。図に示す通り、シールド４３５の第１の部分４４０及び第２の部分４４５は、差動増幅器（図示せず）のノードＹに結合される。入力線４５０は、例えばホールドフェーズにおいて、入力端子Ｔ１に接続されている。同様に、入力線４５５は、例えばホールドフェーズにおいて、入力端子Ｔ２に接続されている。

図９は、シールドが増幅器の内部ノードに接続されたシールド構造の別の例の側断面図である。図示のように、入力線９０５及び入力線９１０が、差動入力対を構成し、シールド９４０で囲まれている。本明細書内に記載されるように入力線９０５と入力線９１０とは、増幅器の差動入力段に結合されることができる。

シールド９４０は、導電性素子９１５及び導電性素子９２０から形成される。図に示すように、導電性素子９１５及び導電性素子９２０のそれぞれは、入力線９０５および入力線９１５のそれぞれよりも広い幅で形成することができる。ビア９１０は導電性素子９１５を導電性素子９２５に接続し、導電性素子９２０を導電性素子９２５に接続する。同様に、ビア９３５は、導電性素子９１５を導電性素子９３０に接続し、導電性素子９３０を導電性素子９２０に接続する。

図９に描かれたように、シールド９４０は、信号線９０５及び９１０が接続された増幅器の差動入力段のノードＹに接続されている。より具体的には、ノードＹは、増幅器の差動入力段の共通ソースノードである。

図１０は、増幅器の入力において系統的寄生不一致を除去する例示的な方法１０００を示すフローチャートである。方法１０００は、増幅器が差動入力段を含むように提供されるブロック１００５で開始することができる。差動入力段は、第１の入力端子と第２の入力端子とを有する。ブロック１０１０において、差動入力線が第１の入力端子と第２の入力端子とに接続されている。ブロック１０１５においては、シールドが形成される。シールドは、少なくとも部分的に差動入力線を覆う。ブロック１０２０において、シールドは、増幅器の差動入力段のノードに接続されている。

本明細書内で説明された様々な回路構成は、例示のみを目的として提供されている。これは、シールドの特定のタイプとＩＣ内に実装される方法は、提供される実施例に限定されるものではないことを理解すべきである。本明細書内に記載されるように、差動入力信号のための異なるシールド技術および／または様々な構造のいずれも、増幅器の差動入力段の共通ソースノードに接続することができる。

説明のために、特定の用語は、本明細書に開示される様々な発明の概念の完全な理解を提供するために記載されている。本明細書で使用する用語は、しかし、記載される特徴を説明する目的であり、限定することを意図していない。

例えば、本明細書で使用される「１つの」という用語は、１または１以上のものとして定義される用語である。本明細書で用いられる「複数」という用語は、２つ以上として定義される。本明細書で使用される「別の」という用語は、少なくとも第２以上と定義される。特に断らない限り、本明細書で使用される「結合された」という用語は、介在要素を有することなく直接的あるいは一つ以上の任意の介在する要素を有し間接的かどうかによらず、結合されている。２つの要素は電気的、機械的、あるいは、通信チャネル、経路、ネットワーク、またはシステムを介してリンクされ通信的に結合することができる。「接続された」という用語は、接続されている要素が互いに物理的に結合されることを意味する。

本明細書で使用する「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数の任意およびすべての可能な組み合わせを包含する。さらに、「含む」および／または「含む」という用語は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定することが理解されるであろうが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在、付加することを排除するものではない。また、第１、第２などの用語は、さまざまな要素を記述するために使用されてもよいが、これらの用語は要素を別の要素と区別するためのみに用いられ、これらの用語によって限定されるべきではないことが理解されるだろう。

「場合に」という用語は、文脈に応じて、「時」または「際に」または「決定に応答して」または「検出に応じて」を意味すると解釈することができる。同様に、「それが決定されたとき」、または「［述べられた条件またはイベント］が検出されたとき」という句は、または文脈に応じて、「決定した際」、「決定に応答して」、「［述べられた条件またはイベント］が検出された際」、「［述べられた条件またはイベント］の検出に応答して」という用語を意味すると解釈される。

本明細書中では、同一の参照符号は、端子、信号線、配線、およびそれらの対応する信号を指すために用いられる。この点において、用語「信号」と「配線」とは、本明細書内で、時々、交換可能に使用され得る。

図中のフローチャート及びブロック図は、本明細書に記載の特徴の一つ以上を使用する、プロセス（複数可）、機械（複数可）、製造（複数可）、および／またはシステム（複数可）の可能な実装のアーキテクチャ、機能、および動作を示す。いくつかの代替実装例では、ブロックで言及された機能は、図面に記載の順序外で発生する。例えば、連続して示す２つのブロックは、該当する機能に応じて、実質的に同時に実行されてもよく、またはそのブロックは、時々、逆順に行われてもよい。

以下の特許請求の範囲のすべての方法、ステップ、機能要素に対応する構造、材料、行為、及び均等物は、具体的に記載された他の請求要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むことを意図している。

本明細書中に開示される特徴は、その精神または本質的な属性から逸脱することなく、他の形態で実施することができる。従って、そのような特徴と実装の範囲を示すものとして、前述の明細書ではなく以下の特許請求の範囲を参照すべきである。

Claims (13)

1. 第１の入力端子と第２の入力端子とを有する差動入力段を備える増幅器と、
   第１の入力端子と第２の入力端子とに結合された差動入力線と、
   少なくとも部分的に差動入力線を覆うシールドと、を備え、
   シールドは、増幅器の差動入力段のノードに接続されており、
   差動入力線とシールドとは実質的に平行であり、
   差動入力線とシールドとは、回路を実装するために使用される集積回路の製造工程のプロセス層に実質的に垂直である、回路。
2. 差動入力段は、差動入力型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の対を含む、請求項１に記載の、回路。
3. 前記差動入力段は、
   ソースと、ドレインと、ゲートと、を有する第１のトランジスタと
   ソースと、ドレインと、ゲートと、を有する第２のトランジスタと、を備え、
   第１のトランジスタのソースは、ノードを形成する第２のトランジスタのソースに接続されている、請求項２に記載の、回路。
4. ノードが共通のソースノードである、請求項１から請求項３のいずれか１項に記載の、回路。
5. 第１のトランジスタのゲートは、第１の入力端子に接続されており、
   第２のトランジスタのゲートは、第２の入力端子に接続されている、請求項３に記載の、回路。
6. 増幅器はスイッチトキャパシタ回路の一部である、請求項１から請求項５のいずれか１項に記載の、回路。
7. 増幅器は、データ変換回路の一部である、請求項１から請求項６のいずれか１項に記載
   の、回路。
8. シールドは差動入力線の各入力線に実質的に平行かつ隣接する、請求項７に記載の、回路。
9. 第１の入力端子が差動入力線の第１の入力線により第１のキャパシタに接続されており、
   第２の入力端子は、差動入力線の第２の入力線によって第２のキャパシタに接続されている、請求項１から請求項８のいずれか１項に記載の、回路。
10. 第１の入力端子と第２入力端子とを有する差動入力段を備える増幅器を提供することと、
    差動入力線を第１の入力端子と第２入力端子とに結合することと、
    少なくとも部分的に差動入力線を覆うシールドを形成することと、
    シールドを増幅器の差動入力段のノードに接続することと、
    を備え、
    差動入力線とシールドとは、実質的に平行であり、
    差動入力線とシールドとは、回路を実装するために使用される集積回路の製造工程のプロセス層に実質的に垂直である、方法。
11. 差動入力段は、差動入力型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の対を含む請求項１０に記載の、方法。
12. 前記差動入力段は、
    ソースと、ドレインと、ゲートと、を有する第１のトランジスタと
    ソースと、ドレインと、ゲートと、を有する第２のトランジスタと、を備え、
    第１のトランジスタのソースは、ノードを形成する第２のトランジスタのソースに接続されている、請求項１１に記載の、方法。
13. 第１のトランジスタのゲートは、第１の入力端子に接続されており、
    第２のトランジスタのゲートは、第２の入力端子に接続されている、請求項１２に記載の、方法。

Images