CN104838587A - 减少在放大器输入端的寄生不匹配的效应 - Google Patents

Abstract

提供一种电路，所述电路包含放大器(405)，所述放大器包括差分输入级(430)，所述差分输入级包含第一输入端子及第二输入端子。所述电路进一步包含耦合到所述第一输入端子及所述第二输入端子的差分输入线(460)，及至少部分地涵盖所述差分输入线的屏蔽件(435)。所述屏蔽件连接到所述放大器的所述差分输入级的节点。

Description

减少在放大器输入端的寄生不匹配的效应

技术领域

本说明书中所揭示的一个或多个实施例涉及集成电路(IC)，且更明确地说，涉及移除电路内的放大器输入端处的系统寄生不匹配。

背景技术

开关电容器电路被用于多种不同应用(包含，例如，模拟到数字转换器(ADC)及/或其它离散时间信号处理系统)内。一般来说，开关电容器电路通过断开及闭合一组开关而使电荷在电路内的电容器之间移动来操作。开关电容器技术使电路能够达成高准确度。然而，和其它电路相同，开关电容器电路易受寄生电容影响。常常在放大器的输入端处，且更明确地说，在放大器的输入端与静态参考节点之间发现寄生电容。

发明内容

一种电路包含放大器，所述放大器具有差分输入级，所述差分输入级包含第一输入端子及第二输入端子。所述电路进一步包含耦合到所述第一输入端子及所述第二输入端子的差分输入线，及至少部分地涵盖所述差分输入线的屏蔽件。所述屏蔽件连接到所述放大器的所述差分输入级的节点。

一种方法包含：提供放大器，所述放大器具有差分输入级，所述差分输入级包含第一输入端子及第二输入端子；以及将差分输入线连接到所述第一输入端子及所述第二输入端子。形成至少部分地涵盖所述差分输入线的屏蔽件。将所述屏蔽件连接到所述放大器的所述差分输入级的节点。

附图说明

图1A及1B是说明二相位电路的不同相位内的寄生电容的图式。

图2是说明与图1中所示的放大器有关的寄生电容的图式。

图3是说明与图1的放大器的输入端有关的寄生电容的图式。

图4是说明包含耦合到放大器的内部节点的屏蔽件的电路的图式。

图5是说明图4的电路的部分的图式。

图6是说明展示寄生电容的图4的电路的部分的图式。

图7是图4的电路的部分的布局图。

图8是如图4中所说明的差分输入信号及屏蔽件的横截面侧视图。

图9是屏蔽件连接到放大器的内部节点的屏蔽件配置的另一实例的横截面侧视图。

图10是说明移除放大器的输入端处的系统寄生不匹配的示范性方法的流程图。

具体实施方式

尽管本说明书附有定义新颖特征的权利要求书，但相信本说明书内所揭示的各种特征通过考虑结合图式的描述将得到较好的理解。出于说明目的提供本说明书内所描述的过程、机器、制造及其任何变化。本说明书内所揭示的特定结构以及功能性细节并不解释为限制性的，而是仅作为权利要求书的依据以及作为用于教示所属领域的技术人员以各种方式使用在实际上任何适当详述的结构中所描述的特征的代表性依据。此外，本说明书内所使用的术语以及短语并不意欲为限制性的，而是提供所描述的特征的可理解描述。

本说明书涉及集成电路(IC)，且更明确地说，涉及移除放大器的输入端处的系统寄生不匹配。根据本说明书内所揭示的本发明布置，可减少存在于差分放大器的输入端处的寄生电容的效应。应用于连接到放大器的输入级的差分输入线的屏蔽件可连接到放大器的内部节点，而非将屏蔽件连接到电路内的参考节点。举例来说，可将屏蔽件耦合到放大器的输入级的共源极节点，而非耦合到接地或另一参考节点。通过将屏蔽件连接到放大器的内部节点，可实质上减少放大器的输入端处的寄生电容的效应，由此增加电路的性能及准确性。

为说明的简单及清晰起见，图式中所示的元件未必按比例绘制。举例来说，为清楚起见，可相对于其它元件夸大一些元件的尺寸。此外，在被认为适当的情况下，在图式之间重复参考数字以指示对应、类似或相似特征。

图1A及1B是说明二相位电路100的不同相位内的寄生电容的图式。图1A及1B中所示的电路100包含开关电容器技术。关于图1A及1B两者，电路100包含放大器105，所述放大器具有具输入端子T1及T2的差分输入端及节点C处的提供Vout的输出端。电容器C1连接到输入端子T1。电容器C2连接到输入端子T2。连接在节点A与节点B之间的电容器CP1及CP2表示寄生电容。因而，CP1及CP2不是为电路100的部分的实体电容器。更确切来说，出于对寄生效应的分析及建模的目的而包含CP1及CP2。

图1A说明电路100的取样相位。图1B说明电路100的保持相位。为清楚起见，未图示用以建立图1A中所示的配置及图1B中所示的配置的开关，及两个相位之间的用于二相位操作的开关。明显地，“闭合”开关指示开关形成实体上连接到开关的电路的两个节点之间的导电路径(例如，短路)。“断开”开关将实体连接到开关的电路的两个节点彼此断开，由此形成两个节点之间的断路(例如，不导电路径)。

在图1A中所说明的取样相位期间，将输入信号提供到节点D及E中的每一个，从而使电容器C1充电到电压VC1且使电容器C2充电到电压VC2。在取样相位期间，断开的开关(未图示)消除节点C与节点D之间的任何反馈路径。在取样相位期间，放大器105可处于不操作状态中，在所述不操作状态中，节点C处无输出产生及/或不处理在输入端子T1及T2处接收的输入信号。

图1A内的提供到节点D及E的差分输入信号可为多种不同信号类型中的任一者。一方面，例如，在节点D处提供的信号始终处于比提供到节点E的信号高的电平。在另一方面中，差分输入信号可为双极信号，其中在节点D处提供的信号与节点E处的信号相比可较高或较低。

在图1B中所说明的保持相位期间，提供到节点D及E的差分输入信号自每一节点断开。如所说明，节点C连接到节点D，从而形成反馈路径。此外，表示为Vx的固定电压连接到节点E。固定电压Vx可为参考电压、接地或类似者。

通过将合适控制信号提供到开关，电路100可在实施图1A的取样相位与实施图1B的保持相位之间切换。电路100可用于或并入于多种不同电路及/或系统内。在一个实例中，电路100被用作为或并入模拟到数字转换器(ADC)的开关电容器级内。

出于说明目的，考虑电压Vin是在取样相位中在C1上取样且-Vin是在先前取样相位中在C2上取样的情况。记住此操作，图1B中所说明的保持相位中的电路100的理想转移函数是使用表达式1定义如下。

(1)   Vout＝Vx+VC1+VC2＝Vx+2(Vin)

寄生电容CP1及CP2表示与放大器105的输入端有关的寄生电容。CP1连接在输入端子T1与接地之间。CP2连接在输入端子T2与接地之间。当CP1及CP2平衡(例如，具有相等电容值)时，电路100的转移函数如表达式1中所说明的保持理想。在这种情况下，由于CP1及CP2的电容值相等，寄生电容的影响仅用以减少电路100的稳定时间。

电路100的准确性损失在电容器C1及C2的电容值不匹配(例如，C1≠C2)时及/或在寄生电容CP1及CP2不匹配(CP1≠CP2)时发生。考虑下文的表达式2中所说明的匹配寄生电容及不匹配电容器(C1≠C2)的情况。在本说明书内，C1及C2有时被称作“信号电容器”，这是因为每一电容器位于到放大器105中的信号路径中。在表达式2内，出于便利性目的，假设Vx的值为零(0)；ΔC＝C1-C2；Cpar指寄生电容器的标称值(例如，CP1或CP2的标称值)；且C指电容器(例如，C1或C2)的标称值。

(2)    $\frac{\mathrm{Vout}}{\mathrm{Vin}}=2(1+\frac{1}{2}\frac{\mathrm{Cpar}}{C+\mathrm{Cpar}}\·\frac{\mathrm{\ΔC}}{C})$

表达式3说明不匹配寄生电容的情况。在表达式3中，假定Vx为零(0)，ΔCpar＝CP1-CP2，且如所提及，Cpar指CP1或CP2的标称值。

(3)    $\frac{\mathrm{Vout}}{\mathrm{Vin}}=2(1+\frac{1}{2}\frac{\mathrm{Cpar}}{C+\mathrm{Cpar}}\·\frac{\mathrm{\ΔCpar}}{\mathrm{Cpar}})$

将数据转换器(例如，ADC)的实际转移函数的斜率匹配所述理想转移函数的斜率的良好程度表达或测量为“增益误差”。增益误差通常以最低有效位(LSB)来表达或表达为全刻度范围的百分比。增益误差为全刻度误差减去偏移误差。

ADC级中的由表达式2及3中的每一个表达的增益误差直接转化成存在于ADC输出端处的积分非线性(INL)误差。基于表达式2及3，人们可了解，可通过确保Cpar保持比C小得多(例如，Cpar<<C)来达成增加的准确性。

CP1或CP2的寄生电容(Cpar)是由如下文在表达式4中所示的若干分量形成且使用所述分量确定。

(4)   Cpar＝Cwire+Cmetal+Cgd

在表达式4内，Cwire表示接线端子(即，放大器105的T1或T2，根据是针对CP1抑或CP2进行评估而定)的电容，Cmetal表示相关输入端子(即，T1或T2，根据是针对CP1或CP2进行评估而定)的跨介于栅极与周围元件(例如，漏极)之间的金属氧化物半导体场效晶体管(MOSFET)的所有指状元件的金属化总计的电容，且Cgd表示输入端子的针对输入MOSFET的所有指状元件的总和的栅极-漏极重叠电容。

参考表达式4，Cwire通常支配了在计算Cpar中所使用的分量。由于Cpar主要由关于周围屏蔽件存在的电容组成，所以情况常常如此。在常规电路中，屏蔽件耦合到接地或参考节点。Cmetal及Cgd基本上固定，且根据放大器105的输入级的大小及所使用的指状元件的数目而定。然而，一般来说，归因于将输入装置实现为模块化、可重复结构(其中使用了共质心技术)的事实，Cmetal及Cgd与其在放大器的相反输入端子上的等效物很好地匹配。

出于上文所讨论的原因，Cpar的不匹配是由Cwire的不匹配支配。匹配放大器105的输入端子T1及T2上的寄生接线电容由于连接到T1及T2的输入线的长度而为困难的。Cwire的不匹配大约为5fF(毫微微法拉第)。Cwire不匹配由如下事实进一步加剧：在放大器105的输入线的每一侧上存在不同操作环境。位于输入线的任一侧上的特定电路通常不对称。

图2是说明与图1的放大器105有关的寄生电容的图式。图2说明输入级的较详细视图，所述输入级包含在放大器105内形成MOSFET差分对的晶体管205及210。MOSFET 205及210中的每一者的源极连接在节点Y处。如所展示，电流源215连接在节点Y与接地之间。将放大器105的剩余部分说明为输出级215。

在图2内，来自导线的寄生电容(即，Cwire)被再分成与输入端子T1及T2中的每一者相关联且说明为CPW1及CPW2的分量。如参看图1所讨论，由CPW1及CPW2表示的寄生电容并非电路100内的实际电容器，包含CPW1及CPW2只是为了分析及建模的目的。如所描绘，CPW1连接在输入端子T1与静态参考节点之间。CPW2连接在输入端子T2与静态参考节点之间。

图3是说明与放大器105的输入端有关的寄生电容的图式。图3说明如何自先前所描述的寄生电容再分出来自导线的寄生电容。如所展示，CP1由CP1'替换。CP1将与输入端子T1相关联的寄生电容(Cpar)表示为Cwire、Cmetal及Cgd寄生电容分量的组合，而CP1'仅表示与输入端子T1相关联的Cmetal及Cgd寄生电容分量。CPW1表示与输入端子T1相关联的Cwire寄生电容分量且独立于CP1'而加以说明。CP2由CP2'替换。CP2将与输入端子T2相关联的寄生电容(Cpar)表示为Cwire、Cmetal及Cgd寄生电容分量的组合，而CP2'仅表示与输入端子T2相关联的Cmetal及Cgd寄生电容分量。CPW2表示与输入端子T2相关联的Cwire寄生电容分量且独立于CP2'而加以说明。如所展示，在图3中所描绘的模型中，CP1'、CP2'、CPW1及CPW2中的每一者耦合到接地。

图4是说明包含耦合到放大器的内部节点的屏蔽件的电路400的图式。出于说明目的，在图4中未表示寄生电容。一般来说，电路400实质上类似于图1的电路100。因此，电路400包含放大器405及电容器C1及C2。尽管电路400可配置以实施二相位操作(例如，取样相位及保持相位)，但仅说明了保持相位(类似于图1B的保持相位)。

放大器405包含差分输入级430，所述差分输入级具有表示为输入端子T1及输入端子T2的差分输入端。输入端子T1连接到输入线450。输入端子T2连接到输入线455。总起来说，输入线450及455形成差分输入线460。差分输入线460在图4中被说明为在电容器C1与输入端子T1之间的输入线450的部分及在电容器C2与输入端子T2之间的输入线455的部分。

电路400包含屏蔽件435。屏蔽件435经配置以屏蔽由输入线450及455形成的差分输入线460。屏蔽件435可包含由位于电容器C1与输入端子T1之间的输入线450的两侧(例如，直接邻近于所述输入线)的一个或多个导电元件形成的第一部分440。屏蔽件435包含由位于电容器C2与输入端子T2之间的输入线455的两侧的一个或多个导电元件形成的第二部分445。屏蔽件435实质上平行于差分输入线460。举例来说，第一部分440实质上与输入线450平行。第二部分445实质上与输入线455平行。

屏蔽件435的每一导电元件可由导体形成，所述导体例如导线、通孔或可用作为IC制造过程的处理层或在所述处理层内的其它金属部分，或自一个处理层横穿到另一处理层的金属部分。在一个实例中，每一导电元件可由一个以上导线(例如，形成“壁”的使用通孔耦合的多个金属层)形成。在另一实例中，每一导电元件可由至少部分地涵盖垂直信号连接的一个以上通孔形成。在任一情况下，如图4中所示，屏蔽件435至少部分地涵盖放大器405的输入线450及455。

如所指出，在常规电路中，屏蔽件连结至电路中的参考节点。参考节点通常为接地，但可为电压供应器(例如，VCC)。在电路400中，屏蔽件435耦合到放大器405的差分输入级430内的节点Y。当在放大器405的输入端子中及周围使用的屏蔽件耦合到节点Y时，来自由CPW1及CPW2表示的寄生导线电容的效应显著减少。

在图4及5内，说明了电容器C1及C2，其中一个板比另一板厚。当电容器C1及C2中的每一者是使用一个或多个金属层形成时，较厚的板表示“底”板且较薄的板表示“顶”板。在本文中参考电容器的板所使用时，“底”板指寄生性最强的板，而“顶”板指寄生性较少的板(而非指例如金属层的位置)。寄生性较强的底板通常为夹在低阻抗节点之间的板。寄生性较少的顶板通常连接到放大器输入端。

在现代半导体IC制造过程中，电容器常常是使用同一金属层上的多个交指型线来形成。一组指状线实施底板且另一组指状线实施顶板。电容主要由所述线之间的侧壁电容形成。这种构造可针对许多金属层重复以增加电容器的总电容。为了进一步说明，请参看(例如)第7,994,609号美国专利，所述美国专利以全文引用的方式併入本文中，且所述美国专利说明使用交指型线来形成电容性结构。

图5是说明图4的电路400的部分的图式。图5说明输入差分级430的较详细视图，所述输入差分级包含形成MOSFET差分对的晶体管505及510。MOSFET 505及510中的每一者的源极耦合在节点Y处。MOSFET 505及510中的每一者的漏极耦合到输出级515。MOSFET 505的栅极连接到输入端子T1。MOSFET 510的栅极连接到输入端子T2。如所展示，电流源520耦合在节点Y与接地之间。屏蔽件435也耦合到差分输入级430内的节点Y，所述节点为共源极节点。将放大器405的剩余部分说明为输出级515。

图6是说明展示寄生电容的电路400的部分的图式。如所展示，将放大器405描绘为包含形成差分输入级430的MOSFET 505及510。差分输入级430耦合到输出级515。此外，差分输入级430的节点Y耦合到电流源520。说明了寄生电容，且更明确地说，如由CPW1及CPW2描绘的Cwire。如参看图4及5所描述，在屏蔽件435(未图示)耦合到节点Y的情况下，CPW1连接在输入端子T1与节点Y之间。CPW2连接在输入端子T2与节点Y之间。

图6说明CPW1及CPW2的效应实质上减少。CPW1及CPW2实际上与差分输入级430的Cgs1及Cgs2平行地置放。Cwire有效地减半，这是因为两个寄生电容CPW1及CPW2串联在放大器405的输入端子T1与输入端子T2之间。将屏蔽件435连接到节点Y也使放大器405的反馈因子朝向1增加。如所描述地使反馈因子增加会导致放大器405的稳定时间减少，这是将屏蔽件435连接到节点Y的另一好处。

图7是以布局图展示的电路400的示范性实施方案。如所说明，C1及C2是使用多种不同电容性元件形成技术中的任一者而实施于一个或多个金属层中。顶板连接自顶面向外放射到用于每一相应电容器C1及C2的相关联开关720及725。C1及C2的组合宽度经布置以对应于(例如，实质上等于)放大器405的差分输入级430的宽度。以此方式，分别实施自每一电容器C1及C2到开关720及725的短垂直连接705。如所展示，垂直连接705被屏蔽。在一方面，用于连接705的屏蔽件可实施为下文所描述的屏蔽件435或其部分。

在块715内，短垂直连接形成信号线450及455(差分输入线460)及由第一部分440及第二部分445形成的屏蔽件435。所述垂直连接将开关720及725与差分输入级430连接，且更明确地说，连接到差分输入对总线710，所述总线的部分经说明，但应理解为超出在图7中可见范围地向左及向右延伸。如所展示，差分输入对总线710也被屏蔽。屏蔽件连接到差分输入级430内的节点Y(即，未图示的共源极节点)。块715中的垂直段实质上彼此平行(例如，差分输入线460与屏蔽件平行)，且垂直地穿过处理层(垂直于处理层)且垂直于差分输入对总线710延伸，所述总线是水平的且在处理层(例如，金属层)的平面中。

到电容器的开关的电容器顶板连接可由底板完全包住，使得从顶板的视角始终仅能看到底板。信号电容器的顶面及底面处的虚设帽盖确保信号电容器的环境的均一性，以减少例如化学机械抛光(CMP)的大面积效应的影响且保持金属密度在信号电容器的边缘以外受控制且均匀。

如本说明书内所描述地将屏蔽件435耦合到放大器405内的节点Y可显著改进利用例如电路400的电路作为取样/保持电路的ADC的性能。作为说明性实例，考虑电路400具有169fF(毫微微法拉第)的寄生电容的情况，所述电路的寄生导线电容(Cwire)为100fF。此外，可假设所述电路在信号电容器C1及C2中具有0.5％不匹配，其中每一电容器具有1200fF的标称值。在所述电路的蒙特卡洛模拟(Monte Carlo simulation)中，12位ADC的INL自1.58LSB(屏蔽件耦合到接地)改进到0.81LSB(屏蔽件耦合到节点Y，如本文中所描述)。将屏蔽件耦合到节点Y使由信号电容器不匹配产生的增益误差减少了近似1.8倍(使用表达式1)。

参考表达式3，增益误差与ΔCpar/(C+Cpar)成比例。因为本说明书内所揭示的设计技术减少ΔCpar的寄生接线分量，所以总ΔCpar减少。常规设计技术达成近似5fF的ΔCpar。通过使用本说明书内所揭示的技术，有效Cpar不匹配使差分对中的寄生电容的剩余不匹配按比例缩回，使得ΔCpar实际上为1fF。

参考先前实例，接线寄生电容自100fF按比例缩回到实际上20fF且自105fF按比例缩回到实际上21fF。用将屏蔽件未连接到节点Y的常规情况下的值使用表达式3时，达成0.183％的增益误差。增益误差不满足12位ADC级的要求且是不可接受的。

用通过将屏蔽件连接到节点Y达成的改进值使用表达式3时，达成0.036％的增益误差。在此情况下的增益误差超出12位ADC级的要求且表示相对于先前实例的5倍的改进。在模拟结果中，在屏蔽件耦合到接地时，5fF寄生不均衡导致近似2LSB的INL误差。然而，通过将屏蔽件耦合到节点Y，INL实质上减少且几乎被消除。

图8是如图4中所说明的差分输入信号及屏蔽件的横截面侧视图。如所描绘，屏蔽件435的第一部分440及第二部分446耦合到差分放大器(未图示)的节点Y。输入线450连接到输入端子T1，例如，在保持相位中。类似地，输入线455连接到输入端子T2，例如，在保持相位中。

图9是屏蔽件连接到放大器的内部节点的屏蔽件配置的另一实例的横截面侧视图。如所说明，形成差分输入对的输入线905及910被屏蔽件940包围。输入线905及910可耦合到放大器的差分输入级，如本说明书内所描述。

屏蔽件940由导电元件915及导电元件920形成。如所说明，导电元件915及920中的每一者可形成具有比输入线905及910中的每一者宽的宽度。通孔935将导电元件915与导电元件925连接且将导电元件925与导电元件920连接。类似地，通孔935将导电元件915与导电元件930连接且将导电元件930与导电元件920连接。

如图9中所描绘，屏蔽件940连接到信号线905及910所连接到的放大器的差分输入级的节点Y。更明确地说，节点Y为放大器的差分输入级的共源极节点。

图10是说明移除放大器的输入端处的系统寄生不匹配的示范性方法1000的流程图。方法1000可在块1005中开始，在所述块中，提供包含差分输入级的放大器。所述差分输入级包含第一输入端子及第二输入端子。在块1010中，将差分输入线连接到所述第一输入端子及所述第二输入端子。在块1015中，形成屏蔽件。所述屏蔽件至少部分地涵盖所述差分输入线。在块1020中，将所述屏蔽件连接到所述放大器的差分输入级的节点。

仅出于说明目的，已提供本说明书内所描述的各种电路结构。应了解，特定类型的屏蔽件及藉以在IC内实施屏蔽件的方式不欲限于所提供的那些实例。用于差分输入信号的多种不同屏蔽技术及/或结构中的任一者可连接到放大器的差分输入级的共源极节点，如本说明书内所描述。

出于解释的目的，阐述特定的命名法以提供对本文中所揭示的各种发明性概念的透彻理解。然而，本文中所使用的术语用于说明所描述的特征的目的且不欲为限制性的。

举例来说，如本文中所使用，术语“一”被定义为一个或一个以上。如本文中所使用，术语“多个”被定义为两个或两个以上。如本文中所使用，术语“另一”被定义为至少第二个或更多。如本文中所使用，术语“耦合”被定义为连接，不论是没有任何插入元件的直接连接抑或具有一个或多个插入元件的间接连接，除非另外指明。两个元件还可以以机械方式、电气方式，或通过通信信道、路径、网络或系统以通信链接的方式耦合。术语“连接”意谓已连接的元件物理地彼此耦合。

如本文中所使用，术语“及/或”指代并涵盖相关联的所列项目中的一或多者的任何及所有可能组合。将进一步理解，当用于本说明书中时，术语“包含”指定存在所陈述的特征、整数、步骤、操作、元件及/或组件，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件及/或其群组。还将理解，尽管术语“第一”、“第二”等在本文中可用以描述各种元件，但这些元件不应受这些术语限制，因为这些术语仅用以使元件相互区分。

取决于上下文，术语“如果”可解释为表示“当……时”或“在……时即刻”或“响应于确定”或“响应于检测”。类似地，视上下文而定，短语“如果确定”或“如果检测到【规定条件或事件】”可解释为是指“在确定时即刻”或“响应于确定”或“在检测到【规定条件或事件】时即刻”或“响应于检测到【规定条件或事件】”。

在本说明书内，相同的参考标号用于指代端子、信号线、导线及其对应信号。就这一点来说，术语“信号”及“导线”可在本说明书内不时地互换使用。

图式中的流程图及框图说明利用本文中所描述的特征中的一个或一个以上者的过程、机器、制造及/或系统的可能实施方案的架构、功能性及操作。在一些替代实施方案中，各个块中提及的功能可不按图式中所提及的次序发生。举例来说，取决于所涉及的功能性，连续展示的两个块可实质上同时地执行，或所述块有时可以相反次序执行。

所附权利要求书中的所有手段或步骤加功能元件的对应结构、材料、动作及等效物旨在包含用于结合如特别主张的其它所主张的元件来执行功能的任何结构、材料或动作。

本说明书内所揭示的特征可在不脱离所述特征的精神或本质属性的情况下以其它形式来体现。因此，应参考所附权利要求书而非参考先前说明书来了解这些特征及实施方案的范围。

Claims (15)

1.一种电路，其包括：

放大器，其包括差分输入级，所述差分输入级包含第一输入端子及第二输入端子；

差分输入线，其耦合到所述第一输入端子及所述第二输入端子；以及

屏蔽件，其至少部分地涵盖所述差分输入线；

其中所述屏蔽件连接到所述放大器的所述差分输入级的节点。

2.根据权利要求1所述的电路，其中所述差分输入级包含输入差分金属氧化物半导体场效应晶体管(MOSFET)对。

3.根据权利要求2所述的电路，其中所述差分输入级包括：

具有源极、漏极及栅极的第一晶体管；以及

具有源极、漏极及栅极的第二晶体管；

其中所述第一晶体管的所述源极连接到所述第二晶体管的所述源极，从而形成所述节点。

4.根据权利要求1到3中任一权利要求所述的电路，其中所述节点为共源极节点。

5.根据权利要求3所述的电路，其中：

所述第一晶体管的所述栅极连接到所述第一输入端子；且

所述第二晶体管的所述栅极连接到所述第二输入端子。

6.根据权利要求1到5中任一权利要求所述的电路，其中所述放大器为开关电容器电路的部分。

7.根据权利要求1到6中任一权利要求所述的电路，其中所述放大器为数据转换器电路的部分。

8.根据权利要求7所述的电路，其中所述屏蔽件位于所述差分输入线的每一侧上。

9.根据权利要求1到8中任一权利要求所述的电路，其中所述差分输入线及所述屏蔽件实质上平行。

10.根据权利要求9所述的电路,其中所述差分输入线及所述屏蔽件实质上垂直于用以实施所述电路的集成电路制造过程的处理层。

11.根据权利要求1到10中任一权利要求所述的电路，其中：

所述第一输入端子通过所述差分输入线的第一输入线连接到第一电容器；且

所述第二输入端子通过所述差分输入线的第二输入线连接到第二电容器。

12.一种方法，其包括：

提供放大器，所述放大器包括差分输入级，所述差分输入级包含第一输入端子及第二输入端子；

将差分输入线连接到所述第一输入端子及所述第二输入端子；

形成至少部分地涵盖所述差分输入线的屏蔽件；以及

将所述屏蔽件连接到所述放大器的所述差分输入级的节点。

13.根据权利要求12所述的方法，其中所述差分输入级包含输入差分金属氧化物半导体场效应晶体管(MOSFET)对。

14.根据权利要求13所述的方法，其中所述差分输入级包括：

具有源极、漏极及栅极的第一晶体管；以及

具有源极、漏极及栅极的第二晶体管；

其中所述第一晶体管的所述源极连接到所述第二晶体管的所述源极，从而形成所述节点。

15.根据权利要求14所述的方法，其中：

所述第一晶体管的所述栅极耦合到所述第一输入端子；且

所述第二晶体管的所述栅极耦合到所述第二输入端子。