CN106816427B - 可缩放的固定占用面积的电容器结构 - Google Patents

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Abstract

本发明涉及可缩放的固定占用面积的电容器结构。在一个实施例中，电容器结构包括基板、电介质叠层、第一导体段、第二导体段和屏蔽导体段。电介质叠层在基板上形成。电介质叠层的第一层包括仅在第一方向上被路由的多个导体段。在多个导体段之中的第一导体段可被偏置到第一电压。在多个导体段之中的第二导体段可被偏置到第二电压。屏蔽导体段可被偏置到第二电压并在第一导体段的端部形成。除此之外，在电容器结构的占用面积被固定时，电容器结构的电容可被调整。

Description

可缩放的固定占用面积的电容器结构
本申请要求在2015年12月1日提交的美国专利申请号14/955,882的优先权，其全部内容通过引用并入本文。
背景技术
通常，集成电路中的电容器结构可为平坦平行板电容器结构或沟槽电容器结构。这些平坦平行板电容器结构或沟槽电容器结构的每单位面积的电容基于该电容器结构的电介质厚度。这不同于电容取决于重叠的导电段的金属氧化物金属(MOM)指状(finger)电容器结构。
MOM指状电容器结构为集成电路内的常用电路组件。MOM指状电容器结构能够被用在环路滤波器电路、电感-电容电压控制器振荡器(LCVCO)电路、模数转换器(ADC)电路、数模转换器(DAC)电路、电源去耦电路或接地去耦电路中。这些电路中的大多数需要小尺寸但精确设计的MOM指状电容器结构(例如，ADC电路)。
然而，制造小尺寸但精确设计的MOM指状电容器结构很困难。原因之一是由于后端(BEOL)工艺的变化。另一个原因是特定电路的电容要求可随着制造工艺的成熟而变化。上述原因以及新生成工艺所产生的限制，特别是每个金属层可具有仅在单个方向上被路由(route)的导电段，使得难以在集成电路内制造MOM指状电容器结构。
发明内容
本文所述的实施例包含可缩放(scalable)的固定占用面积电容器结构和用于缩放电容器结构的电容的方法。应理解，所述实施例能够以多种方式，诸如工艺、装置、系统、器件或方法来实施。下面描述几个实施例。
在一个实施例中，电容器结构包括基板、电介质叠层、第一导体段、第二导体段和屏蔽导体段。电介质叠层在基板上形成。电介质叠层的第一层包括仅在第一方向上被路由的多个导体段。在多个导体段之中的第一导体段可被偏置到第一电压。在多个导体段之中的第二导体段可被偏置到第二电压。屏蔽导体段可被偏置到第二电压并在第一导体段的端部形成。电介质叠层也可包括第二层。
第二层可包括仅在第二方向上被路由的附加导体段。在一个实施例中，第二方向不同于第一方向。形成多个附加导体段的一部分的第四导体段可被偏置到第一电压。形成多个导体段的一部分的第五导体段可被偏置到第二电压。导电通孔可被联接至与第四导体段的一部分重叠的第一导体段的一部分。
在另一实施例中，提供调整固定占用面积电容器结构的电容的方法。电容在包括在第一方向上被路由的第一和第二导体段和在第一方向上被路由的屏蔽导体段的金属层中形成。屏蔽导体段中的每者与第一和第二导体段相邻定位。本方法包含比较固定占用面积电容器结构的电容值和预定义电容值的步骤。本方法还包括一旦比较步骤被执行就调整第一和第二导体段的长度的步骤。
根据优选实施例的附图和详细描述，本发明的进一步特征、本质和各种优点将更加明显。
附图说明
图1为根据本发明的一个实施例的例示性集成电路的横截面侧视图。
图2为根据本发明的一个实施例的例示性电容器结构的分解图。
图3A-3C示出根据本发明的一个实施例的在每一金属层M1-M3的电容器结构的例示性顶部平面视图。
图4A-4C示出根据本发明的一个实施例的例示性电容器结构配置的横截面。
图5为根据本发明的一个实施例的用于缩放固定占用面积电容器结构的例示性步骤的流程图。
具体实施方式
下面的实施例包含可缩放的固定占用面积电容器结构和用于电容器结构的缩放电容的方法。示例性实施例可在没有这些具体细节的全部或一部分的情况下实施对于本领域的技术人员来说是显而易见的。在其它实例中，公知的操作并没有被详细描述，以免不必要地模糊本实施例。
在整个本说明书，在元件被称为“连接”或“联接”到另一元件时，其可被直接连接或联接到另一元件或通过插置在其间的另一元件被电气或间接连接或联接到另一元件。
图1示出根据本发明的一个实施例的集成电路的横截面侧视图，但该图为例示性而非限制性的。集成电路100包括一起堆叠在半导体基板(例如，基板101)顶部上的六个电介质层D1至D6和六个金属层M1至M6。
应理解，集成电路100可为专用集成电路(ASIC)、专用标准产品(ASSP)电路或可编程逻辑电路。一般来讲，ASIC和ASSP执行固定和专用功能，而可编程逻辑电路是可编程的以执行各种功能。可编程逻辑电路的示例可为现场可编程门阵列(FPGA)器件。
如图1的实施例所示，堆叠的电介质层D1至D6和金属层M1至M6可被统一称为电介质叠层105或互连叠层。电解质叠层105在基板101的顶部上直接形成。电介质叠层105可包括用于在基板101上的两个有源结构(例如，两个晶体管结构)之间路由信号的或用于从基板101上的结构向外部电路(即，集成电路100的外面)路由信号的信号路由通路组。
电介质叠层105也可包括电路结构。该电路结构可为无源电路结构，诸如电容器结构、电感器结构和电阻结构。在一个实施例中，电介质叠层105可包括金属氧化物金属(MOM)指状电容器结构。应理解，MOM指状电容器结构可以被用作环路滤波器电路、电感-电容电压控制器振荡器(LCVCO)电路、模数转换器(ADC)电路、数模转换器(DAC)电路、电源去耦电路或接地去耦电路的一部分。电容器结构可在电介质叠层105的区域20中形成。在一个实施例中，电容器结构可包括在相应金属层M1至M6中形成的导电段(未示出)。
如图1的实施例所示，每个金属层M1至M6可被嵌在它们相应的电介质层D1至D6之间(例如，电介质层D1-D6中的相应一个电介质层有时候被称为“通孔”层，其可被插置在每对相邻金属层之间)。应理解，电介质层D1至D6可被用于使金属层M1-M6彼此电隔离。例如，电介质层D1覆盖基板101并使基板101与金属层M1隔离。电介质层D2覆盖金属层M1并使金属层M1与金属层M2隔离。类似地，电介质层D3覆盖金属层M2并使金属层M2与金属层M3隔离。电介质层D4覆盖金属层M3并使金属层M3与金属层M4隔离。电介质层D5覆盖金属层M4并使金属层M4与金属层M5隔离。电介质层D6覆盖金属层M5并使金属层M5与金属层M6隔离。
金属层M1-M6可包括信号路由路径。信号路由路径被用于从金属层M1-M6上的一个位置向金属层M1-M6上的另一位置传送信号。在一个实施例中，信号路由路径可为金属路由路径。因此，金属层M1-M6也可被称为金属路由层。每个金属层M1-M6可包括在特定方向上路由的信号路由路径。例如，金属层M1上的信号路由路径在类似方向上被路由。类似地，金属层M2上的信号路由路径也在类似方向上被路由。
然而，信号路由路径可在每个不同的金属层的不同方向上被路由。例如，与在金属层M2上的信号路由路径相比，在金属层M1上的信号路由路径可在不同方向上被路由。类似地，与在金属层M3上的信号路由路径相比，在金属层M2上的信号路由路径可在不同方向上被路由。在一个实施例中，金属层M1可包括仅在水平方向上被路由信号路由路径(例如，类似于如图3A所示的实施例)，金属层M2可包括仅在垂直方向上的信号路由路径(例如，类似于如图3B所示的实施例)，金属层M3可包括仅在水平方向上的信号路由路径(例如，类似于如图3C的实施例)，等等。
应理解，电介质层和金属层的数量可根据集成电路100的复杂程度而改变。例如，复杂集成电路100(例如，可编程逻辑电路)可包括不止十个电介质层和不止十个金属层。另选地，简单集成电路100(例如，电源电路)可包括少于两个电介质层和两个金属层。
导电通孔结构(未在图1中示出)可被定位在电介质层D1至D6中的指定位置，以便可在金属层之间形成电接触。电介质层D1至D6有时候可被称为通孔层，因为每个电介质层D1至D6可包括通孔结构。在一个实施例中，通孔结构可为电镀通孔、导电柱、导电棒等。
图2示出根据本发明的一个实施例的电容器结构的分解图，但该图为例示性而非限制性的。电容器结构200可包括导电段210、220、230、240、250、260和270。电容器结构200可类似于在图1中引用的被内置在图1的电介质叠层105的区域20中的电容器结构。电容器结构200可具有固定占用面积(即，涵盖电容器结构的面积是固定的)。如图2中的实施例所示，电容器结构200的占用面积具有矩形的形状。
如图2的实施例所示，导体段210在金属层M1中形成，导体段220、230和240在金属层M2中形成以及导体段250、260和270在金属层M3中形成。此外，导体段210、220、230、240、250、260和270可被偏置到它们的相应电压。例如，导体段210、230、240、260和270可被偏置到电压V1，而导体段220和250可被偏置到电压V2。在一个实施例中，电压V1可为接地电压电平Vss，而电压V2可为电源电压电平Vcc。在一个实施例中，导体段210、220、230、240、250、260和270可形成MOM指状电容器的指状结构。因此，电容器结构200可被称为MOM指状电容器结构。
五个导体段210在金属层M1上在彼此相同方向上被路由。形成电容器结构200的第一层的五个导体段210可为电容器结构200的基部。该基部可防止在半导体基板(例如，图1的基板101)上的电容器结构200和其它电路结构之间的信号干扰(即，信号串扰)。在一个实施例中，导体段210也可被称为电容器结构200的屏蔽结构。
导体段220、230和240也在金属层M2上在彼此相同方向上被路由。然而，导体段220、230和240在垂直于金属层M1上的导体段210的方向上被路由。导体段230可形成电容器结构200的边缘。因此，导体段230可被用作对通过在电容器结构200外部形成的电路的信号干扰的屏蔽。导体段220被定位在电容器结构200的中间部分中，而导体段240被定位在导电段220的两个边缘。
在一个实施例中，多种不同类型的电容可在导体段210、220、230和240之间形成。例如，边缘(或边)电容可在金属层M2上在导体段220的边缘和导体段240的相应相邻边缘之间形成。并联电容可在金属层M2上在导体段220和相应相邻导体段230之间形成。重叠电容可在金属层M1和M2之间，具体地，在与导体段210的部分重叠的导体段230的部分之间形成。
导体段250、260和270在金属层M3上在彼此相同方向上被路由。如图2的实施例所示，导体段250、260和270可与在金属层M1上的导体段210相同方向上被路由。然而，导体段250、260和270在在垂直于金属层M2上的导体段220、230和240的方向上被路由。导体段260在金属层M3上形成电容器结构200的边缘。因此，类似于在金属层M2上的导体段230，导体段260可被用作对通过电容器结构200的外部电路的信号干扰的屏蔽。导体段250被定位在电容器结构200的中间部分中，而导体段270被定位在导电段250的两个边缘。
类似于在金属层M2中的金属结构，金属层M3也可包括在导体段220、230、240、250、260和270之间的多个不同电容。边缘电容可在金属层M3上在导体段250的边缘和导体段270的边缘之间形成。并联电容可在金属层M3上在导体段250和它们的相应导体段260之间形成。重叠电容可在金属层M2和M3之间，具体地，在与导体段250的部分重叠的导体段230的部分和与导体段220的部分重叠的导体段260的部分之间形成。
图3A-3C示出根据本发明的一个实施例的相应金属层M1-M3和它们的导电通孔结构的顶部平面视图，但是该图为例示性而非限制性的。
图3A示出金属层M1的顶部平面视图。类似于图2，金属层M1包括五个导体段210。除此之外，导体段210包括多个导电通孔结构310。如图1所示，导电通孔结构310可被用于从金属层(例如，金属层M1)向另一金属层(例如，金属层M2)路由信号。在图3A的实施例中，导电通孔结构310可被用于将导体段210联接至金属层M2上的导体段230和240。
图3B示出金属层M2的顶部平面视图。类似于图2，金属层M2包括导体段220、230和240。导体段220、230和240可在与图3A的导体段210不同的方向上被路由。如图3B的实施例所示，导体段220、230和240在垂直于导体段210的方向上被路由。类似于金属层M1，金属层M2也包括多个导电通孔结构310。导电通孔结构310可被用于将信号从金属层M2路由至金属层M1或从金属层M2路由至金属层M3。在图3B的实施例中，导电通孔结构310可被用于将金属层M2上的导体段230和240联接至金属层M1上的导体段210并联接至金属层M3上的导体段260和270。此外，导电通孔结构也可被用于将金属层M2上的导体段220联接至金属层M3上的导体段250。
图3C示出金属层M3的顶部平面视图。金属层M3包括导体段250、260和270。导体段250、260和270可在与金属层M1上的导体段210相同方向上被路由，以及在与金属层M2上的导体段220、230和240不同方向上被路由。如图3C的实施例所示，导体段250、260和270在垂直于导体段220、230和240的方向上被路由。类似于金属层M1和M2，金属层M3也包括多个导电通孔结构310。导电通孔结构310可被用于在金属层M2和M3之间路由信号。
图4A示出根据本发明的一个实施例的例示性电容器结构配置的横截面，但该图为例示性而非限制性的。在一个实施例中，电容器结构400A可类似于图2的电容器结构200。电容器结构400A可在三个金属层M1-M3中形成并且示出在导体结构之间的多个电容。
电容C1可为跨不同金属层的导体段形成的电容(例如，在金属层M1和M2的导体段之间的电容或在金属层M2和M3的导体段之间的电容)。在一个示例性实施例中，并且一起参考图2中的实施例，电容C1可在以下部分之间形成：(i)与导体段210的部分重叠的导体段230的部分，(ii)与导体段250的部分重叠的导体段230的部分，以及(iii)与导体段220的部分重叠的导体段260的部分。电容C1也可被称为重叠电容。
电容C2可为跨类似金属层的导体段形成的电容(例如，在金属层M1、M2或M3的导体段之间的电容)。在一个示例性实施例中，并且一起参考图2中的实施例，电容C2可在以下部分之间形成：(i)导体段220和导体段230或240，以及(ii)导体段250和导体段260或270。电容C2也可被称为边缘电容(例如，在导体段220和导体段240之间的电容或在导体段250和导体段270之间的电容)或并联电容(例如，在导体段220和导体段230之间的电容或在导体段250和导体段260之间的电容)。在一个实施例中，电容C2A可为在电容器结构的中间层中形成的边缘电容(例如，在图2的导体段220和导体段240之间的电容)。
图4B示出根据本发明的一个实施例的另一例示性电容器结构配置的横截面，但该图为例示性而非限制性的。在一个实施例中，电容器结构400B可具有相对短的中间层导体段并且类似于图4A的电容器结构400A。因此，为简明起见，这里将不重复电容C1和C2的细节。然而，电容C2B可能比图4A的电容C2A小得多。这是因为不同的电位电压的导体段之间的更大距离减小电容(因为距离与电容值具有相反的关系)。在一个示例性实施例中，并参考图2的实施例，具有图2的短导体段240增加了图2的导体段240和导体段220之间的距离。在另一实施例中，具有图2的短导体段220也可增加图2的导体段240和导体段220之间的距离。除此之外，短导体段也可能降低金属层M2上的短导体段和金属层M1的导体段之间的重叠电容C1。
图4C示出根据本发明的一个实施例的另一例示性电容器结构配置的横截面，但该图为例示性而非限制性的。在一个实施例中，电容器结构400C可具有相对长的中间层导体段并且类似于图4A的电容器结构400A。然而，电容C2C可能比图4A的电容C2A大得多。这是因为与图4A的导体段相比，不同电位电压的导体段之间的更短距离。在一个示例性实施例中，并参考图2的实施例，具有图2的长导体段240减少了图2的导体段240和导体段220之间的距离。在另一实施例中，具有图2的长导体段220也可减少图2的导体段240和导体段220之间的距离。
图5示出根据本发明的一个实施例的用于调整固定占用面积电容器结构的电容的方法的流程图，但该图为例示性而非限制性的。在一个实施例中，固定占用面积电容器结构可类似于图2的电容器结构200。
图5的实施例中的方法可使用计算机辅助设计(CAD)工具来执行。CAD工具可由单个供应商或多个供应商提供，CAD工具中的部分或全部有时候被统一称为CAD工具。这些工具可作为一套或更多套工具(例如，用于执行与实施电路设计相关联的任务的编译器套装)和/或一个或更多个独立软件组件(工具)来提供。在一个实施例中，步骤510-550可使用CAD工具来执行。
此外，在图5的实施例中的方法可改变集成电路器件中的电介质叠层的一个或更多个层。在通过步骤510-550中的层的任何变化可能需要在它们的对应光刻掩膜中的变化。
在步骤510，固定占用面积电容器结构的电容值和预定义电容值进行比较。在一个实施例中，预定义电容器值可为约3毫微微(femto)法拉(fF)。
在步骤520，确定固定占用面积电容器结构的电容值是否不同于预定义电容器值。如果固定占用面积电容器结构的电容值等同于预定义电容器值，则该方法结束。然而，如果固定占用面积电容器结构的电容值不同于预定义电容器值，则该方法继续至步骤530。
在步骤530，确定固定占用面积电容器结构的电容值是否大于预定义电容器值。如果固定占用面积电容器结构的电容值大于预定义电容器值，则该方法前进至步骤540。然而，如果固定占用面积电容器结构的电容值小于预定义电容器值，则该方法前进至步骤550。
在步骤540，电容器结构的导体段的长度被减小。在一个实施例中，相对短的导体段电容器结构可类似于图4B的电容器结构400B。缩短的导体段增加了不同电压电平的导体段之间的距离，并因此降低总体电容。此外，重叠电容也可随着不同金属层的不同电压导体段之间的重叠被减少而降低。
另选地，在步骤550，电容器结构的导体段的长度被增加。在一个实施例中，相对长的导体段电容器结构可类似于图4C的电容器结构400C。相对长的导体段减小了不同电压电平的导体段之间的距离，并因此增加总体电容。此外，重叠电容可随着不同金属层的不同电压导体段之间的重叠被增加而增加。
应理解，在电容器结构的导体段的长度根据步骤540被减小或根据步骤550被增加时，可改变可被用于形成此层的至少一个或更多个对应光刻掩膜。
至此，所述实施例已相对于集成电路进行了描述。本文所述的方法和装置可被并入任何合适的电路中。例如，它们可被并入多种类型的器件，诸如可编程逻辑器件、专用标准产品(ASSP)和专用集成电路(ASIC)中。可编程逻辑器件的示例包含(仅举几例)，可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)以及现场可编程门阵列(FPGA)。
在本文的一个或更多个实施例中描述的可编程逻辑器件可为包括以下部件中的一个或更多个的数据处理系统的一部分：处理器；存储器；10电路；和外围装置。数据处理能够被用在范围广泛的各种应用中，诸如计算机网络、数据网络、仪器、视频处理、数字信号处理或利用可编程或可再编程逻辑的优点是有利的任何合适的其它应用。可编程逻辑器件能够被用于执行各种不同的逻辑功能。例如，可编程逻辑器件能够被配置为配合系统处理器工作的处理器或控制器。可编程逻辑器件也可被用作用于判优对数据处理系统中的共享资源的访问的判优器。在又一示例中，可编程逻辑器件能够被配置为在系统中的处理器和一个其它部件之间的接口。在一个实施例中，可编程逻辑器件可为ALTERA公司拥有的器件系列之一。
虽然所述操作方法以指定的顺序描述，但是应当理解，其它操作可以在所述操作之间执行，所述操作可以进行调节，以便它们发生在稍微不同的时间或所述操作可以被分布在允许在与所述处理相关的不同时间间隔发生处理操作的系统中，只要以期望方式执行处理覆盖操作。
附加实施例：
附加实施例1。一种电容器结构，包括：基板；和在该基板上形成的电介质叠层，其中，电介质叠层包括第一层，第一层包括仅在第一方向上被路由的多个导体段，其中，多个导体段包括：被偏置到第一电压的第一导体段；被偏置到不同于第一电压的第二电压的第二导体段；以及被偏置到第二电压的屏蔽导体段，其中，该屏蔽导体段在第一导体段的端部形成。
附加实施例2。根据附加实施例1所述的电容器结构，其中，多个导体段还包括：被偏置到第一电压的第三导体段，其中，第二导体段被位于在第一导体段和第三导体段之间；以及在第三导体段的端部形成的附加屏蔽导体段。
附加实施例3。根据附加实施例1所述的电容器结构，其中，第一层为在电介质叠层内相对于电介质叠层内的其它层更远离基板的多层中的一层。
附加实施例4。根据附加实施例1所述的电容器结构，其中，电介质叠层包括第二层，第二层包括仅在第二方向上被路由的多个导体段，其中，第一方向不同于第二方向，其中，在第二层中的多个导体段包括：被偏置到第一电压的第四导体段。
附加实施例5。根据附加实施例4所述的电容器结构，在第二层中的多个导体段还包括：被偏置到第二电压的第五导体段。
附加实施例6。根据附加实施例5所述的电容器结构，在第二层中的多个导体段还包括：被偏置到第一电压的第六导体段，其中，第五导体段被插置在第四导体段和第六导体段之间。
附加实施例7。根据附加实施例6所述的电容器结构，还包括：在第四和第六导体段的端部形成的附加屏蔽导体段。
附加实施例8。根据附加实施例4所述的电容器结构，其中，第一方向垂直于第二方向。
附加实施例9。一种集成电路，包括：半导体基板；在半导体基板上形成的多个互连层；第一多个导电结构，其在多个互连层中的第一金属层内的第一方向上被路由并被偏置到第一电压；第二多个导电结构，其在多个互连层中的第二金属层内的第二方向上被路由并被偏置到第一电压；以及导电通孔，其将第一多个导电结构中的导电结构的重叠部分联接到第二多个导电结构中的导电结构。
附加实施例10。根据附加实施例9所述的集成电路，其中，第一金属层和第二金属层为相邻的金属层。
附加实施例11。根据附加实施例9所述的集成电路，其中，第一方向垂直于第二方向。
附加实施例12。根据附加实施例9所述的集成电路，还包括：在多个互连层中的第一金属层中形成的第三多个导电结构，其中，第三多个导电结构在第一方向上被路由并被偏置到第二电压。
附加实施例13。根据附加实施例12所述的集成电路，还包括：在多个互连层中的第二金属层中形成的第四多个导电结构，其中，第四多个导电结构在第二方向上被路由并被偏置到第二电压。
附加实施例14。根据附加实施例13所述的集成电路，还包括：附加导电通孔，其将第三多个导电结构内的导电结构的重叠部分联接到第四多个导电结构内的导电结构。
附加实施例15。一种调整在多个互连层中形成的固定占用面积电容器结构的电容的方法，其中，多个互连层包括在第一方向上被路由的第一和第二导体段以及在第一方向上被路由的屏蔽导体段，其中，屏蔽导体段中的每者与第一和第二导体段相邻，并且其中，第一导体段和第二导体段被偏置到不同电压，该方法包括：比较固定占用面积电容器结构的电容值和预定义电容值；并且响应于比较电容值，调整第一和第二导体段的长度。
附加实施例16。根据附加实施例15所述的方法，其中，调整该长度还包括：响应于确定固定占用面积电容器结构的电容值小于预定义电容值，增加第一和第二导体段的长度。
附加实施例17。根据附加实施例15所述的方法，其中，调整该长度还包括：响应于确定固定占用面积电容器结构的电容值大于预定义电容值，减小第一和第二导体段的长度。
附加实施例18。根据附加实施例15所述的方法，其中，调整该长度还包括：将形成包括第一和第二导体段的金属层的光刻掩膜改变到另一光刻掩膜。
附加实施例19。根据附加实施例15所述的方法，其中，固定占用面积电容器结构还包括在互连层中形成的不同于第一和第二导体段的第三和第四导体段，其中，第三和第四导体段在第二方向上被路由，以及附加屏蔽导体段在第二方向上被路由，其中，附加屏蔽导体段中的每者与第三和第四导体段相邻定位，该方法还包括：响应于确定固定占用面积电容器结构的电容值小于预定义电容值，增加在第一和第二导体段的部分以及第三和第四导体段的部分之间的重叠的量。
附加实施例20。根据附加实施例19所述的方法，还包括：响应于确定固定占用面积电容器结构的电容值大于预定义电容值，减小在第一和第二导体段的部分以及第三和第四导体段的部分之间的重叠的量。
虽然为了清楚起见，前面对本发明的一些细节进行了描述，但显而易见的是，能够在附属权利要求的范围内进行某些变动和更改。因此，本发明的实施例应被视为例示性而非限制性的，并且本发明并不局限于本文给出的细节，而是可在附属权利要求的范围及其等同范围内进行更改。

Claims (20)

1.一种电容器结构，包括：
基板；以及
在所述基板上形成的电介质叠层，其中，所述电介质叠层包括第一层，所述第一层包括仅在第一方向上被路由的多个导体段，并且所述电介质叠层还包括第二层，所述第二层包括仅在第二方向上被路由的多个导体段，其中，所述第一方向不同于所述第二方向，其中，所述第一层的所述多个导体段包括：
被偏置到第一电压的第一导体段，其中所述第一导体段具有相对的第一端部和第二端部；
被偏置到不同于所述第一电压的第二电压的第二导体段；以及
被偏置到所述第二电压的屏蔽导体段，其中，所述屏蔽导体段邻近所述第一导体段的所述第一端部，并且其中所述第一导体段的所述第一端部与所述屏蔽导体段分开。
2.根据权利要求1所述的电容器结构，其中，所述多个导体段还包括：
被偏置到所述第一电压的第三导体段，其中，所述第二导体段被定位在所述第一导体段和所述第三导体段之间；以及
被形成在所述第三导体段的端部的附加屏蔽导体段。
3.根据权利要求1所述的电容器结构，其中，所述第一层为在所述电介质叠层内相对于所述电介质叠层内的其它层更远离所述基板的多层中的一层。
4.根据权利要求1所述的电容器结构，其中，在所述第二层中的所述多个导体段包括：
被偏置到所述第一电压的第四导体段。
5.根据权利要求4所述的电容器结构，在所述第二层中的所述多个导体段还包括：
被偏置到所述第二电压的第五导体段。
6.根据权利要求5所述的电容器结构，在所述第二层中的所述多个导体段还包括：
被偏置到所述第一电压的第六导体段，其中，所述第五导体段被插置在所述第四导体段和所述第六导体段之间。
7.根据权利要求6所述的电容器结构，还包括：
在所述第四和第六导体段的端部形成的附加屏蔽导体段。
8.根据权利要求4所述的电容器结构，其中，所述第一方向垂直于所述第二方向。
9.一种集成电路，包括：
半导体基板；
在所述半导体基板上形成的多个互连层；
第一多个导电结构，其在所述多个互连层中的第一金属层内的第一方向上被路由并被偏置到第一电压；
附加导电结构，其在所述多个互连层中的所述第一金属层内的所述第一方向上被路由并被偏置到不同于所述第一电压的第二电压，其中所述附加导电结构邻近所述第一多个导电结构之中的一个的端部并与所述端部分开；
第二多个导电结构，其在所述多个互连层中的第二金属层内的不同于所述第一方向的第二方向上被路由并被偏置到所述第一电压；以及
导电通孔，其将所述第一多个导电结构中的导电结构的重叠部分联接到所述第二多个导电结构中的导电结构。
10.根据权利要求9所述的集成电路，其中，所述第一金属层和第二金属层为相邻的金属层。
11.根据权利要求9所述的集成电路，其中，所述第一方向垂直于所述第二方向。
12.根据权利要求9所述的集成电路，还包括：
在所述多个互连层中的所述第一金属层中形成的第三多个导电结构，其中，所述第三多个导电结构在所述第一方向上被路由并被偏置到所述第二电压。
13.根据权利要求12所述的集成电路，还包括：
在所述多个互连层中的所述第二金属层中形成的第四多个导电结构，其中，所述第四多个导电结构在所述第二方向上被路由并被偏置到所述第二电压。
14.根据权利要求13所述的集成电路，还包括：
附加导电通孔，其将所述第三多个导电结构内的导电结构的重叠部分联接到所述第四多个导电结构内的导电结构。
15.一种调整在多个互连层中形成的固定占用面积电容器结构的电容的方法，其中，所述多个互连层包括在第一方向上被路由的第一和第二导体段以及在所述第一方向上被路由的屏蔽导体段，其中所述固定占用面积电容器结构还包括第三和第四导体段，所述第三和第四导体段形成在不同于第一和第二导体段的互连层中，其中所述第三和第四导体段以不同于所述第一方向的第二方向被路由，并且附加屏蔽导体段也以所述第二方向被路由，其中，所述屏蔽导体段中的每者与所述第一和第二导体段相邻，并且其中，所述第一导体段和第二导体段被偏置到不同电压，所述方法包括：
比较所述固定占用面积电容器结构的电容值和预定义电容值；并且
响应于比较所述固定占用面积电容器结构的所述电容值和所述预定义电容值，调整所述第一和第二导体段的长度。
16.根据权利要求15所述的方法，其中，调整所述长度还包括：
响应于确定所述固定占用面积电容器结构的电容值小于所述预定义电容值，增加所述第一和第二导体段的长度。
17.根据权利要求15所述的方法，其中，调整所述长度还包括：
响应于确定所述固定占用面积电容器结构的电容值大于所述预定义电容值，减小所述第一和第二导体段的长度。
18.根据权利要求15所述的方法，其中，调整所述长度还包括：
将形成包括所述第一和第二导体段的所述多个互连层中的一层的光刻掩膜改变到另一光刻掩膜。
19.根据权利要求15所述的方法，其中，所述附加屏蔽导体段中的每者被位于与所述第三和第四导体段相邻，所述方法还包括：
响应于确定所述固定占用面积电容器结构的电容值小于所述预定义电容值，增加在所述第一和第二导体段的部分以及所述第三和第四导体段的部分之间的重叠的量。
20.根据权利要求19所述的方法，还包括：
响应于确定所述固定占用面积电容器结构的电容值大于所述预定义电容值，减小在所述第一和第二导体段的所述部分以及所述第三和第四导体段的所述部分之间的所述重叠的量。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910320B2 (en) * 2017-11-30 2021-02-02 Mediatek Inc. Shielded MOM capacitor
EP3703124A4 (en) * 2017-12-29 2020-11-11 Huawei Technologies Co. Ltd. CAPACITOR
EP3514828B1 (en) * 2018-01-19 2021-08-25 Socionext Inc. Semiconductor integrated circuitry
US10686031B2 (en) * 2018-03-27 2020-06-16 Qualcomm Incorporated Finger metal-oxide-metal (FMOM) capacitor
US10840232B2 (en) * 2018-06-27 2020-11-17 Silicon Laboratories Inc. Shielding in a unit capacitor array
US10867904B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit structure of capacitive device
CN110323334B (zh) * 2019-07-09 2023-03-24 四川中微芯成科技有限公司 一种用寄生电容做adc电容的结构及方法
EP4007001A1 (en) 2020-11-30 2022-06-01 NXP USA, Inc. Integrated capacitors in an integrated circuit
CN113506791A (zh) * 2021-07-09 2021-10-15 世芯电子（上海）有限公司 一种基于冗余金属的电磁防护方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102480271A (zh) * 2010-11-24 2012-05-30 阿尔特拉公司 用于连续时间电路的偏移消除

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737698B1 (en) 2002-03-11 2004-05-18 Silicon Laboratories, Inc. Shielded capacitor structure
US7259956B2 (en) 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
US20100038752A1 (en) 2008-08-15 2010-02-18 Chartered Semiconductor Manufacturing, Ltd. Modular & scalable intra-metal capacitors
US8255858B2 (en) * 2008-11-26 2012-08-28 Broadcom Corporation Method for adjusting capacitance of capacitors without affecting die area
US8988852B2 (en) 2009-11-17 2015-03-24 Marvell World Trade Ltd. Ground shield capacitor
JP5569354B2 (ja) * 2010-11-17 2014-08-13 富士通セミコンダクター株式会社 キャパシタおよび半導体装置
KR101209302B1 (ko) * 2011-08-09 2012-12-06 성균관대학교산학협력단 센서의 민감도 조절이 가능한 커패시터 센서
US9123719B2 (en) * 2012-06-26 2015-09-01 Broadcom Corporation Metal-oxide-metal capacitor
US9679995B2 (en) * 2013-03-22 2017-06-13 Shenzhen Royole Technologies Co., Ltd. Method for manufacturing thin film transistor and pixel unit thereof
JP2016162925A (ja) * 2015-03-03 2016-09-05 力晶科技股▲ふん▼有限公司 Ｍｏｍキャパシタ回路及び半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102480271A (zh) * 2010-11-24 2012-05-30 阿尔特拉公司 用于连续时间电路的偏移消除

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