JP6003283B2

JP6003283B2 - 赤外線検知素子の製造方法、および赤外線検知素子

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Publication number: JP6003283B2
Application number: JP2012140175A
Authority: JP
Inventors: 康夫松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-06-21
Filing date: 2012-06-21
Publication date: 2016-10-05
Anticipated expiration: 2032-06-21
Also published as: JP2014007201A

Description

本発明は、赤外線検知素子に関し、より詳細には赤外線検知素子を構成するセンサ基板と回路基板の接合の技術に関するものである。

受光した中・遠赤外線を吸収し、このときに流れる電流によって赤外線を検知する赤外線検知素子が知られている。赤外線検知素子は赤外線領域における量子化された準位のエネルギー差を用いて赤外線を検知するもので、ＧａＡｓなどの化合物半導体が用いられている。ＧａＡｓが用いられる理由は、一般的な半導体回路素子を形成するＳｉでは格子整合をさせながらバンドギャップを変えることが難しいためである。一方、ＧａＡｓなどでは安定な酸化膜が得られないためＦＥＴやキャパシタの形成が困難である。このため、受光した赤外線を検知する赤外線センサ（以降、単にセンサとも言う場合もある）はＧａＡｓなどの基板で形成し(ここでは、センサ基板と言う)、センサに流れる電流量に応じた出力電圧を読み出す読出回路（ＲＯＩＣ：ReadOut Integrated Circuit）はＳｉの基板で形成する(ここでは、読出回路を形成した基板を回路基板と言う)ハイブリッド構造が一般的である。センサ基板と回路基板の両基板はバンプを介して接合されるが、バンプ材料は一般にＩｎが用いられている。Ｉｎが用いられる理由は、ＧａＡｓに高い圧力をかけると結晶転位を起こすためＩｎは低加圧での接合が可能なことと、Ｉｎの材質が柔らかいために冷却時の熱膨張係数差を吸収できることによる。

量子井戸型（ＱＷＩＰ：Quantum Well Infrared Photodetector）、あるいは量子ドット型（ＱＤＩＰ：Quantum Dot Infrared Photodetector）の赤外線センサは複数の画素が二次元的に配列されたセンサアレイを成している。近年では、赤外線検知素子の高解像度化の要求が高まっており、このための画素数の増加は必然的にセンサの受光部の面積を増大させることとなる。即ち、センサアレイを形成したセンサ基板は大型化してきている。

Leonard Chen et al.,”Overview of advances in high performance ROIC designs for use with IRFPAs”， Proceeding of SPIE, Vol.4028(2000), pp.124-138

上記したように、赤外線検知素子は赤外線を検知するセンサ基板と、センサから出力電圧を読み出す回路基板とをバンプの接合により貼り合わせた構造になっている。バンプの接合においては、センサ基板と回路基板のバンプを位置合わせして加圧圧接し、その後に加熱によりInバンプの一体化を行うが、センサ基板の大型化(回路基板も同時に大型化することになる)に伴い、両基板の貼り合わせ時においてバンプの位置ずれが生じる。即ち、センサ基板のＧａＡｓと回路基板のＳｉの熱膨張係数が大きく異なるため、基板の大型化に伴って基板周辺の領域においてバンプ位置のずれが生じるものである。このバンプの位置ずれは、隣接バンプ同士がショートする不具合を生じさせる場合がある。

本発明は、上記の問題に鑑み、加熱を伴うバンプの接合においてセンサ基板と回路基板にバンプの位置ずれが生じない構造の赤外線検知素子の製造方法と赤外線検知素子とを提供することを目的とする。

発明の一観点によれば、配線パターンを形成した第１の材料からなる配線基板と、赤外線を検知する画素から信号を読み出す複数の駆動回路を形成した第２の材料からなる駆動回路基板とを室温で接合する第１の接合工程と、配線基板に接合された駆動回路基板を個片化する個片化工程と、個片化された駆動回路基板と、第１の材料からなり赤外線を検知する画素を配列したセンサ基板とを所定の温度で加熱接合する第２の接合工程とを有する、赤外線検知素子の製造方法を提供できる。

開示の赤外線検知素子によれば、バンプ接合時に加熱しても配線基板はセンサ基板と同じように熱膨張し、配線基板上の個片化した回路基板とセンサ基板とに位置ずれが生じない。

一般的な赤外線検知素子の接合例を示す図である。基板サイズ大型化に伴う隣接バンプのショート例を示す図である。赤外線検知素子の読出回路例を示す図である。本発明による赤外線検知素子の部分構造例を示す図である。感光素子基板の作製フロー例（その１）を示す図である。センサ基板の作製フロー例（その２）を示す図である。赤外線検知素子の作製フロー例（その１）を示す図である。赤外線検知素子の作製フロー（その２）を示す図である。赤外線検知素子の作製フロー（その３）を示す図である。赤外線検知素子の全体構造例を示す図である。

本発明の実施形態の理解を容易にするために、一般的な赤外線検知素子の接合例とセンサ基板の大型化に伴う隣接バンプのショート例について説明する。

図１（ａ）は、一般的な赤外線検知素子１０において、センサ基板２０と回路基板３０とを接合する状態を模式的に示した図である。センサ基板２０はＧａＡｓを用いて作製され、赤外線を受光する基板部２１と受光した赤外線の入射量を検知する赤外線感光部２２、および読出回路との接合を行なうバンプ２３で構成する。回路基板３０は、Ｓｉ基板３１上にＦＥＴやキャパシタなどの回路素子や配線が形成され（不図示）、その上にバンプ３２を形成している。図１（ａ）に示されるように、センサ基板２０のバンプ２３と回路基板３０のバンプ３２は相対するように配置して位置合わせされた状態を示している。

図１（ｂ）は、図１（ａ）の状態からセンサ基板２０を下降し、上方から下方に向かってセンサ基板２０を加圧する状態を示している。加圧によりバンプ２３とバンプ３２とは圧接される。いわゆる冷間圧接された状態にある。このときの加圧は常温下で行なわれる。

図１（ｂ）に続いて、より接合を確実にするために加熱を行い、バンプを溶融する（図１（ｃ））。加熱温度は、バンプのＩｎの溶融温度が１６５℃であるので、１８０〜２００℃である。これで、センサ基板２０と回路基板３０とが貼り合わされたことになる。

従来では、センサ基板のサイズは１０ｍｍ角程度であったため、加熱による接合を行なっても、両基板が熱膨張により伸びることによるバンプの位置ずれは特に問題となることはなかった。しかし、センサ基板が大型化した場合（例えば２０ｍｍ角程度）にはバンプの位置ずれが発生する場合がある。図２は、センサ基板２０の周辺部において位置ずれを起こしている状態を示している。上の図は、センサ基板２０と回路基板３０とを基板のほぼ中心で位置合わせした状態を示し、中央の図は周辺部を部分拡大した図である。加熱により、センサ基板２０のＧａＡｓは回路基板３０のＳｉより熱膨張係数が大きいためより大きく熱膨張し、バンプの位置ずれを生じている。この状態で加熱してバンプを溶融した状態が下に示した図で、バンプの溶融により隣接バンプとショートを起こしている。

加熱時にバンプの位置ずれを生じさせないようにするには、ＧａＡｓのセンサ基板またはＳｉの回路基板を例えば画素ごとに分割して個片化し、相手側の基板に固定したうえで加熱接合することが考えられる。センサ基板側を分割した場合、分割したセンサチップの受光面を入射光に対して垂直に揃える必要があり、すべての画素の個片（例えば、画素ごとに個片化した場合、数万〜数十万個になる）をこのように揃える必要がある。
（第１の実施例）
第１の実施例は、Ｓｉの回路基板側を分割する例である。まず、分割を行なう赤外線検知素子の回路について説明する。図３は赤外線検知素子の回路概念を１画素について抜き出した図で、図の点線がバンプによる接合される境を示し、左側がセンサ基板に形成され、右側が回路基板に形成される。左側のＱＷＩＰまたはＱＤＩＰの上方の１端の電極は図3に示される一点鎖線で囲った回路（１画素分のセンサを駆動する回路であるので、ここでは駆動回路と言う）と接続し、他端は共通電極としてグランドに接続している。駆動回路は、図3に示されるように３つのスイッチＳ１、Ｓ２、Ｓ３と１つのキャパシタＣで形成される。回路動作は、まずスイッチＳ１、Ｓ３をオープンとし、スイッチＳ２をクローズしてキャパシタＣをチャージする（スイッチＳ２は図示しない電源に接続している）。次にスイッチＳ２をオープンしてスイッチＳ１をクローズし、センサ（ＱＷＩＰ、またはＱＤＩＰ）を介してキャパシタＣに蓄積された電荷をディスチャージする。センサに入射した赤外線の入射量が多い場合はディスチャージする電荷の量は多く、反対に入射量が少ない場合はディスチャージの電荷の量は少ない。所定時間後にスイッチＳ１をオープンにスイッチＳ３をクローズしてキャパシタＣに残っている電荷量を電圧として出力することで、赤外線の入射量を検知できる。

回路基板を分割するとき、この駆動回路が最小に分割して個片化できる単位である。本発明の赤外線検知素子の構造の詳細は後述されるが、回路基板は駆動回路以外に画素を走査するためのシフトレジスタや選択スイッチ、ＡＤコンバータなどで構成する回路素子があるが、駆動回路のみを個片化する。それ以外の回路素子は汎用のチップを用いることができるので、配線基板を新たに設けて個片化した駆動回路とその他の回路素子のチップとを搭載して読出回路とするものである。即ち、配線基板上に駆動回路とチップを搭載した状態が従来の回路基板に相当する。配線基板は単に配線パターンを形成するだけであるので、Ｓｉ以外の基板上でも作製可能である。

次に、本発明の赤外線検知素子の構造例を図４を用いて説明する。図４において、赤外線検知素子１００は、ＧａＡｓのセンサ基板２００とＳｉの駆動回路基板３００およびＧａＡｓの配線基板４００で構成される。センサ基板２００は基板部２１０、赤外線感光部２２０およびバンプ２３０から構成する。これは、図１で示したセンサ基板２０の基板部２１、赤外線感光部２２、バンプ２３と同一である。

駆動回路基板３００は図３で示した読出回路の中の駆動回路部分を個片化したもので、Ｓｉ基板３１０の上にスイッチ動作を行なうＦＥＴやキャパシタを形成した回路素子層３２０、回路素子層３２０の上に形成したＩｎのバンプ３３０、さらにＳｉ基板３１０を貫通して形成された貫通端子（ＴＳＶ：Through-Silicon via）３４０から構成する。貫通端子３４０の端部にはマイクロバンプ３５０が形成される。駆動回路基板３００は、この貫通端子３４０のマイクロバンプ３５０を介して配線基板４００と接合する。また、駆動回路基板３００は、駆動回路基板３００上に形成したバンプ３３０を介してセンサ基板２００と接合する。

配線基板４００は、ＧａＡｓ基板４１０上に配線パターン４２０やマイクロバンプ４３０を形成したものである。配線基板４００には、駆動回路基板３００やシフトレジスタやＡＤコンバータ等のチップ（不図示）が搭載される。これらのチップは、配線パターンと貫通端子３４０とを介して駆動回路と電気信号の遣り取りを行なうことになる。

図４に示されるように、Ｓｉで作成される駆動回路基板３００は画素ごとに分割され、ＧａＡｓで作成される配線基板４００とセンサ基板２００とに挟まれた構造を成しているので、熱が加わっても配線基板４００とセンサ基板２００は同じ熱膨張率で膨張する。このため、ＳｉとＧａＡｓとの熱膨張差による問題は発生しない。またセンサ基板２００は画素ごとに分割されず一体となっているので、従来通り共通配線を利用することができると共に、画素ごとに受光面の向きが不ぞろいになる不具合も生じない。

次に、赤外線検知素子１００の作成フローについて説明する。赤外線検知素子１００は前述のようにセンサ基板２００と駆動回路基板３００、配線基板４００の３種類の基板から構成するので、これらの基板を用意する。赤外線検知素子１００の作成フローの説明の前に、用意される各基板について概要を説明する。

最初に、センサ基板２００から説明する。ここでは量子井戸型赤外線センサを例とし、センサ基板２００の作成フローを図５と図６を用いて説明する。まず図５（ａ）においてＭＢＥ（Molecular Beam Epitaxy）によりＧａＡｓ基板２０１上に１μｍ程度の膜厚のｉ−ＧａＡｓ膜をバッファ層２０２として成膜する。続いて、バッファ層２０２の上に、０．１μｍ程度のＡｌ_０．３Ｇａ_０．７Ａｓ膜をエッチングストッパー層２０３として、さらに１．２μｍ程度のｎ−ＧａＡｓ膜を下部電極２０４として成膜する。このときのｎ型ドーパントとしてＳｉを用い、その濃度は約１×１０^１８ｃｍ^−３である。次に波長が9μmの赤外線に対して感度の有る感光素子の形成に移る。感光素子は、Ａｌ０．２６Ｇａ０．７４Ａｓ膜（膜厚約５００Å）とｎ−ＧａＡｓ膜（膜厚約５０Å）とを交互に成膜して積層し、感光素子層２０５を形成する。このときのｎ−ＧａＡｓ膜のドーパントはＳｉで、濃度は約１×１０１７ｃｍ^−３である。そして、感光素子層２０５の上に０．１μｍ程度のｎ−ＧａＡｓ膜を上部電極２０６として成膜する。

続いて、フォトリソグラフィーとドライエッチングを用いて画素ごとに感光素子層を分離する素子分離溝を形成する。このとき、下部電極２０４は共通電極とするためこの下部電極２０４部分は残しておく（図５（ｂ））。

素子分離を行なった上部電極層２０６の上にオーミックコンタクトを得るためのＡｕＧｅ膜２０７を形成する。その上から金属膜（Ｔｉ／Ａｕ）を成膜して、バンプと配線の下地となる下地層２０８を形成する。この際に、金属膜には回折格子パターン（図示せず）を構成することで赤外線に対する感度を向上できる。下地層２０８の上にＩｎのバンプ２３０を形成してセンサ基板２００は完成する（図５（ｃ）〜図６（ｅ））。

次に、駆動回路基板３００について説明する。駆動回路基板３００はＳｉ基板を用いて通常のＬＳＩプロセスにより各画素に対応する図３の一点鎖線で囲った駆動回路を形成する。このとき、Ｓｉ基板の厚み方向に貫通端子の形成も行なう。その後、Ｓｉ基板の裏面をバックグラインドして薄片化を行い、バックエッチングによりＳｉ基板を貫通した貫通端子の露出を行なう。さらに、貫通端子の端部の絶縁膜を除去して電極材を露出し、ここにマイクロバンプを形成する。Ｓｉ基板には、分離前（個片化前）の駆動回路基板３００が複数個が形成された状態となっている。

配線基板４００は、ＧａＡｓ基板を用いて通常のＬＳＩプロセスにより多層の配線パターンを形成する。そして、駆動回路基板３００やシフトレジスタ等のチップが搭載される位置にはマイクロバンプを形成する。マイクロバンプとしてはＩｎ／Ａｕなどを用いることができる。一般にＧａＡｓ系材料は応力などにより結晶転位が起こりやすく、素子性能に影響するため高加圧をかけるプロセスを用いることはできないが、この場合の配線基板４００には配線層のみを形成しているので、結晶転位等の心配をする必要はない。

以上の説明で、赤外線検知素子１００の作製に必要なセンサ基板２００とＳｉ基板上に複数個が形成された駆動回路基板３００、および配線基板４００が揃ったことになる。これらの基板を用いて赤外線検知素子１００の作製フローを図７〜図９により説明する。なお、この作製フローでは、センサ基板２００と駆動回路基板３００、および配線基板４００の接合を中心に説明する。

図７において、まず配線基板４００を載置台（不図示）に置き、この配線基板４００に対して上方から個片化前の駆動回路基板３００を同基板のマイクロバンプ３５０が、配線基板４００のマイクロバンプ４３０と一致するように位置合わせを行い、重ね合わせる。この状態で、駆動回路基板３００を配線基板４００に加圧圧接する。この圧接は常温下で行なうので、配線基板４００のＧａＡｓと駆動回路基板３００のＳｉとの熱膨張係数差による位置ずれは発生しない（図７（ａ）、（ｂ））。

図７（ｂ）の駆動回路基板３００を配線基板４００に接合した状態で、駆動回路基板３００に対してレーザーダイシングにより１画素に対応した駆動回路に切断する。即ち、個片化を行なう。続いて、個片化した各駆動回路基板３００の上面にＩｎのバンプ３３０を形成する。ここでは、個片化の後にバンプ３３０の形成を行なったが、個片化前にバンプ３３０の形成を行なってもよい。また、レーザーダイシングにより個片化を行なったが、フォトリソグラフィーとドライエッチングを用いて個片化を行なってもよい（図７（ｃ）、（ｄ））。

配線基板４００に個片化された駆動回路基板３００が搭載された状態で、前述したセンサ基板２００のバンプ２３０を下方にして、センサ基板２００バンプ２３０が駆動回路基板３００のバンプ３３０と一致するように位置合わせを行い、重ね合わせて加圧する。加圧により、バンプ２３０とバンプ３３０とは圧接される（図８（ｅ）、（ｆ））。

圧接をより堅固のものとするため、Ｉｎの溶融温度以上に加熱（ここでは１８０〜２００℃）してバンプ２３０とバンプ３３０の溶融を行なう。バンプの溶融によりバンプ２３０とバンプ３３０は一体化する。加熱により、配線基板４００とセンサ基板２００は共にＧａＡｓであるので同じように熱膨張で伸びると共に、熱膨張係数がＧａＡｓと異なるＳｉの駆動回路基板３００は画素ごとに分割されているので熱膨張係数の違いによるバンプ２３０とバンプ３３０間で位置ずれを起こす不具合は発生しない。また、感光素子部２２０は比較的柔らかいＩｎのバンプ２３０を用いて接合されるので、応力などによる結晶転位等の問題は起こらず性能が維持される（図９（ｇ））。

バンプの溶融を行なった後、センサ基板２００のＧａＡｓ基板２０１側からドライエッチングを行い、エッチングストッパー層２０３までのＧａＡｓ基板２０１とバッファ層２０２を削り薄板化する。薄板化は、入射光した赤外線が基板部２１０を透過するときの減衰を抑制し、効率よく赤外線感光部２２０に到達するようにするために実施される。これで赤外線検知素子１００は完成したことになる。なお、実施例では個片化する前の駆動回路基板３００を配線基板４００に接合した後に分離（個片化）したが、先に個片化した駆動回路基板３００を配線基板４００に接合するようにしてもよい。また、ここでは駆動回路基板３００を１画素ごとに対応するようにしたが、数画素ごとに対応した駆動回路基板としてもよい。

以上、センサ基板２００、駆動回路基板３００、および配線基板４００の接合方法を中心とした作製フローを示した。配線基板４００には、さらにシフトレジスタやＡＤコンバータ等のチップを搭載する必要がある。図１０は、これらのチップを搭載した状態を示した図である。図１０（ａ）は赤外線検知素子１００の赤外線が入射する側から見た平面のレイアウトを示し、図１０（ｂ）は図１０（ａ）に示したＡ−Ａ’の断面を示した図である。図１０（ａ）に示すように、配線基板４００はセンサ基板２００より大きなサイズとし、中央にセンサ基板２００が搭載されその周辺にシフトレジスタ等のチップ５００を搭載している。センサ基板２００の下には点線で示される駆動回路基板３００が二次元に配列して搭載されている。二次元に配列された駆動回路基板３００の斜線で示した一つは共通電極配線用のショート基板３０１で、センサ基板２００の共通電極と配線基板４００とを接続するショートバーの役割をなすものである。このショート基板３０１を設けることにより、センサ基板の赤外線感光部２２０上に二つのバンプを形成する必要はなくなる（一つのバンプでよい）。駆動回路基板３００とシフトレジスタ等のチップ５００間は図１０（ｂ）の部分拡大図に示される配線パターン４２０で電気的に接続されている。

１０赤外線検知素子
２０センサ基板
２１基板部
２２赤外線感光部
２３バンプ
３０回路基板
３１Ｓｉ基板
３２バンプ
１００赤外線検知素子
２００センサ基板
２０１ＧａＡｓ基板
２０２バッファ層
２０３エッチングストッパー層
２０４下部電極
２０５感光素子層
２０６上部電極
２０７ＡｕＧｅ膜
２０８下地層
２１０基板部
２２０赤外線感光部
２３０バンプ
３００駆動回路基板
３０１ショート基板
３１０Ｓｉ基板
３２０回路素子層
３３０バンプ
３４０貫通端子
３５０マイクロバンプ
４００配線基板
４１０ＧａＡｓ基板
４２０配線パターン
４３０マイクロバンプ
５００チップ

Claims

配線パターンを形成した第１の材料からなる配線基板と、赤外線を検知する画素から信号を読み出す複数の駆動回路を形成した第２の材料からなる駆動回路基板とを室温で接合する第１の接合工程と、
前記配線基板に接合された前記駆動回路基板を個片化する個片化工程と、
個片化された前記駆動回路基板と、前記第１の材料からなり赤外線を検知する前記画素を配列したセンサ基板とを所定の温度で加熱接合する第２の接合工程と
を有することを特徴とする赤外線検知素子の製造方法。
前記第１の材料はＧａＡｓであり、前記第２の材料はＳｉである
ことを特徴とする請求項１に記載の赤外線検知素子の製造方法。
前記センサ基板と前記駆動回路基板とは、Ｉｎバンプにより接合される
ことを特徴とする請求項１または請求項２のいずれか１項に記載の赤外線検知素子の製造方法。
前記画素は、量子井戸型、または量子ドット型のセンサである
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の赤外線検知素子の製造方法。
第１の材料から成り、赤外線を検知する複数の画素を配列したセンサ基板と、
第２の材料からなり、前記複数の画素から信号を読み出す複数の駆動回路の各々が形成された複数の個片が実装された、前記第１の材料からなり、配線パターンを形成した配線基板とを有し、
前記複数の画素の各々に対応して前記複数の個片が前記配線基板上に搭載され、さらに前記複数の個片の各々に前記センサ基板の前記複数の画素の各々が搭載された
ことを特徴とする赤外線検知素子。