JP6002600B2 - 記憶素子搭載回路基板、及び記憶素子書換システム - Google Patents

Description

本発明は、書き換え可能な不揮発性の記憶素子を備えた記憶素子搭載回路基板、及びその記憶素子搭載回路基板を備えた記憶素子書換システムに関する。

従来から、ＣＰＵ（Central Processing Unit）が取り付けられた回路基板では、ＣＰＵで実行するためのプログラムの格納手段として、フラッシュメモリーが広く用いられている。このような回路基板では、プログラムを改良したり、プログラムの不具合を修正したりするために、フラッシュメモリーに記憶されているプログラムを書き換える必要が生じる場合がある。しかしながら、フラッシュメモリーは、通常、基板にハンダ付けされている。そのため、フラッシュメモリーに記憶されたプログラムを書き換えるためには、基板からフラッシュメモリーを取り外してプログラムを書き換えた後、再びフラッシュメモリーを基板に取り付ける必要があり、不便である。

そこで、回路基板にフラッシュメモリーを取り付けたまま、フラッシュメモリーに記憶されているプログラムを書き換える技術が知られている（例えば、特許文献１及び２参照。）。

特許文献１には、フラッシュメモリーを二つの領域に分け、一方の領域には通常のプログラムを記憶させ、他方の領域には、フラッシュメモリーの書き換え処理を実行するための書き換えプログラムを記憶し、その書き換えプログラムをＣＰＵに実行させることによってフラッシュメモリーに記憶されたプログラムを書き換えることが記載されている。

特許文献２には、フラッシュメモリーとは別に、フラッシュメモリーの書き換え処理を実行するための書き換えプログラムを記憶させたＲＯＭ（Read Only Memory）を備え、そのＲＯＭに記憶された書き換えプログラムをＣＰＵに実行させることによって、フラッシュメモリーに記憶されたプログラムを書き換えることが記載されている。

特開２００１−１９５２６０号公報 特開平１１−１４３７０３号公報

しかしながら、上述の技術では、フラッシュメモリーやＲＯＭに記憶された書き換えプログラムに不具合があった場合、フラッシュメモリーに記憶されたプログラムを書き換えることができなくなるおそれがあった。

本発明の目的は、回路基板に取り付けられた書き換え可能な不揮発性の記憶素子に記憶されたプログラムを、記憶素子を回路基板に取り付けたまま書き換える確実性を向上させることが容易な記憶素子搭載回路基板、及びその記憶素子搭載回路基板を備えた記憶素子書換システムを提供することを目的とする。

本発明に係る記憶素子搭載回路基板は、プログラムを記憶する書き換え可能な不揮発性の記憶素子と、前記記憶素子に接続された第一端子と、前記第一端子を介して前記記憶素子に接続可能に構成された第二端子と、前記第二端子を介さず、前記第一端子を介して前記記憶素子にアクセスすることによって、前記記憶素子に記憶されたプログラムを実行する実行部と、を備えた集積回路と、前記記憶素子に記憶されたプログラムを書き換え可能な外部装置を接続可能に構成され且つ前記第二端子に接続され、前記外部装置が接続された場合に前記外部装置から前記第二端子及び前記第一端子を介して前記記憶素子にアクセスするための接続部と、前記記憶素子に対する、前記実行部からのアクセスと前記外部装置からの前記接続部を介したアクセスとのうちいずれを有効にするかを切替可能な切替部とを備え、前記切替部は、前記実行部から前記記憶素子へアクセスするための信号と、前記外部装置から前記接続部を介して前記記憶素子へアクセスするための信号とのうちいずれかを選択し、前記選択された信号を有効として前記記憶素子へ出力する選択部を含み、前記選択部によって前記実行部から前記記憶素子へアクセスするための信号が有効にされると、前記記憶素子に係る信号とは別の信号を前記第二端子を介して前記集積回路の外部へ出力可能にし、且つ、前記第二端子に入力された信号を前記記憶素子とは別の回路へ出力可能にする。

この構成によれば、記憶素子に記憶されたプログラムを書き換え可能な外部装置を接続可能な接続部を備えているので、接続部に外部装置を接続することが可能となる。接続部に外部装置を接続すると、切替部によって、記憶素子に対する、実行部からのアクセスと外部機器からの接続部を介したアクセスとのうちいずれを有効にするかを切替えることが可能となる。従って、ユーザーは、接続部に外部装置を接続し、切替部によって外部機器からの接続部を介したアクセスを有効にさせることによって、記憶素子を記憶素子搭載回路基板に取り付けたまま、外部装置によって、記憶素子に記憶されたプログラムを書き換えることができる。この場合、実行部によって書き換えプログラムを実行させる必要がないので、記憶素子を回路基板に取り付けたまま書き換える確実性を向上させることが容易となる。

この構成によれば、選択部によって、外部装置から前記接続部を介して前記記憶素子へアクセスするための信号を選択させることにより、外部装置から記憶素子へアクセスすることが可能になる。

また、前記接続部は、前記切替部によって前記外部装置からの前記接続部を介したアクセスを有効にさせる外部要求信号を受け付ける外部要求受信端子を含み、前記選択部は、前記外部要求受信端子によって前記外部要求信号が受け付けられたとき、前記外部装置からの前記接続部を介して前記記憶素子へアクセスするための信号を選択することが好ましい。

この構成によれば、外部装置は、外部要求信号を出力するだけで、記憶素子へのアクセスが可能となるので、記憶素子に対する、実行部からのアクセスと外部装置からのアクセスとを切り替えることが容易である。

また、前記外部要求信号は、前記実行部をリセットするリセット信号であることが好ましい。

この構成によれば、外部装置がリセット信号を外部要求信号として出力することによって、外部装置から記憶素子へのアクセスが有効にされている期間中、実行部がリセットされて停止する。その結果、記憶素子へアクセスできない状態で実行部が動作して誤動作することが防止される。

また、前記記憶素子は、フラッシュメモリーであることが好ましい。

フラッシュメモリーは、プログラムを記憶する書き換え可能な不揮発性の記憶素子として好適である。

また、本発明に係る記憶素子書換システムは、上述の記憶素子搭載回路基板と、前記接続部に接続された前記外部装置とを含み、前記外部装置は、前記接続部を介して前記記憶素子へアクセスし、前記記憶素子に記憶されたプログラムを書き換える。

この構成によれば、上述の記憶素子搭載回路基板に取り付けられた書き換え可能な不揮発性の記憶素子に記憶されたプログラムを、外部装置によって、記憶素子を回路基板に取り付けたまま書き換える確実性を向上させることが容易となる。

このような構成の記憶素子搭載回路基板及び記憶素子書換システムは、回路基板に取り付けられた書き換え可能な不揮発性の記憶素子に記憶されたプログラムを、記憶素子を回路基板に取り付けたまま書き換える確実性を向上させることが容易である。

本発明の第１実施形態に係る記憶素子搭載回路基板、及び記憶素子書換システムの構成の一例を示すブロック図である。 本発明の第２実施形態に係る記憶素子搭載回路基板、及び記憶素子書換システムの構成の一例を示すブロック図である。

以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。

（第１実施形態）
図１は、本発明の第１実施形態に係る記憶素子搭載回路基板、及び記憶素子書換システムの構成の一例を示すブロック図である。図１に示す記憶素子書換システム１は、記憶素子搭載回路基板２と、フラッシュメモリーライター３（外部装置）と、ライター側コネクター４と、接続ケーブル５とを備えている。

ライター側コネクター４は、端子４０〜４５を備えている。端子４０〜４５は、接続ケーブル５を介してフラッシュメモリーライター３に接続されている。

記憶素子搭載回路基板２は、種々の電気機器に内蔵され、電気機器の動作を制御したり、情報を処理したりする回路基板である。電気機器には、種々の家庭用電気機器や事務機器が含まれ、例えば複写機、ファクシミリ、プリンター、及びこれらの機能を備えた複合機等の画像形成装置や、スキャナー装置等が含まれる。

フラッシュメモリーライター３は、フラッシュメモリーにデータを書き込む書込装置である。フラッシュメモリーライター３としては、例えばフラッシュメモリーライターや、フラッシュメモリープログラマーなどとして市販されているフラッシュメモリー用の書込装置を用いることができる。

フラッシュメモリーライター３は、接続ケーブル５を介して端子４０〜４５と接続されている。端子４０は、フラッシュメモリーライター３内で回路グラウンドに接続されている。フラッシュメモリーライター３は、端子４０へグラウンドレベル、すなわちローレベルの信号を、リセット信号ＲＥＳ（外部要求信号）として出力する。また、フラッシュメモリーライター３は、接続ケーブル５及び端子４１〜４５を介して後述するフラッシュメモリー２１をアクセスする。

記憶素子搭載回路基板２は、フラッシュメモリー２１（記憶素子）、ＳｏＣ（System on a Chip）２２、基板側コネクター２３（接続部）、バスラインＢＵＳ、リセットＩＣ（Integrated Circuit）２４、抵抗Ｒ１，Ｒ２、及びキャパシターＣを備える。フラッシュメモリー２１、ＳｏＣ２２、基板側コネクター２３、リセットＩＣ２４、抵抗Ｒ１，Ｒ２、及びキャパシターＣは、記憶素子搭載回路基板２を構成するプリント配線基板上に、はんだ付けによって取り付けられている。

フラッシュメモリー２１は、書き換え可能な不揮発性の記憶素子である。なお、記憶素子は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やＦｅＲＡＭ（Ferroelectric Random Access Memory）等、フラッシュメモリー以外の記憶素子であってもよい。フラッシュメモリー２１には、ＳｏＣ２２が備える後述の実行部２５によって実行されるプログラム（例えばブートプログラム）が記憶されている。

フラッシュメモリー２１は、フラッシュメモリー２１にアクセスするための端子Ｆ１〜Ｆ５を備えている。図１では、端子Ｆ１，Ｆ２が信号入力端子、端子Ｆ３〜Ｆ５が信号出力端子である例を例示している。なお、フラッシュメモリー２１の端子は端子Ｆ１〜Ｆ５の５本に限らない。また、端子Ｆ１〜Ｆ５の入出力方向も、端子Ｆ１，Ｆ２が信号入力端子、端子Ｆ３〜Ｆ５が信号出力端子である例に限らない。

基板側コネクター２３は、ライター側コネクター４を脱着可能なコネクターである。基板側コネクター２３は、端子２３０〜２３５を備えている。そして、基板側コネクター２３にライター側コネクター４が接続されると、基板側コネクター２３の端子２３０〜２３５と、ライター側コネクター４の端子４０〜４５が、それぞれ接続される。これにより、基板側コネクター２３にライター側コネクター４が接続されると、端子２３０〜２３５が接続ケーブル５を介してフラッシュメモリーライター３に接続される。

ＳｏＣ２２は、実行部２５、インバーターＩＮＶ、トライステートバッファーＴＢ１，ＴＢ２（遮断部）、バッファーＢ１，Ｂ２，Ｂ３、及び端子Ｔ０〜Ｔ５を備える。実行部２５は、ＣＰＵ２６とフラッシュコントローラー２７とを含む。そして、トライステートバッファーＴＢ１，ＴＢ２、バッファーＢ１，Ｂ２，Ｂ３、端子Ｔ０〜Ｔ５、及びバスラインＢＵＳによって、切替部２８が構成されている。

端子Ｔ１〜Ｔ５は、バスラインＢＵＳを介してフラッシュメモリー２１の端子Ｆ１〜Ｆ５と接続されている。また、基板側コネクター２３の端子２３１〜２３５は、バスラインＢＵＳを介してフラッシュメモリー２１の端子Ｆ１〜Ｆ５と接続されている。

すなわち、バスラインＢＵＳは、端子Ｔ１〜Ｔ５からのフラッシュメモリー２１へのアクセスと、基板側コネクター２３の端子２３１〜２３５からのフラッシュメモリー２１へのアクセスとで共用されている。

リセットＩＣ２４は、ローレベルでリセットするリセット信号ＲＥＳを、ＳｏＣ２２の端子Ｔ０へ出力する。リセットＩＣ２４は、リセット信号ＲＥＳをオープンコレクタ出力する。リセット信号ＲＥＳは、抵抗Ｒ１によって電源にプルアップされている。また、リセットＩＣ２４は、抵抗Ｒ２を介して電源に接続され、キャパシターＣを介して回路グラウンドに接続されている。リセットＩＣ２４は、例えば抵抗Ｒ２の抵抗値と、キャパシターＣの静電容量とに応じて、ＳｏＣ２２をリセットする時間が調節可能にされている。

端子Ｔ０は、端子２３０（外部要求受信端子）と接続されている。これにより、リセットＩＣ２４の出力と、端子２３０の電圧レベルとがワイヤードオアされてリセット信号ＲＥＳとなる。端子２３０は、基板側コネクター２３にライター側コネクター４が接続されていないときは、開放されるから、リセット信号ＲＥＳは、リセットＩＣ２４の出力に応じた信号となる。

一方、基板側コネクター２３にライター側コネクター４が接続されると、端子２３０が端子４０と接続される。端子４０には、フラッシュメモリーライター３から接続ケーブル５を介してローレベルのリセット信号ＲＥＳが出力されているので、基板側コネクター２３にライター側コネクター４が接続されると、記憶素子搭載回路基板２内のリセット信号ＲＥＳがローレベルとなり、端子Ｔ０がローレベルとなる。

フラッシュコントローラー２７は、ＣＰＵ２６がフラッシュメモリー２１にアクセスするためのインターフェイス回路である。

ＣＰＵ２６は、フラッシュコントローラー２７を介してフラッシュメモリー２１にアクセスし、フラッシュメモリー２１にデータやプログラムを書き込んだり、フラッシュメモリー２１からデータやプログラムを読み出したりする。

フラッシュコントローラー２７は、ＣＰＵ２６からのアクセスに応じて、フラッシュメモリー２１をアクセスするための信号Ｓ１，Ｓ２を出力する。信号Ｓ１は、フラッシュコントローラー２７からトライステートバッファーＴＢ１、端子Ｔ１、およびバスラインＢＵＳを介してフラッシュメモリー２１の端子Ｆ１へ出力され、信号Ｓ２は、フラッシュコントローラー２７からトライステートバッファーＴＢ２、端子Ｔ２、およびバスラインＢＵＳを介してフラッシュメモリー２１の端子Ｆ２へ出力される。

フラッシュメモリー２１の端子Ｆ３，Ｆ４，Ｆ５から出力された信号Ｓ３，Ｓ４，Ｓ５は、バスラインＢＵＳ、端子Ｔ３〜Ｔ５、およびバッファーＢ１〜Ｂ３を介してフラッシュコントローラー２７に入力される。

端子Ｔ０は、ＣＰＵ２６と、インバーターＩＮＶとに接続されている。これにより、リセット信号ＲＥＳがＣＰＵ２６と、インバーターＩＮＶとに入力される。ＣＰＵ２６は、リセット信号ＲＥＳがローレベルになると、リセットされて初期化されると共に動作を停止する。

インバーターＩＮＶは、リセット信号ＲＥＳの信号レベルを反転してトライステートバッファーＴＢ１，ＴＢ２の制御端子に入力する。トライステートバッファーＴＢ１，ＴＢ２は、制御端子がローレベルのとき、フラッシュコントローラー２７から出力された信号Ｓ１，Ｓ２をフラッシュメモリー２１の端子Ｆ１，Ｆ２へ出力し、制御端子がハイレベルのとき、出力をハイインピーダンスにして信号Ｓ１，Ｓ２の出力を遮断する。

従って、トライステートバッファーＴＢ１，ＴＢ２は、リセット信号ＲＥＳがローレベルとなり、ＳｏＣ２２がリセットされると、信号Ｓ１，Ｓ２のフラッシュメモリー２１への出力を遮断し、リセット信号ＲＥＳがハイレベルとなり、ＳｏＣ２２のリセットが解除されると、信号Ｓ１，Ｓ２をフラッシュメモリー２１へ出力する。

次に、上述のように構成された記憶素子搭載回路基板２及び記憶素子書換システム１の動作について説明する。まず、基板側コネクター２３にライター側コネクター４が接続されていないとき、端子２３０〜２３５が開放される。端子２３０が開放されると、リセット信号ＲＥＳが抵抗Ｒ１によってプルアップされてハイレベルとなる。リセット信号ＲＥＳがハイレベルになると、ＣＰＵ２６のリセットが解除されてＣＰＵ２６が動作を開始する。また、トライステートバッファーＴＢ１，ＴＢ２によって、信号Ｓ１，Ｓ２がフラッシュメモリー２１へ出力される。

これにより、ＣＰＵ２６、すなわち実行部２５が切替部２８を介してフラッシュメモリー２１にアクセスするためのすべての信号が有効となる。このようにして、切替部２８は、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとのうち、実行部２５からのアクセスを有効に切り替える。

ＣＰＵ２６は、切替部２８を介してフラッシュメモリー２１に記憶されているプログラムを読み出し、そのプログラムを実行する。

次に、基板側コネクター２３にライター側コネクター４が接続されると、端子２３０〜２３５と端子４０〜４５とが接続される。端子２３０と端子４０とが接続されると、端子４０はフラッシュメモリーライター３によって回路グラウンドに接続されているから、リセット信号ＲＥＳがローレベルになる。すなわち、端子２３０によって、フラッシュメモリーライター３からのアクセスを有効にするローレベルのリセット信号ＲＥＳが受け付けられる。

リセット信号ＲＥＳがローレベルになると、ＣＰＵ２６がリセットされてＣＰＵ２６が動作を停止する。また、インバーターＩＮＶによってトライステートバッファーＴＢ１，ＴＢ２の制御端子がハイレベルにされて、トライステートバッファーＴＢ１，ＴＢ２の出力端子がハイインピーダンスになる。すなわち、トライステートバッファーＴＢ１，ＴＢ２によって、実行部２５からのバスラインＢＵＳへの、フラッシュメモリー２１にアクセスするための信号の出力が遮断される。

また、端子２３１〜２３５と端子４１〜４５とが接続されることによって、フラッシュメモリーライター３が、フラッシュメモリー２１にアクセス可能に接続される。具体的には、フラッシュメモリーライター３から端子４１，４２及び端子２３１，２３２を介して出力された信号Ｓ１，Ｓ２がフラッシュメモリー２１の端子Ｆ１，Ｆ２に入力される。また、フラッシュメモリー２１の端子Ｆ３，Ｆ４，Ｆ５から出力された信号Ｓ３，Ｓ４，Ｓ５が、端子２３３，２３４，２３５と端子４３，４４，４５とを介してフラッシュメモリーライター３に入力される。

このとき、トライステートバッファーＴＢ１，ＴＢ２の出力がハイインピーダンスにされ、トライステートバッファーＴＢ１，ＴＢ２からバスラインＢＵＳへの信号Ｓ１，Ｓ２の出力が遮断されているため、フラッシュメモリーライター３から出力された信号Ｓ１，Ｓ２が有効となる。

これにより、フラッシュメモリーライター３が切替部２８を介してフラッシュメモリー２１にアクセスするためのすべての信号が有効となる。このようにして、切替部２８は、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとのうち、フラッシュメモリーライター３からのアクセスを有効に切り替える。

以上のように、記憶素子書換システム１によれば、基板側コネクター２３にライター側コネクター４が接続されると、フラッシュメモリーライター３がフラッシュメモリー２１をアクセスすることが可能となる。

そして、フラッシュメモリーライター３は、接続ケーブル５、ライター側コネクター４、基板側コネクター２３、及びバスラインＢＵＳを介してフラッシュメモリー２１にアクセスし、フラッシュメモリー２１に記憶されているプログラムを書き換える。

これにより、記憶素子書換システム１及び記憶素子搭載回路基板２は、背景技術のようにフラッシュメモリーに記憶されたプログラムを書き換えるためにフラッシュメモリー２１の書き換えプログラムを実行部２５に実行させる必要がない。従って、背景技術のように、フラッシュメモリー２１の書き換えプログラムに不具合があった場合にフラッシュメモリーに記憶されたプログラムを書き換えることができなくなる、という不都合が生じない。

これにより、記憶素子書換システム１及び記憶素子搭載回路基板２は、回路基板に取り付けられたフラッシュメモリー２１に記憶されたプログラムを、フラッシュメモリー２１を回路基板に取り付けたまま書き換える確実性を向上させることが容易である。

また、切替部２８は、実行部２５によるフラッシュメモリー２１へのアクセスとフラッシュメモリーライター３によるフラッシュメモリー２１へのアクセスとで共用されるバスラインＢＵＳと、実行部２５からのバスラインＢＵＳへのアクセスのための信号の出力を遮断するトライステートバッファーＴＢ１，ＴＢ２とを含んでいる。そして、トライステートバッファーＴＢ１，ＴＢ２によって信号Ｓ１，Ｓ２の出力を遮断することで、フラッシュメモリー２１に対する、フラッシュメモリーライター３からのアクセスを有効に切り替えることができるので、切替部２８を簡素な構成で実現できる。

また、基板側コネクター２３は、切替部２８によってフラッシュメモリーライター３からのアクセスを有効にさせるローレベルのリセット信号ＲＥＳを受け付ける端子２３０を含み、トライステートバッファーＴＢ１，ＴＢ２は、端子２３０によってローレベルのリセット信号ＲＥＳが受け付けられたとき、実行部２５からのバスラインＢＵＳへのアクセスのための信号Ｓ１，Ｓ２の出力を遮断する。これにより、フラッシュメモリーライター３は、ローレベルのリセット信号ＲＥＳを出力するだけでフラッシュメモリー２１へのアクセスが可能となるので、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとを切り替えることが容易である。

また、フラッシュメモリーライター３は、必ずしもリセット信号ＲＥＳを外部要求信号として出力する必要はなく、トライステートバッファーＴＢ１，ＴＢ２の制御端子には、リセット信号ＲＥＳとは別の外部要求信号が入力される構成であってもよい。しかしながら、フラッシュメモリーライター３がリセット信号ＲＥＳを外部要求信号として出力することによって、フラッシュメモリーライター３からフラッシュメモリー２１へのアクセスが有効にされている期間中、実行部２５のＣＰＵ２６がリセットされて停止する。その結果、実行部２５がフラッシュメモリー２１へアクセスできない状態で実行部２５が動作して誤動作することが防止される。

（第２実施形態）
次に、本発明の第２実施形態に係る記憶素子搭載回路基板２ａ、及び記憶素子書換システム１ａの構成について説明する。図２は、本発明の第２実施形態に係る記憶素子搭載回路基板２ａ、及び記憶素子書換システム１ａの構成の一例を示すブロック図である。

図２に示す記憶素子搭載回路基板２ａ及び記憶素子書換システム１ａは、図１に示す記憶素子搭載回路基板２及び記憶素子書換システム１とは、ＳｏＣ２２ａ及び切替部２８ａの構成が異なる。

その他の構成は図１に示す記憶素子搭載回路基板２及び記憶素子書換システム１と同様であるのでその説明を省略し、以下本実施形態の特徴的な点について説明する。

ＳｏＣ２２ａ（集積回路）は、端子Ｔ１１〜Ｔ１５をさらに備えている。端子Ｔ１１〜Ｔ１５は、端子２３１〜２３５と接続されている。端子２３１〜２３５は、フラッシュメモリー２１とは直接接続されていない。

ＳｏＣ２２ａは、さらに、トライステートバッファーＴＢ１１〜ＴＢ１５，ＴＢ２１，ＴＢ２２と、バッファーＢ１３〜Ｂ１５とを備えている。切替部２８ａは、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５，ＴＢ２１，ＴＢ２２と、バッファーＢ１３〜Ｂ１５とを含む。

トライステートバッファーＴＢ１１，ＴＢ１２の入力端子は、端子Ｔ１１，Ｔ１２に接続されている。トライステートバッファーＴＢ１１，ＴＢ１２の出力端子は、端子Ｔ１，Ｔ２に接続されている。これにより、フラッシュメモリーライター３から端子４１，４２、端子２３１，２３２を介して端子Ｔ１１，Ｔ１２へ出力された信号は、トライステートバッファーＴＢ１１，ＴＢ１２によって信号Ｓ１，Ｓ２としてフラッシュメモリー２１へ出力される。

トライステートバッファーＴＢ１１，ＴＢ１２の制御端子は、端子Ｔ０と接続されている。これにより、トライステートバッファーＴＢ１１，ＴＢ１２の制御端子には、リセット信号ＲＥＳが入力される。従って、トライステートバッファーＴＢ１１，ＴＢ１２は、リセット信号ＲＥＳがハイレベルになると、出力端子がハイインピーダンスになって信号Ｓ１，Ｓ２の出力を遮断する。一方、リセット信号ＲＥＳがローレベルになると、トライステートバッファーＴＢ１１，ＴＢ１２は、フラッシュメモリーライター３から端子Ｔ１１，Ｔ１２へ出力された信号を信号Ｓ１，Ｓ２として出力する。

トライステートバッファーＴＢ１３〜ＴＢ１５の入力端子は、端子Ｔ３〜Ｔ５に接続されている。トライステートバッファーＴＢ１３〜ＴＢ１５の出力端子は、端子Ｔ１３〜Ｔ１５に接続されている。これにより、フラッシュメモリー２１の端子Ｆ３〜Ｆ５から出力された信号Ｓ３〜Ｓ５は、トライステートバッファーＴＢ１３〜ＴＢ１５によって、端子Ｔ１３〜Ｔ１５、端子２３３〜２３５、端子４３〜４５、及び接続ケーブル５を介してフラッシュメモリーライター３へ出力される。

トライステートバッファーＴＢ１３〜ＴＢ１５の制御端子は、端子Ｔ０と接続されている。これにより、トライステートバッファーＴＢ１３〜ＴＢ１５の制御端子には、リセット信号ＲＥＳが入力される。従って、トライステートバッファーＴＢ１３〜ＴＢ１５は、リセット信号ＲＥＳがハイレベルになると、出力端子がハイインピーダンスになって信号Ｓ３〜Ｓ５のフラッシュメモリーライター３への出力を遮断する。一方、トライステートバッファーＴＢ１３〜ＴＢ１５は、リセット信号ＲＥＳがローレベルになると、信号Ｓ３〜Ｓ５をフラッシュメモリーライター３へ出力する。

すなわち、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５（選択部）は、実行部２５からフラッシュメモリー２１へアクセスするための信号と、フラッシュメモリーライター３からフラッシュメモリー２１へアクセスするための信号とのうちいずれかを、端子２３０により受け付けられたリセット信号ＲＥＳに応じて選択する。

トライステートバッファーＴＢ２１，ＴＢ２２の入力端子には、フラッシュメモリー２１に係る信号Ｓ１〜Ｓ５とは別の信号が入力されている。トライステートバッファーＴＢ２１，ＴＢ２２の制御端子は、インバーターＩＮＶの出力端子と接続されている。これにより、トライステートバッファーＴＢ２１，ＴＢ２２は、基板側コネクター２３が開放され、リセット信号ＲＥＳがハイレベルのときは、入力された信号を端子Ｔ１１，Ｔ１２へ出力する。また、トライステートバッファーＴＢ２１，ＴＢ２２は、基板側コネクター２３にライター側コネクター４が接続され、リセット信号ＲＥＳがローレベルのときは、出力をハイインピーダンスにして、フラッシュメモリーライター３からの出力信号と信号が衝突するのを防止する。

これにより、ライター側コネクター４が基板側コネクター２３に接続されていないときは、ＳｏＣ２２ａの端子Ｔ１１，Ｔ１２をフラッシュメモリー２１のアクセス以外の用途に用いることが可能となる。

バッファーＢ１３〜Ｂ１５の入力端子は、端子Ｔ１３〜Ｔ１５と接続されている。そして、バッファーＢ１３〜Ｂ１５の出力信号は、端子Ｔ１３〜Ｔ１５を介してフラッシュメモリー２１とは別の、図略の回路へ出力される。これにより、ＳｏＣ２２ａの端子Ｔ１３〜Ｔ１５をフラッシュメモリー２１のアクセス以外の用途に用いることが可能となる。

次に、上述のように構成された記憶素子搭載回路基板２ａ及び記憶素子書換システム１ａの動作について説明する。まず、基板側コネクター２３にライター側コネクター４が接続されていないとき、記憶素子搭載回路基板２と同様、リセット信号ＲＥＳがハイレベルになり、ＣＰＵ２６が動作を開始すると共にトライステートバッファーＴＢ１，ＴＢ２によって、信号Ｓ１，Ｓ２がフラッシュメモリー２１へ出力される。

このとき、ハイレベルのリセット信号ＲＥＳがトライステートバッファーＴＢ１１，ＴＢ１２の制御端子に入力され、トライステートバッファーＴＢ１１，ＴＢ１２の出力端子がハイインピーダンスになって、フラッシュメモリーライター３から端子４１，４２、端子２３１，２３２を介して出力された信号が遮断される。また、ハイレベルのリセット信号ＲＥＳは、トライステートバッファーＴＢ１３〜ＴＢ１５の制御端子に入力され、トライステートバッファーＴＢ１３〜ＴＢ１５の出力端子がハイインピーダンスになる。これにより、フラッシュメモリー２１の出力信号の、フラッシュメモリーライター３への出力が遮断される。

すなわち、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５によって、実行部２５の出力信号Ｓ１，Ｓ２と、フラッシュメモリーライター３から端子４１，４２、端子２３１，２３２を介して出力された信号とのうち、実行部２５の出力信号Ｓ１，Ｓ２が選択されて、フラッシュメモリー２１へ出力される。

これにより、ＣＰＵ２６、すなわち実行部２５が切替部２８ａを介してフラッシュメモリー２１にアクセスするためのすべての信号が有効となる。このようにして、切替部２８ａは、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとのうち、実行部２５からのアクセスを有効に切り替える。

ＣＰＵ２６は、切替部２８ａを介してフラッシュメモリー２１に記憶されているプログラムを読み出し、そのプログラムを実行する。

また、リセット信号ＲＥＳがハイレベルになると、トライステートバッファーＴＢ２１，ＴＢ２２が出力状態となる。従って、トライステートバッファーＴＢ２１，ＴＢ２２の出力信号を、端子Ｔ１１，Ｔ１２を介してＳｏＣ２２ａの外部へ出力することが可能となる。

また、リセット信号ＲＥＳがハイレベルになると、トライステートバッファーＴＢ１３〜ＴＢ１５の出力端子がハイインピーダンスになるので、記憶素子搭載回路基板２ａの図略の回路から端子Ｔ１３〜Ｔ１５へ信号を出力することが可能になる。その結果、端子Ｔ１３〜Ｔ１５に入力された信号を、バッファーＢ１３〜Ｂ１５を介して、フラッシュメモリー２１以外の回路へ供給することが可能となる。

これにより、基板側コネクター２３にライター側コネクター４が接続されていないとき、端子Ｔ１１〜Ｔ１５を、フラッシュメモリー２１へのアクセス以外の用途に用いることが可能となる。

次に、基板側コネクター２３にライター側コネクター４が接続されると、記憶素子搭載回路基板２と同様、リセット信号ＲＥＳがローレベルになり、ＣＰＵ２６がリセットされてＣＰＵ２６が動作を停止し、トライステートバッファーＴＢ１，ＴＢ２によって、実行部２５からのバスラインＢＵＳへの、フラッシュメモリー２１にアクセスするための信号の出力が遮断される。その一方、トライステートバッファーＴＢ１１，ＴＢ１２は、フラッシュメモリーライター３から端子４１，４２、端子２３１，２３２を介して端子Ｔ１１，Ｔ１２へ出力された信号を、信号Ｓ１，Ｓ２として、端子Ｔ１，Ｔ２を介してフラッシュメモリー２１の端子Ｆ１，Ｆ２へ出力する。

また、リセット信号ＲＥＳがローレベルになると、トライステートバッファーＴＢ１３〜ＴＢ１５によって、フラッシュメモリー２１の端子Ｆ３〜Ｆ５から出力された信号Ｓ３，Ｓ４，Ｓ５が、端子Ｔ１３〜Ｔ１５、端子２３３〜２３５、及び端子４３〜４５を介してフラッシュメモリーライター３へ出力される。

これにより、フラッシュメモリーライター３が切替部２８ａを介してフラッシュメモリー２１にアクセスするためのすべての信号が有効となる。このようにして、切替部２８ａは、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとのうち、フラッシュメモリーライター３からのアクセスを選択する。

以上のように、記憶素子書換システム１ａによれば、基板側コネクター２３にライター側コネクター４が接続されると、フラッシュメモリーライター３がフラッシュメモリー２１をアクセスすることが可能となる。

そして、フラッシュメモリーライター３は、接続ケーブル５、ライター側コネクター４、基板側コネクター２３、及びバスラインＢＵＳを介してフラッシュメモリー２１にアクセスし、フラッシュメモリー２１に記憶されているプログラムを書き換える。

これにより、記憶素子書換システム１ａ及び記憶素子搭載回路基板２ａは、背景技術のようにフラッシュメモリーに記憶されたプログラムを書き換えるためにフラッシュメモリー２１の書き換えプログラムを実行部２５に実行させる必要がない。従って、背景技術のように、フラッシュメモリー２１の書き換えプログラムに不具合があった場合にフラッシュメモリーに記憶されたプログラムを書き換えることができなくなる、という不都合が生じない。

これにより、記憶素子書換システム１ａ及び記憶素子搭載回路基板２ａは、回路基板に取り付けられたフラッシュメモリー２１に記憶されたプログラムを、フラッシュメモリー２１を回路基板に取り付けたまま書き換える確実性を向上させることが容易である。

また、基板側コネクター２３は、切替部２８によりフラッシュメモリーライター３からのアクセスを有効にさせるローレベルのリセット信号ＲＥＳを受け付ける端子２３０を含み、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５は、端子２３０によってローレベルのリセット信号ＲＥＳが受け付けられたとき、フラッシュメモリーライター３からフラッシュメモリー２１をアクセスするのための信号を選択する。これにより、フラッシュメモリーライター３は、ローレベルのリセット信号ＲＥＳを出力するだけで、フラッシュメモリー２１へのアクセスが可能となるので、フラッシュメモリー２１に対する、実行部２５からのアクセスとフラッシュメモリーライター３からのアクセスとを切り替えることが容易である。

また、フラッシュメモリーライター３は、必ずしもリセット信号ＲＥＳを外部要求信号として出力する必要はなく、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５の制御端子には、リセット信号ＲＥＳとは別の外部要求信号が入力される構成であってもよい。しかしながら、フラッシュメモリーライター３がリセット信号ＲＥＳを外部要求信号として出力することによって、フラッシュメモリーライター３からフラッシュメモリー２１へのアクセスが有効にされている期間中、実行部２５のＣＰＵ２６がリセットされて停止する。その結果、フラッシュメモリー２１へアクセスできない状態で実行部２５が動作して誤動作することが防止される。

また、記憶素子搭載回路基板２とは異なり、記憶素子搭載回路基板２ａでは、基板側コネクター２３と、フラッシュメモリー２１とは、直接接続されておらず、ＳｏＣ２２ａを介して接続されている。そして、トライステートバッファーＴＢ１，ＴＢ２，ＴＢ１１〜ＴＢ１５がＳｏＣ２２ａに集積化されているため、第三者には、基板側コネクター２３からフラッシュメモリー２１をアクセス可能であることがわからない。従って、第三者が、基板側コネクター２３を用いてフラッシュメモリー２１に不正にアクセスすることを防止することができるので、記憶素子搭載回路基板２ａのセキュリティを向上することができる。

１，１ａ 記憶素子書換システム
２，２ａ 記憶素子搭載回路基板
３ フラッシュメモリーライター
４ ライター側コネクター
５ 接続ケーブル
２１ フラッシュメモリー（記憶素子）
２２，２２ａ ＳｏＣ（集積回路）
２３ 基板側コネクター（接続部）
２４ リセットＩＣ
２５ 実行部
２６ ＣＰＵ
２７ フラッシュコントローラー
２８，２８ａ 切替部
４０〜４５，２３１〜２３５，Ｔ０〜Ｔ５，Ｔ１１〜Ｔ１５，Ｆ１〜Ｆ５ 端子
２３０ 端子（外部要求受信端子）
Ｂ１〜Ｂ３，Ｂ１３〜Ｂ１５ バッファー
ＢＵＳ バスライン
ＩＮＶ インバーター
ＲＥＳ リセット信号
ＴＢ１，ＴＢ２ トライステートバッファー（遮断部、選択部）
ＴＢ１１〜ＴＢ１５ トライステートバッファー（選択部）
ＴＢ２１，ＴＢ２２ トライステートバッファー

Claims (5)

1. プログラムを記憶する書き換え可能な不揮発性の記憶素子と、
   前記記憶素子に接続された第一端子と、前記第一端子を介して前記記憶素子に接続可能に構成された第二端子と、前記第二端子を介さず、前記第一端子を介して前記記憶素子にアクセスすることによって、前記記憶素子に記憶されたプログラムを実行する実行部と、を備えた集積回路と、
   前記記憶素子に記憶されたプログラムを書き換え可能な外部装置を接続可能に構成され且つ前記第二端子に接続され、前記外部装置が接続された場合に前記外部装置から前記第二端子及び前記第一端子を介して前記記憶素子にアクセスするための接続部と、
   前記記憶素子に対する、前記実行部からのアクセスと前記外部装置からの前記接続部を介したアクセスとのうちいずれを有効にするかを切替可能な切替部と
   を備え、
   前記切替部は、
   前記実行部から前記記憶素子へアクセスするための信号と、前記外部装置から前記接続部を介して前記記憶素子へアクセスするための信号とのうちいずれかを選択し、前記選択された信号を有効として前記記憶素子へ出力する選択部を含み、
   前記選択部によって前記実行部から前記記憶素子へアクセスするための信号が有効にされると、前記記憶素子に係る信号とは別の信号を前記第二端子を介して前記集積回路の外部へ出力可能にし、且つ、前記第二端子に入力された信号を前記記憶素子とは別の回路へ出力可能にする記憶素子搭載回路基板。
2. 前記接続部は、
   前記切替部によって前記外部装置からの前記接続部を介したアクセスを有効にさせる外部要求信号を受け付ける外部要求受信端子を含み、
   前記選択部は、
   前記外部要求受信端子によって前記外部要求信号が受け付けられたとき、前記外部装置からの前記接続部を介して前記記憶素子へアクセスするための信号を選択する請求項１記載の記憶素子搭載回路基板。
3. 前記外部要求信号は、
   前記実行部をリセットするリセット信号である請求項２に記載の記憶素子搭載回路基板。
4. 前記記憶素子は、フラッシュメモリーである請求項１〜３のいずれか１項に記載の記憶素子搭載回路基板。
5. 請求項１〜４のいずれか１項に記載の記憶素子搭載回路基板と、
   前記接続部に接続された前記外部装置とを含み、
   前記外部装置は、
   前記接続部を介して前記記憶素子へアクセスし、前記記憶素子に記憶されたプログラムを書き換える記憶素子書換システム。

Images