JP2004246939A

JP2004246939A - 電子機器のメモリオンボード書込み装置および電子機器

Info

Publication number: JP2004246939A
Application number: JP2003033127A
Authority: JP
Inventors: Eiji Otsuka; 英治大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-02-12
Filing date: 2003-02-12
Publication date: 2004-09-02

Abstract

【課題】低コストで、電子機器のメモリオンボード書込み方法を実現することを目的とする。
【解決手段】回路基板ＰＢのフラッシュメモリ３ｐとＣＰＵ１ｐとを接続するトライステートバッファ４ｐ、５ｐを開放状態に設定し、フラッシュメモリ３ｐとＣＰＵ１ｐとを切離し、一方、そのフラッシュメモリ３ｐのアドレスライン、データラインをコネクタ６ｐ、６ｍによりマスタボードＭＢのＣＰＵ１ｍが制御するアドレスライン、データライン等と接続する。そして、マスタボードＭＢのＣＰＵ１ｍの出力ポート信号により、ゲート回路９ｍとトライステートゲート５ｍを制御して、ＣＰＵ１ｍが不揮発性メモリ８ｍから読出したプログラムを回路基板のフラッシュメモリ３ｐにコピーしてオンボード書込みを行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電子機器のメモリオンボード書込み装置および電子機器に関する。
【０００２】
【従来の技術】
マイクロコンピュータ等を利用して動作する電子機器では、その動作プログラムやデータ（以下プログラムと称す）をその電子機器の製造時にメモリに書込む。また調整時や稼動後にそのプログラムを修正する必要がある時には、そのメモリの記憶内容の一部変更、あるいは前面書き換えを行う事が必要である。
【０００３】
プログラムが書込まれたメモリは、ソケットを介して回路基板に実装されている。そして、プログラム変更等については、このメモリをソケットから脱着交換して対処したが、作業効率や製品信頼性確保等の理由から、メモリを回路基板上に半田付けで取付けたままで、メモリにプログラムの書込みや変更を行うオンボード書込み方法も採用されている。
【０００４】
近年、フラッシュメモリなど電気的消去可能な不揮発性メモリを利用し、製品出荷後の機能向上をこのオンボード書込み方法によるプログラムの更新によって行う電子機器が多く生まれている。
【０００５】
このフラッシュメモリの更新をするため、電子機器には、そのフラッシュメモリのプログラムを書き換えるライタプログラムを持つよう構成されている。
【０００６】
また、ライタプログラムはブートプログラムの構成の一部となりシステムのプログラム更新に利用する。また、その電子機器の製造時において最初にプログラムの書込みを行う時にも、ライタプログラムを起動させてフラッシュメモリにプログラムを書込む。
【０００７】
近年では製品のプログラムサイズが大きく、ライタプログラムが複雑化し、また書込み時間が大きくなることを防ぐため、電子機器には、サイズの小さなブートプログラムのみを搭載し、サイズの大きなプログラムはそのブートプログラムを起動することで、製品自らは、外部装置等（オンボードライタ）を使ってプログラム書込みを行っている。
【０００８】
図３は、従来のオンボード書換え方法によるプログラムの更新に対応した電子機器の構成を示すブロック図であって、電子機器は、ＣＰＵ１０１、プログラムを実行する際のワークメモリＤＲＡＭ１０２、プログラムを搭載しているフラッシュメモリ１０３および、不揮発性メモリＩ／Ｆ（インタフェースはＩ／Ｆと記す）１０４、および不揮発性メモリ１０５から構成される。
【０００９】
不揮発性メモリＩ／Ｆ１０４は、例えばスマートメディア（登録商標）のような不揮発性メモリ１０５をＣＰＵ１０１に接続するためのインタフェースで、ここに装着された不揮発性メモリ１０５にフラッシュメモリ１０３に書込むプログラムが記憶されている。
【００１０】
図４は、従来の電子機器に搭載されたフラッシュメモリのオンボード書込みの手順を説明するフローチャートであり、以下、図４を参照してオンボード書込み手順を説明する。
【００１１】
フラッシュメモリ１０３にプログラムを書込む時には、電子機器の電源が投入されるとフラッシュメモリ１０３に書込まれていたブートプログラムがワークメモリであるＤＲＡＭ１０２へコピーされる（図４のステップｓ１０１）。そしてＣＰＵ１０１は、ＤＲＡＭ１０２にコピーされたブートプログラムを実行する（ステップｓ１０２）。
【００１２】
このブートプログラムは、不揮発性メモリＩ／Ｆ１０４に装着されている不揮発性メモリ１０５からプログラムを読取り、それを更にフラッシュメモリ１０３に書込む（ステップｓ１０２）。
【００１３】
なお、この不揮発性メモリＩ／Ｆ１０４に、不揮発性メモリ１０５の代わりにプログラムエミュレータのようなプログラム開発装置もしくはメモリライタの様にＣＰＵ１０１に対してフラッシュメモリ１０３に記憶するプログラムを供給する装置を接続して、そこからフラッシュメモリ１０３に書込むプログラムをダウンロードして書込みを行うものもある。
【００１４】
しかし、フラッシュメモリにオンボードによりプログラムを書込むためのオンボードライタを各機器に合せ開発するとコストが都度発生する。その開発コストを削減する為に汎用のオンボードライタ、例えば、ＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）と呼ばれる方法などを用いてプログラムをメモリに書込む場合が増えている。（例えば、非特許文献１参照。）。
【００１５】
ところが、ＪＴＡＧを用いたメモリ書込み方法では、電子機器に搭載されているＣＰＵがＪＴＡＧに対応している必要があり、廉価で小型のＣＰＵではＪＴＡＧに対応できない。また、ＪＴＡＧでは、電子機器の機種や機能毎にメモリ書込みを行うためのプログラムを開発することが必要であるほか、ＪＴＡＧ対応機器の装置コストも高く、コスト面の削減効果が必ずしも充分でない問題があった。
【００１６】
【非特許文献１】
坂巻佳壽美著「ＪＴＡＧテストの基礎と応用」ＣＱ出版社、１９９８年１２月１日
【００１７】
【発明が解決しようとする課題】
従来の電子機器にメモリを回路基板に装着したままでプログラムを書込むオンボード書込み方法は、メモリにプログラムを書込む専用のライタの開発コストを要し、ＪＴＡＧのような汎用のメモリ（プログラム）ライタでも書込みプログラムの開発や装置のコストがかかる問題があった。
【００１８】
本発明は上記問題を解決するためになされたもので、低コストで、簡単な制御でオンボードメモリにプログラムを電子機器のメモリオンボード書込み装置および電子機器を実現することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の電子機器のメモリオンボード書込み装置は、回路基板に第１のフラッシュメモリを装着したままで、前記第１のフラッシュメモリにプログラムを書込む電子機器のメモリオンボード書込み装置であって、ＣＰＵと、ブートプログラムが記憶される第２のフラッシュメモリと、前記第２のフラッシュメモリのアドレスライン、データラインと前記第１のフラッシュメモリのアドレスライン、データラインとを接続する手段と、前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムを提供するプログラム提供手段と、前記ＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態に設定し、前記ＣＰＵが前記プログラムを提供する手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態に設定する制御信号を前記第１のフラッシュメモリに出力する手段とを有し、前記ＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする。
【００２０】
また、本発明の電子機器は、回路基板のフラッシュメモリにプログラムを書込むメモリオンボード書込み装置を有する電子機器であって、前記回路基板は、第１のＣＰＵと、第１のフラッシュメモリと、前記第１のＣＰＵと前記第１のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続される第１の接続手段とを有し、前記メモリオンボード書込み装置は、第２のＣＰＵと、ブートプログラムが記憶される第２のフラッシュメモリと、前記第２のＣＰＵと前記第２のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続され、且つ前記第１の接続手段と接続する第２の接続手段と、前記第２のＣＰＵによって前記第１のフラッシュメモリに書込むプログラムを提供するプログラム提供手段と、前記第２のＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態に設定し、前記第２のＣＰＵが前記プログラム提供手段から前記プログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態に設定する制御信号を前記第１のフラッシュメモリに出力する手段とを有し、前記第２のＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
図１は、本発明の電子機器のメモリオンボード書込み方法の実施の形態を示すブロック図である。
【００２３】
図１において、電子機器の回路基板ＰＢは、ＣＰＵ１ｐ、プログラムを実行する際のワークメモリＤＲＡＭ２ｐ、プログラムを搭載するフラッシュメモリ３ｐ、トライステートバッファ４ｐおよび５ｐ、コネクタ６ｐ（端子Ａ〜端子Ｆ）から構成されている。
【００２４】
ここでいう“コネクタ”とは、“プラグ”と“リセプタクル”もしくは“ジャック”の組合せからなる接栓（噛合構造）もしくは、回路基板に信号接続用の“ランド”を設け、その“ランド”と接触する“ピン”等の押圧による接触子との組合せ等の方法による電気的接続を行う手段を意味する。
【００２５】
ＣＰＵ１ｐとフラッシュメモリ３ｐとの間のアドレスラインと制御ラインには、トライステートバッファ４ｐと５ｐがそれぞれ挿入され、そのトライステートバッファ４ｐと５ｐの出力（フラッシュメモリ３ｐ）側は、それぞれコネクタ６ｐの端子Ａおよび端子Ｂに接続されている。
【００２６】
又、ＣＰＵ１ｐのデータラインの出力は、コネクタ６ｐの端子Ｃに接続され、トライステートバッファ４ｐおよび５ｐの制御入力は、それぞれコネクタ６ｐの端子Ｄおよび端子Ｅに接続されている。又、回路基板ＰＢのＣＰＵリセット信号がコネクタ６ｐの端子Ｆに接続されている。
【００２７】
マスタボードＭＢは、電子機器の回路基板ＰＢに搭載されたフラッシュメモリ３ｐをオンボード書込みによってプログラムを書込むための製造・調整装置であって、回路の構成および接続は電子機器の回路基板ＰＢと同様であるが、不揮発性メモリＩ／Ｆ７ｍ、不揮発性メモリ８ｍおよびゲート回路９ｍの追加と接続変更等がなされている。
【００２８】
即ち、マスタボードＭＢは、ＣＰＵ１ｍ、プログラムを実行する際のワークメモリＤＲＡＭ２ｍ、ブートプログラムを記憶しているフラッシュメモリ３ｍ、トライステートバッファ４ｍ、５ｍ、ゲート回路９ｍおよび回路基板ＰＢのコネクタ６ｐに対応して接続するコネクタ６ｍ（端子Ａ〜端子Ｆ）から構成されている。
【００２９】
このコネクタ６ｍは、マスタボードＭＢから引き出されたリード線の先に取付けられるか、もしくは、マスタボードボードＭＢの基板端部等に取付けられ、回路基板ＰＢのコネクタ６ｐと接触もしくは噛合する様になっている。
【００３０】
又、ＣＰＵ１ｍには不揮発性メモリＩ／Ｆ７ｍが接続され、不揮発性メモリＩ／Ｆ７ｍに装着された不揮発性メモリ８ｍには、回路基板ＰＢのフラッシュメモリ３ｐに書込まれるプログラムが記憶されている。なお、この不揮発性メモリＩ／Ｆ７ｍには、不揮発性メモリ８ｍの代わりにプログラムエミュレータの様なプログラム開発装置、もしくはメモリライタの様なＣＰＵ１ｍに対してフラッシュメモリ３ｐに搭載するプログラムを供給する装置が接続される構成であっても良い。
【００３１】
ＣＰＵ１ｍとフラッシュメモリ３ｍとの間のアドレスラインと制御ラインにトライステートバッファが４ｍ、５ｍがそれぞれ挿入され、そのトライステートバッファ４ｍの出力（フラッシュメモリ３ｍ）側は、フラッシュメモリ３ｍとコネクタ６ｐｍの端子Ａに接続されている。
【００３２】
ＣＰＵ１ｍの出力ポートは、２つに分岐され、１つは、トライステートバッファ５ｍの制御端子に接続され、また他方は、ゲート回路路９ｍの正論理入力に接続されている。そして、そのゲート回路９ｍの出力（負論理）端子はコネクタ６ｍの端子Ｂに接続されている。
【００３３】
回路基板ＰＢのトライステートバッファ４ｐの出力、即ち、フラッシュメモリ３ｐのアドレスラインは、回路基板ＰＢのコネクタ６ｐの端子ＡおよびマスタボードＭＢのコネクタ６ｍの端子Ａを介してＣＰＵ１ｍのアドレスラインのトライステートバッファ４ｍの出力側、即ち、フラッシュメモリ３ｍのアドレスラインに接続されている。
【００３４】
また、ＣＰＵ１ｐとフラッシュメモリ３ｐ間のデータラインは、コネクタ６ｐの端子Ｃおよびコネクタ６ｍの端子Ｃを介してＣＰＵ１ｍとフラッシュメモリ３ｍ間のデータラインに接続されている。
【００３５】
従って、フラッシュメモリ３ｐとフラッシュメモリ３ｍのアドレスラインとデータラインとは、共通に接続されている。
【００３６】
又、マスタボードＭＢのトライステートバッファ４ｍの制御端子は抵抗を介して接地（ＧＮＤ）され、“Ｌ”に常に設定されているので、トライステートバッファ４ｍは常にクローズ（ローインピーダンス）状態である。
【００３７】
一方、ＣＰＵ１ｍの制御ラインの出力は、２つに分岐され、１つはトライステートバッファ５ｍを経由してフラッシュメモリ３ｍの制御ラインに接続され、他方は、ゲート回路路９ｍの負論理入力に接続されている。
【００３８】
そして、そのゲート回路９ｍの出力（負論理）端子はコネクタ６ｍの端子Ｂに接続され、更に回路基板ＰＢのコネクタ６ｐの端子Ｂを介して、フラッシュメモリ３ｐの制御ラインに接続されている。
【００３９】
従って、ＣＰＵ１ｍの出力ポートの信号が“Ｈ”の時、トライステートバッファ５ｍはオープン（ハイインピーダンス）になり、フラッシュメモリ３ｍは書込・読出し禁止（以下ディセーブルと記す。）状態になる一方、ゲート回路９ｍを介した制御信号が回路基板ＰＢのフラッシュメモリ３ｐの制御ラインに入力され、他方のフラッシュメモリ３ｐは書込・読出し可能（以下イネーブルと記す。）状態になる。
【００４０】
即ち、ＣＰＵ１ｍは出力ポートからの信号によって、マスタボードＭＢのトライステートバッファ５ｍとゲート回路９ｍを制御し、ゲート回路９ｍに接続される制御ライン（即ち、フラッシュメモリ３ｐ）をアクティブにするか、トライステート５ｍに接続される制御ライン（即ち、フラッシュメモリ３ｍ）をアクティブにするかによって、どちらか一方のフラッシュメモリを書込み可能となるように制御することができる。
【００４１】
図２は、マスタボードＭＢを電子機器の回路基板ＰＢに接続して、回路基板ＰＢのフラッシュメモリ３ｐの書込みを行うシーケンスを説明する状態図である。
【００４２】
マスタボードＭＢと回路基板ＰＢは、各々のコネクタ６ｍとコネクタ６ｐを所定の位置で接触もしくは噛合することによって接続され、信号が入出力される。
【００４３】
接続後、マスタボードＭＢと回路基板ＰＢの電源が投入される（図２のステップｓ１１）と、電源の立上りのリセット解除動作により、マスタボードＭＢのＣＰＵ１ｍは、ブートプログラムをフラッシュメモリ３ｍから読出して実行を開始する（図２のステップｓ１２）。
【００４４】
回路基板ＰＢのコネクタ６ｐの端子Ｆは、コネクタ６ｍの端子Ｆを介してＧＮＤに接続されているので、回路基板ＰＢのＣＰＵ１ｐがリセット状態に保たれ、ＣＰＵ１ｐが暴走してデータバス（各ライン）に出力が出ないようになっている。
【００４５】
また、トライステートバッファ４ｐ、５ｐの制御端子は、それぞれコネクタ６ｍの端子Ｄ、端子Ｅを介してＶＣＣ（電源）に接続されているので、常にオープン（ハイインピーダンス）となり、フラッシュメモリ３ｐは、ＣＰＵ１ｐから切離された状態となる。
【００４６】
一方、電源投入時はＣＰＵ１ｍの出力ポート信号は、“Ｌ”状態となっており、この出力ポート信号が制御端子に入力されているトライステートバッファ５ｍはクローズ（ローインピーダンス）となり、フラッシュメモリ３ｍからプログラムを読み出せる（イネーブル）状態とする。そして、ゲート回路９ｍの出力は“Ｌ”となり、その出力信号がコネクタ６ｍ、６ｐの端子Ｂを介して回路基板ＰＢのフラッシュメモリ３ｐに供給していることから、電源投入直後はフラッシュメモリ３ｐを書込み禁止（ディセーブル）状態にする。
【００４７】
即ち、マスタボードボードＭＢ側のフラッシュメモリ３ｍはブートプログラムが読み出されている間、イネーブル状態に設定され、回路基板ＰＢ側のフラッシュメモリ３ｐはブートプログラムが実行される間、ディセーブル状態に設定される（図２のステップｓ１３）。
【００４８】
そして、マスタボードＭＢのＣＰＵ１ｍは、スタートアドレスを与えイネーブル状態のフラッシュメモリ３ｍからブートプログラムを読出し、ＤＲＡＭ２ｍにコピーする（図２のステップｓ１４）。
【００４９】
次に、ＣＰＵ１ｍは、マスタボードＭＢのフラッシュメモリ３ｍに書込みが行われない様、出力ポート信号を“Ｈ”に切替えて、トライステートバッファ５ｍをオープン（ハイインピーダンス）に制御することにより、制御ラインをハイインピーダンスにして書込みが行われないようフラッシュメモリ３ｍをディセーブル状態にする。
【００５０】
この時、回路基板ＰＢのフラッシュメモリ３ｐの制御ラインにゲート回路９Ｂから“Ｈ”の制御信号が供給されるため、フラッシュメモリ３ｐはイネーブル状態になり、書込みが可能な状態となる（図２のステップｓ１５）。
【００５１】
即ち、回路基板ＰＢ側のフラッシュメモリ３ｐは、ＣＰＵ１ｍが不揮発性メモリ８ｍからプログラムを読出してフラッシュメモリ３ｐに出力する間、イネーブル状態に設定され、マスタボードボードＭＢ側のフラッシュメモリ３ｍは、フラッシュメモリ３ｐにプログラムが書込まれている間、ディセーブル状態に設定される。
【００５２】
そして、ＣＰＵ１ｍは、不揮発性メモリＩ／Ｆ７ｍに装着されている不揮発性メモリ８ｍから、回路基板ＰＢのフラッシュメモリ３ｐに書込むプログラムを読取り、コネクタ６ｐ，６ｍの端子Ｃ、およびデータラインを介してフラッシュメモリ３ｐに供給される。この時、書込みアドレスはＣＰＵ１ｍからトライステート４ｍ、コネクタ６ｐ，６ｍの端子Ａ、およびアドレスラインを介してフラッシュメモリ３ｐに供給され、プログラムの書込み処理が実行される（図２のステップｓ１６）。書込みが終了するとベリファイを行う（図２のステップｓ１７）。
【００５３】
そこで、ベリファイが終了すれば、例えば、ＣＰＵ１ｍがラッチ機能付のランプ（図示せず）を点灯し、プログラムの書込み終了を通知する（図２のステップｓ１８）。
【００５４】
そして、電源を遮断して書込み操作を終了する（図２のステップｓ１９）。
【００５５】
もしも、ベリファイにより書込みに不具合が有った時は、その不具合を通知するラッチ機能付のランプを点灯させ、電源を遮断して、調整・修正等に備える。
【００５６】
この実施形態によれば、不揮発性メモリ８ｍにプログラムを記憶したマスタボードＭＢから回路基板ＰＢのフラッシュメモリ３ｐにそのプログラムをコピーする装置において、高価な設備を使用せず、製品に使用する回路基板に僅かな改造を加えるだけでマスタボードＭＢをメモリライタとすることができるので、コストがかからなくて済む。即ち、マスタボードと製品の回路基板の論理設計は共通化されており、それぞれ独自に開発する必要がない。そして、制御ラインをアクティブ、非アクティブ状態に設定して、フラッシュメモリ３ｍをイネーブル状態とする時、フラッシュメモリ３ｐをディセーブル状態にし、フラッシュメモリ３ｐをイネーブル状態とする時、フラッシュメモリ３ｍをディセーブル状態することにより簡単にメモリの書込み制御が行える。
【００５７】
従って、大量にプログラムをコピーするような製造を行う場合でも安価なマスタボードを多数準備することにより、低コストでオンボード書込みが実現できる。
【００５８】
【発明の効果】
以上述べたように、本発明によれば、製品に使用する回路基板を改造したマスタボードを専用のオンボードライタとすることにより、低コストでプログラムをメモリにオンボードで書込むオンボードライタを実現することができる。
【図面の簡単な説明】
【図１】本発明電子機器のメモリオンボード書込み方法の実施の形態を示すブロック図。
【図２】本発明のフラッシュメモリの書込みシーケンス図。
【図３】メモリのオンボード書込みに対応した従来の電子機器の構成を示すブロック図。
【図４】従来のオンボード書込みの手順のフローチャート。
【符号の説明】
１ｍ、１ｐＣＰＵ
２ｍ、２ｐＤＲＡＭ
３ｍ、３ｐフラッシュメモリ
４ｍ、４ｐ、５ｍ、５ｐトライステートバッファ
６ｍ、６ｐコネクタ
７ｍ不揮発性メモリＩ／Ｆ（インタフェース）
８ｍ不揮発性メモリ
９ｍゲート回路
ＭＢマスタボード
ＰＢ回路基板

Claims

回路基板に第１のフラッシュメモリを装着したままで、前記第１のフラッシュメモリにプログラムを書込む電子機器のメモリオンボード書込み装置であって、
ＣＰＵと、
ブートプログラムが記憶される第２のフラッシュメモリと、
前記第２のフラッシュメモリのアドレスライン、データラインと前記第１のフラッシュメモリのアドレスライン、データラインとを接続する手段と、
前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムを提供するプログラム提供手段と、
前記ＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態に設定し、前記ＣＰＵが前記プログラムを提供する手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態に設定する制御信号を前記第１のフラッシュメモリに出力する手段とを有し、
前記ＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする電子機器のメモリオンボード書込み装置。
前記制御信号を前記第１のフラッシュメモリの制御ラインに出力することを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
前記第２のフラッシュメモリは、前記制御信号によって前記ブートプログラムが読み出されている間、書込・読出し可能状態に設定され、前記第１のフラッシュメモリに前記プログラムが書込まれている間、書込・読出し禁止状態に設定されることを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
前記プログラム提供手段は、不揮発性メモリであることを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
前記プログラム提供手段は、プログラム開発装置、もしくはパーソナルコンピュータ等のプログラムを出力する装置であることを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
回路基板のフラッシュメモリにプログラムを書込むメモリオンボード書込み装置を有する電子機器であって、
前記回路基板は、
第１のＣＰＵと、
第１のフラッシュメモリと、
前記第１のＣＰＵと前記第１のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続される第１の接続手段とを有し、
前記メモリオンボード書込み装置は、
第２のＣＰＵと、
ブートプログラムが記憶される第２のフラッシュメモリと、
前記第２のＣＰＵと前記第２のフラッシュメモリとの間のアドレスライン、データラインに接続され、且つ前記第１の接続手段と接続する第２の接続手段と、
前記第２のＣＰＵによって前記第１のフラッシュメモリに書込むプログラムを提供するプログラム提供手段と、
前記第２のＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態に設定し、前記第２のＣＰＵが前記プログラム提供手段から前記プログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態に設定する制御信号を前記第１および第２の接続手段を介して前記第１のフラッシュメモリの制御ラインに出力する手段とを有し、
前記第２のＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする電子機器。
前記第２のフラッシュメモリは、前記制御信号によって前記ブートプログラムが読み出されている間、書込・読出し可能状態に設定され、前記第１のフラッシュメモリに前記プログラムが書込まれている間、書込・読出し禁止状態に設定されることを特徴とする請求項６記載の電子機器。
前記第１のＣＰＵと前記第１のフラッシュメモリとの間のアドレスラインおよび制御ラインに設けられた第１のトライステートバッファと、前記第２のＣＰＵと前記第２のフラッシュメモリとの間のアドレスラインおよび制御ラインに設けられた第２のトライステートバッファとを設け、
前記第１および第２の接続手段を接続した時、前記第１のトライステートバッファをオープンにし、前記第２のトライステートバッファをクローズにすることを特徴とする請求項６記載の電子機器。