CN112148629A - 用于在总线上寻址集成电路的方法和对应设备 - Google Patents

用于在总线上寻址集成电路的方法和对应设备 Download PDF

Info

Publication number
CN112148629A
CN112148629A CN202010553148.3A CN202010553148A CN112148629A CN 112148629 A CN112148629 A CN 112148629A CN 202010553148 A CN202010553148 A CN 202010553148A CN 112148629 A CN112148629 A CN 112148629A
Authority
CN
China
Prior art keywords
integrated circuit
address
bus
slave
slave integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010553148.3A
Other languages
English (en)
Inventor
P·阿努尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Alps SAS
Original Assignee
STMicroelectronics Alps SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Alps SAS filed Critical STMicroelectronics Alps SAS
Publication of CN112148629A publication Critical patent/CN112148629A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/24—Loading of the microprogram
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/321—Program or instruction counter, e.g. incrementing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/546—Message passing systems or structures, e.g. queues
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Abstract

本公开的实施例涉及用于在总线上寻址集成电路的方法和对应设备。方法可以被用于寻址连接到总线的从机集成电路。从机集成电路具有在总线上的默认地址。该方法包括在从机集成电路处接收在总线上传达的寻址消息。该寻址消息包含替换地址。该方法还包括：在接收到寻址消息时，利用替换地址替换在从机集成电路内的默认地址；重新启动从机集成电路；并且在重新启动时，分配替换地址作为新默认地址。

Description

用于在总线上寻址集成电路的方法和对应设备
相关申请的交叉引用
本申请要求于2019年6月26日提交的申请号为1906951的法国专利申请的优先权，该申请在此通过引用并入本文。
技术领域
实施例涉及一种用于在总线上寻址集成电路的方法和设备。
背景技术
I2C(“集成电路间”)总线是一种众所周知的集成电路间串行通信标准。
图1示出了在I2C总线上实行通信的一个示例的信号。
I2C总线具有两条导线，串行数据线SDA和串行时钟线SCL，它们在连接到I2C总线的集成电路之间传输信息。每个从机集成电路都由唯一从机地址识别(例如，无论它是微控制器、存储器还是键盘接口)，并且能够依据集成电路的功能而作为发射器和/或接收器。
唯一从机地址通常在集成电路的制造期间被分配给从机集成电路。
除了发射器和接收器之外，集成电路在数据传输期间还可以被视为主机或从机。主机集成电路是触发在总线上的数据传送并且生成时钟信号以允许该传送的设备。在此时，任何寻址的集成电路都被视为从机。
线SDA是双向线，并且待经由I2C总线通信的数据由可以具有高(HIGH)电平或低(LOW)电平的信号形成。
在数据传输期间，线SDA的信号必须在时钟信号的高时段期间被稳定。仅当在线SCL上的时钟信号为低时，数据线SDA的高或低状态才能被改变。
所有事务都从开始条件“开始(START)”STT开始，并且利用结束条件“停止(STOP)”STP完成。当SCL为高时，在线SDA上的从高到低的变换定义开始条件STT。当SCL为高时，在线SDA上的由低到高变换定义结束条件STP。
在SDA线上，信号的高电平和低电平分别表示逻辑值“1”和“0”。
数据传送遵循由图1示出的格式。在开始条件STT之后，分派从机地址SLADR。该地址在7个比特上被编码，然后在第八方向比特上被编码
Figure BDA0002543233790000021
“0”指示数据传输(或写入操作)W，并且“1”指示数据接收请求(或读取操作)R。
数据DATA1、DATA2在线SDA上被逐字节(即，8个比特)地传输。每次传送能够发射的字节的数目没有限制。每个字节后必须跟随确认比特ACK。按照惯例，数据DATA1、DATA2在第一比特位置中利用最高有效比特MSB传送。
在每个字节之后进行确认。确认比特ACK允许接收器向发射器发送信号，通知该字节已被成功接收并且可以分派另一字节。
数据传送始终利用由主机所生成的结束条件STP完成。
然而，唯一从机地址可以通用于多个集成电路，例如，当从机集成电路由不同的制造商提供、创建了地址冲突时，主机集成电路响应于包含从机地址的消息而接收多个消息。
在总线的其他用途中，由从机集成电路的制造商分配的唯一从机地址不适合用于总线的实现方式。然后，需要修改该地址，使得标识特定集成电路(例如，键盘)的、由主机集成电路实现的指令承载预定义的从机地址。
目前，集成电路包含输入/输出端口，其对于本领域技术人员而言缩写为GPIO“通用输入/输出”，用于配置唯一从机地址。
然而，端口被独占或临时用于寻址损害其他功能或限制端口的使用的从机集成电路。如果针对其他功能需要附加端口，则必须添加端口，因而增加从机集成电路的硅表面及其消耗。
另一已知解决方案包括，在制造电路时，分配由电路的用户提供的预确定的地址。
然而，这使电路的制造复杂化。
发明内容
本发明的实现方式和实施例涉及连接到总线的集成电路，例如，由I2C总线连接的至少一个从机集成电路和一个主机集成电路。特定实施例涉及对在总线上的这些从机电路的寻址。
实施例可以在不使用端口的情况下简化从机集成电路的寻址，并且在同时在电路的寻址中提供提高的灵活性。
根据一些实现方式和实施例，有利地提出了利用通信标准来改变唯一从机地址，而无需使用从机集成电路的物理资源(硬件)。
根据一个方面，方法可以被用于寻址连接到总线的至少一个从机集成电路。至少一个从机电路具有在总线的默认地址。该方法包括，在至少一个从机集成电路内，在接收到在总线上传达的并且包含替换地址的寻址消息时，利用替换地址替换默认地址。
通过接收能够经由从机集成电路的通信接口解释的寻址消息来有利地改变默认地址，而无需实现从机集成电路的附加物理资源(硬件)。
根据一种实现方式，该总线是I2C总线，并且寻址消息由连接到该总线的主机集成电路传输。
根据另一实现方式，至少一个从机集成电路还具有第二唯一地址，并且寻址消息包含第二地址，使得从机集成电路将自身标识为寻址消息的预期接收者。
仅配置由包含在寻址消息中的第二唯一地址表示的从机集成电路，以便利用替换地址替换其默认地址。
第二唯一地址是从机集成电路的扩展地址。
与默认地址相反，无法由总线识别该地址。
根据又一实现方式，多个从机集成电路被连接到总线，并且寻址消息还包含能够由从机电路解释的指示，仅由包含在寻址消息中的第二地址所表示的从机集成电路利用替换地址替换其默认地址。
根据又一实现方式，利用替换地址替换默认地址包括：将替换地址储存在从机集成电路的非易失性存储器中，并且在从机电路的每次后续重新启动时，从机集成电路读取定义其在总线上的默认地址的存储器的内容。
在利用替换地址替换默认地址的每次后续重新启动时，由替换地址在总线上标识从机集成电路。
根据另一实现方式，利用替换地址替换默认地址包括：将替换地址储存在从机集成电路的易失性存储器中，并且在从机集成电路的每次后续重新启动时，主机集成电路重新传输该寻址消息。
根据另一方面，提出了一种设备，该设备包括至少一个连接到总线的从机集成电路，该至少一个从机电路具有在总线上的默认地址，该设备被配置为在接收到在总线上传达的、并且包含替换地址的寻址消息时，利用替换地址替换在至少一个从机集成电路内的默认地址。
根据一个实施例，该设备还包括连接到总线的主机集成电路，该总线是I2C总线，该主机电路被配置为传输寻址消息。
根据另一实施例，从机集成电路还具有第二唯一地址，并且寻址消息包含该第二地址，使得从机集成电路被配置为将其自身标识为寻址消息的预期接收者。
根据又一实施例，该设备具有多个连接到总线的从机集成电路，并且寻址消息还包含能够由从机集成电路解释的指示，仅配置由包含寻址消息中的第二地址所表示的从机集成电路，以便利用替换地址替换其默认地址。
根据又一实施例，从机集成电路包括非易失性存储器，该非易失性存储器被配置为储存替换地址，使得在从机集成电路的每次后续重新启动时，从机集成电路被配置为读取定义其在总线上的默认地址的存储器的内容。
根据又一实施例，从机集成电路包括易失性存储器，该易失性存储器被配置为储存替换地址，主机集成电路被配置为在从机集成电路的每次后续重新启动时，重新传输寻址消息。
附图说明
基于检查对完全非限制性实施例的详细描述和附图，本发明的其他优点和特征将变得显而易见，其中：
图1示出了在I2C总线上实行通信的一个示例的信号；
图2示出了具有连接到总线的从机集成电路的设备的第一实施例的一个示例；
图3示出了设备的第二实施例的一个示例；以及
图4图示了根据本发明的实施例的设备的一个示例性实现方式。
具体实施方式
参考图2，其示出了具有连接到总线3的从机集成电路2的设备1的第一实施例的一个示例。
设备1还包括连接到总线3的主机集成电路4。主机集成电路4在总线3上由地址ADD4标识。例如，总线3是I2C总线。
设备1可以包括第二从机集成电路5，该第二从机集成电路5被配置为与总线3通信。
第二从机集成电路5可以具有与从机集成电路2的体系架构相同或不同的体系架构。
在下文中，假设第二从机集成电路5具有与从机集成电路2的体系架构相同的体系架构。
从机集成电路2包括被配置为与总线3通信的通信接口6、以及由内部总线9彼此连接的处理单元7和非易失性存储器8。
非易失性存储器8例如是闪存。
通信接口6包括通信模块10，该通信模块10首先连接到总线3的串行数据线SDA和串行时钟线SCL，并且其次连接到易失性存储器11(例如，RAM存储器)。
更进一步地，通信接口6包括初始化寄存器12。
易失性存储器11和初始化寄存器12被连接到内部总线9。
初始化寄存器12包含由设备1的制造商给定的默认地址ADD1和第二唯一地址ADD2(扩展地址)。
默认地址ADD1允许主机集成电路4标识在总线3上的从机集成电路2。
由于从机集成电路2和从机集成电路5的体系架构相同，所以假设第二电路5的默认地址与从机集成电路2的默认地址相同，使得两个电路2和5在总线3上由相同的地址ADD1标识，并且第二电路5具有与从机集成电路2的第二唯一地址ADD2不同的第二唯一地址ADD21。
由于两个集成电路2和5具有在总线上的相同地址ADD1，所以两个电路2和5在总线3上创建寻址冲突。
然后，必须修改从机集成电路2和5的至少一个从机集成电路的默认地址。
此后，建议的是替换从机集成电路2的默认地址。
设备1被配置为在接收到在总线3上传达的、并且包含替换地址ADD3的寻址消息MESS时，利用替换地址ADD3替换在从机集成电路2内的默认地址ADD1。
主机集成电路4被配置为传输寻址消息MESS。
寻址消息MESS还包含能够由从机集成电路2和5解释的指示IND、以及用于利用在总线3上的地址ADD3替换默认地址ADD1的指令INST。
更进一步地，寻址消息MESS包含第二地址ADD2，使得从机集成电路2将其自身标识为寻址消息的预期接收者。
仅配置由在寻址消息MESS中包含的第二地址ADD2表示的从机集成电路2，以便利用替换地址ADD3替换其默认地址ADD1。
非易失性存储器8被配置为储存替换地址ADD3，使得在从机集成电路2的每次后续重新启动时，从机集成电路2读取定义其在总线上的默认地址ADD1的存储器的内容。
在每次重新启动时，处理单元7读取非易失性存储器8的内容。如果存储器8包含地址ADD3，则处理单元7将地址ADD3复制到易失性存储器11中。由通信模块10使用地址ADD3来标识在总线上的从机集成电路2。
在下文中，相同的字母数字附图标记表示相同的元件。
参考图3，其示出了设备1的第二实施例的一个示例。
所看到的是连接到总线3的从机集成电路2和5、以及主机集成电路4。
该实施例与在图1中图示的第一实施例的不同之处在于，从机集成电路2不包括非易失性存储器。
易失性存储器11被配置为储存替换地址ADD3。
主机集成电路4被配置为在从机集成电路2的每次后续重新启动时，重新传输寻址消息MESS。
寻址消息MESS还包括主机集成电路4的地址ADD4。
参考图4，其图示了设备1的一种示例性实现方式。
在第一步骤20中，主机集成电路4传输开始条件STT，然后传输指示IND，该指示IND能够由从机集成电路2和5解释。在I2C总线的情况下，这是由一个字节表示的一般调用，其所有比特均等于低电平“0”。
在接收到由从机集成电路2和5传输的能够解释指示IND的确认比特ACK之后，主机集成电路4传输包括其地址ADD4的字节，该地址ADD4被编码在7个比特和一个高电平比特“1”上(步骤21)。
如果从机集成电路不能够解释指示IND，则它不返回确认比特ACK。
在这种情况下，无法修改其默认地址。
在接收到由从机集成电路2和5传输的确认比特ACK时，主机集成电路4传输包括指令INST的字节(步骤22)。
在接收到由从机集成电路2和5传输的确认比特ACK时，主机集成电路4传输包括第二唯一地址ADD2的字节，该第二唯一地址ADD2被编码在多个比特上(步骤23)。
如果地址ADD2被编码在多于八个比特上，则主机集成电路4将地址ADD2划分到多个字节中，每个字节在接收到由从机集成电路2和5传输的确认比特之后被传输。
然后，在接收到由从机集成电路2和5传输的确认比特ACK时，主机集成电路4传输包括替换地址ADD3的字节，该替换地址ADD3被编码在一个字节上(步骤24)。
然后，在接收到由从机集成电路2和5传输的确认比特ACK时，主机集成电路4传输结束条件STP(步骤25)。
消息MESS在其被接收时被储存在每个从机集成电路2、5的易失性存储器11中。
在接收到结束条件STP时，每个从机集成电路2、5的处理单元7执行储存在易失性存储器11中的消息MESS(步骤26)。
在从机集成电路2具有第二唯一地址ADD2时，处理单元7将地址ADD3存储在非易失性存储器8中。
当从机集成电路2不具有非易失性存储器时，处理单元7将地址ADD3储存在易失性存储器11中。
在这种情况下，在每次重新启动从机集成电路2时，由总线3通知电路2启动主机集成电路4，并且该主机集成电路4重新传输寻址消息MESS。
作为变型，地址ADD1和ADD3可以根据I2C标准被编码在十个比特上，该地址包含：第一字节，该第一字节包含跟着地址的两个最高有效比特的在前五个比特上的代码；以及第二字节，其包含地址的后八个比特。
作为变型，寻址消息MESS还可以包括用于检查分派的数据的完整性的代码，使得传输寻址消息MESS的主机集成电路能够确保作为寻址消息的预期接收者的从机集成电路已经接收到寻址消息MESS。
当然，尽管在上文中总线3是I2C总线，但寻址方法也适用于能够转接一般调用的任何总线，该一般调用能够由连接到该总线的从机集成电路解释。

Claims (19)

1.一种用于寻址连接到总线的从机集成电路的方法，所述从机集成电路在所述总线上具有默认地址，所述方法包括：
在所述从机集成电路处，接收在所述总线上传达的寻址消息，所述寻址消息包含替换地址；
在接收到所述寻址消息时，利用所述替换地址替换在所述从机集成电路内的所述默认地址；
重新启动所述从机集成电路；以及
在所述重新启动时，分配所述替换地址作为新默认地址。
2.根据权利要求1所述的方法，其中所述总线是I2C总线，并且从连接到所述总线的主机集成电路接收所述寻址消息。
3.根据权利要求1所述的方法，还包括：将所述替换地址储存在所述从机集成电路的非易失性存储器中，其中分配所述替换地址作为所述新默认地址包括：在所述重新启动时，从所述非易失性存储器读取所述替换地址。
4.根据权利要求3所述的方法，其中所述总线是I2C总线，并且从连接到所述总线的主机集成电路接收所述寻址消息。
5.根据权利要求1所述的方法，其中分配所述替换地址作为所述新默认地址包括：在所述重新启动时，在所述从机集成电路处接收在所述总线上传达的第二寻址消息，所述第二寻址消息包含所述替换地址。
6.根据权利要求5所述的方法，其中所述总线是I2C总线，并且从连接到所述总线的主机集成电路接收所述寻址消息和所述第二寻址消息。
7.根据权利要求1所述的方法，其中所述从机集成电路还具有第二唯一地址，并且其中所述寻址消息包含所述第二唯一地址，所述从机集成电路基于所述第二唯一地址来将其自身标识为所述寻址消息的预期接收者。
8.根据权利要求1所述的方法，其中多个从机集成电路被连接到所述总线；
其中所述从机集成电路还具有第二唯一地址；以及
其中所述寻址消息还包含能够由所述从机集成电路解释的指示，使得仅由包含在所述寻址消息中的所述第二唯一地址表示的所述从机集成电路利用所述替换地址替换所述默认地址。
9.一种设备，包括：
主机集成电路；
第一从机集成电路，其具有第一默认地址；
第二从机集成电路，其具有第二默认地址；以及
总线，其连接所述主机集成电路、所述第一从机集成电路、以及所述第二从机集成电路；
其中所述设备被配置为响应于在所述总线上从主机集成电路传达到所述第一从机集成电路的寻址消息，利用替换地址替换所述第一默认地址，所述寻址消息包含所述替换地址。
10.根据权利要求9所述的设备，其中所述总线是I2C总线。
11.根据权利要求9所述的设备，其中所述第一从机集成电路还具有第一唯一地址，所述第二从机集成电路还具有第二唯一地址，并且所述寻址消息包含所述第一唯一地址，所述第一从机集成电路被配置为基于所述第一唯一地址来将自身标识为所述寻址消息的预期接收者。
12.根据权利要求9所述的设备，其中所述寻址消息还包含能够由所述第一从机集成电路和第二从机集成电路解释的指示，使得仅由包含在所述寻址消息中的所述指示所表示的所述从机集成电路被配置为利用所述替换地址替换其默认地址。
13.根据权利要求9所述的设备，其中所述第一从机集成电路包括非易失性存储器，所述非易失性存储器被配置为储存所述替换地址，使得在所述从机集成电路的每次后续重新启动时，所述从机集成电路被配置为读取所述非易失性存储器的内容，并且将储存的所述替换地址视为所述第一默认地址。
14.根据权利要求9所述的设备，其中所述从机集成电路包括易失性存储器，其被配置为储存所述替换地址，所述主机集成电路被配置为在所述从机集成电路的每次后续重新启动时，重新传输所述寻址消息。
15.一种集成电路，包括：
通信接口，其被配置为与总线耦合；
处理单元，其被配置为经由所述通信接口从所述总线接收寻址消息，所述寻址消息包含将用于替换所述集成电路的默认地址的替换地址；以及
非易失性存储器，其被耦合到所述处理单元，所述非易失性存储器被配置为储存所述替换地址，使得在重新启动所述集成电路时，所述处理器可以使用所述替换地址作为所述集成电路的所述地址。
16.根据权利要求15所述的集成电路，其中所述通信接口是I2C总线通信接口。
17.根据权利要求16所述的集成电路，其中所述集成电路是在I2C总线系统中的从机集成电路，所述I2C总线系统包括主机设备以及从机设备。
18.根据权利要求15所述的集成电路，其中所述集成电路还具有第一唯一地址，所述处理器被配置为通过基于所述第一唯一地址确定所述寻址消息的所述预期接收者，来确定将用于替换所述默认地址的所述替换地址。
19.根据权利要求15所述的集成电路，其中所述处理器被配置为基于在所述寻址消息中包括的指示来确定将用于替换默认地址的所述替换地址。
CN202010553148.3A 2019-06-26 2020-06-17 用于在总线上寻址集成电路的方法和对应设备 Pending CN112148629A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1906951A FR3097987A1 (fr) 2019-06-26 2019-06-26 Procede d’adressage d’un circuit integre sur un bus et dispositif correspondant
FR1906951 2019-06-26

Publications (1)

Publication Number Publication Date
CN112148629A true CN112148629A (zh) 2020-12-29

Family

ID=68654608

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010553148.3A Pending CN112148629A (zh) 2019-06-26 2020-06-17 用于在总线上寻址集成电路的方法和对应设备

Country Status (3)

Country Link
US (1) US11106618B2 (zh)
CN (1) CN112148629A (zh)
FR (1) FR3097987A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114756500A (zh) * 2021-07-28 2022-07-15 义明科技股份有限公司 主从式系统及其副集成电路
TWI807642B (zh) * 2021-07-28 2023-07-01 義明科技股份有限公司 主從式系統及其副積體電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7694050B1 (en) * 2005-11-07 2010-04-06 National Semiconductor Corporation Method and system for addressing multiple instances of a same type of device on a bus
US20110119419A1 (en) * 2009-11-13 2011-05-19 Donald William Chapelle Apparatus and Method for Polling Addresses of One or More Slave Devices in a Communications System
US20180143935A1 (en) * 2016-11-23 2018-05-24 Infineon Technologies Austria Ag Bus Device with Programmable Address
CN108694140A (zh) * 2017-04-12 2018-10-23 意法半导体(鲁塞)公司 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636342A (en) * 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US6438624B1 (en) * 1999-03-30 2002-08-20 International Business Machines Corporation Configurable I/O expander addressing for I/O drawers in a multi-drawer rack server system
WO2002025449A2 (en) * 2000-09-19 2002-03-28 Thomson Licensing S.A. Integrated circuit having a programmable address in an i2c environment
US6745270B1 (en) * 2001-01-31 2004-06-01 International Business Machines Corporation Dynamically allocating I2C addresses using self bus switching device
US8225021B2 (en) * 2009-05-28 2012-07-17 Lexmark International, Inc. Dynamic address change for slave devices on a shared bus
EP3432150B1 (en) * 2010-12-13 2021-01-20 Nokia Technologies Oy Method and apparatus for 3d capture synchronisation
KR20150061348A (ko) * 2013-11-27 2015-06-04 삼성전기주식회사 I2c 통신에서 디바이스 어드레스를 설정하는 방법 및 디바이스 어드레스를 설정하는 장치
US10204066B2 (en) * 2016-11-29 2019-02-12 Stmicroelectronics S.R.L. Dynamic definition of slave address in I2C protocol
CA3096272A1 (en) * 2018-04-16 2019-10-24 Lexmark International, Inc. System and methods for changing addresses of one or more components
US10817451B1 (en) * 2019-06-24 2020-10-27 Semiconductor Components Industries, Llc Methods and system for an integrated circuit
US10860509B1 (en) * 2019-07-23 2020-12-08 Texas Instruments Incorporated Multi-device burst update method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7694050B1 (en) * 2005-11-07 2010-04-06 National Semiconductor Corporation Method and system for addressing multiple instances of a same type of device on a bus
US20110119419A1 (en) * 2009-11-13 2011-05-19 Donald William Chapelle Apparatus and Method for Polling Addresses of One or More Slave Devices in a Communications System
US20180143935A1 (en) * 2016-11-23 2018-05-24 Infineon Technologies Austria Ag Bus Device with Programmable Address
CN108694140A (zh) * 2017-04-12 2018-10-23 意法半导体(鲁塞)公司 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114756500A (zh) * 2021-07-28 2022-07-15 义明科技股份有限公司 主从式系统及其副集成电路
TWI807642B (zh) * 2021-07-28 2023-07-01 義明科技股份有限公司 主從式系統及其副積體電路

Also Published As

Publication number Publication date
FR3097987A1 (fr) 2021-01-01
US11106618B2 (en) 2021-08-31
US20200409902A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
EP3086236B1 (en) Bus communications with multi-device messaging
US10007628B2 (en) Dynamically adjustable multi-line bus shared by multi-protocol devices
US7457897B1 (en) PCI express-compatible controller and interface for flash memory
EP1764703B1 (en) A system for providing access to multiple data buffers of a data retaining and processing device
CN102422271B (zh) 用于非易失性存储器系统的多页准备命令
US7069373B2 (en) USB endpoint controller flexible memory management
JP2008539497A (ja) 集積回路間におけるスレーブ装置の装置識別コーディング
US20080270654A1 (en) Bus System for Selectively Controlling a Plurality of Identical Slave Circuits Connected to the Bus and Method Therefore
CN112148629A (zh) 用于在总线上寻址集成电路的方法和对应设备
US9934120B2 (en) Method and apparatus for updating a system on chip (SOC) image from a host computer system without using DMA
TWI483117B (zh) 用於執行命令之裝置、主機控制器及用於執行命令之系統
US11409679B2 (en) System component and use of a system component
CN108694140B (zh) 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备
US8194480B2 (en) Method for initializing memory device
CN210052151U (zh) 一种双芯片程序更新装置
CN113672536B (zh) 一种数据存储系统、存储模块和数据存储方法
WO2010000678A1 (en) Method for transferring or erasing data in a master-slave environment
US20140325198A1 (en) Electronic device and loading method of control program
US20040031854A1 (en) Communication protocol for multi-functional mini-memory card suitable for SFMI and USB interfaces
CN111913904A (zh) 向利用主从通信协议的多个从属装置自动分配互不相同地址的方法及用于其的装置
JP7300493B2 (ja) 音声制御回路、ホスト装置及び関連する制御方法
TWI763612B (zh) 高速周邊元件互連的事務層電路及其操作方法
US20090292876A1 (en) In-System Programming to Switch Memory Access from One Area to Another in Memory Cards
CN106713521B (zh) 一种基于广播方式来查找i2c设备地址的方法
CN115185478A (zh) 音频控制电路、主装置及相关的控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination