CN108694140B - 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备 - Google Patents

用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备 Download PDF

Info

Publication number
CN108694140B
CN108694140B CN201810254645.6A CN201810254645A CN108694140B CN 108694140 B CN108694140 B CN 108694140B CN 201810254645 A CN201810254645 A CN 201810254645A CN 108694140 B CN108694140 B CN 108694140B
Authority
CN
China
Prior art keywords
memory
mode
bits
addressing
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810254645.6A
Other languages
English (en)
Other versions
CN108694140A (zh
Inventor
F·塔耶特
M·巴蒂斯塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Publication of CN108694140A publication Critical patent/CN108694140A/zh
Application granted granted Critical
Publication of CN108694140B publication Critical patent/CN108694140B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公开提供用于寻址I2C总线上的非易失性存储器的方法和对应的存储器设备。一些实施例包括一种用于寻址用于I2C类型总线上的EEPROM类型的非易失性存储器的集成电路的方法。存储器包括J个硬件标识引脚，其中，J是处于1与3之间的整数，J个硬件标识引脚被分配以限定在J位上的分配代码的相应电位。方法包括：当分配代码等于J位上的固定参考代码时选择性地使用的寻址的第一模式，以及当分配代码不同于参考代码时选择性地使用的寻址的第二模式。在第一模式中，非易失性存储器的存储器平面通过包含于从地址的最后低阶位中和接收的头N个字节中的存储器地址来寻址。在第二模式中，存储器平面通过包含于接收的头N+1个字节中的存储器地址来寻址。

Description

用于寻址I2C总线上的非易失性存储器的方法和对应的存储器 设备
相关申请的交叉引用
本申请要求于2017年4月12日提交的法国申请No.1753214的优先权，在此将该申请通过引用并入本文中。
技术领域
实施例和实施模式涉及非易失性存储器，并且具体实施例涉及与I2C总线兼容的存储器。
背景技术
I2C总线是公知的集成电路间串行通信标准。
图1表示在I2C总线上执行的示例性通信的信号。
I2C总线包括两根接线：串行数据线路SDA和串行时钟线路SCL，它们在连接到I2C总线的装置之间发送信息。每个装置由唯一从地址识别(不论其例如是关于微控制器、存储器或键盘接口的)，并且可以取决于装置的功能而作为发送器或接收器进行操作。例如，存储器可以接收和发送数据两者。除了发送器和接收器，外围设备还可以被认为是在数据的发送期间的主设备或从设备。主设备是触发数据在总线上的传输并生成时钟信号以允许该传输的设备。在那时，任何寻址的设备被认为是从设备。
线路SDA是双向线路，并且要经由I2C总线传达的数据通过可以具有高电平或低电平的信号实现。
在数据发送期间，线路SDA的信号必须在时钟信号的高时段期间稳定。数据线路SDA的高状态或低状态可以仅仅当线路SCL上的时钟信号为低时改变。
所有业务以开始条件“START”STT开始并且以结束条件“STOP”STP终止。当SCL为高时线路SDA上的高至低转变限定开始条件STT。当SCL为高时线路SDA上的低至高转变限定结束条件STP。
在线路SDA上，信号的高电平和低电平分别表示逻辑值“1”和“0”。
数据传输遵循由图1表示的格式。在开始条件STT之后，从地址SLADR被分派。该地址被编码在7个位上，其后是第八方向位
Figure BDA0001608687920000021
“零”指示发送(或写入)W，“一”指示针对数据的请求(或读取数据)R。
数据DATA1、DATA2在线路SDA上逐字节(即8位)地被发送。可以在每个传输被发送的字节的数量不受限制。每个字节必须在其后有确认位ACK。按照约定，数据DATA1、DATA2随第一位置中的高阶位MSB被传输。
确认在每个字节之后发生。确认位ACK允许接收器向发送器发出字节已经被成功地接收到并且另一字节可以被分派的信号。
数据传输总是以由主设备生成的结束条件STP终止。
在EEPROM类型的存储器中，数字数据按惯例被存储在布置在存储器平面中的存储器位置中。存储器位置由相应存储器地址标记并且可由相应存储器地址访问。
方向位
Figure BDA0001608687920000022
使得可能指示存储器是否被请求以读取存储在存储器平面中的数据或将新数据写入存储器平面中。
当读取或写入时，要在存储器平面中被访问的第一存储器地址紧跟着从地址SLADR之后被传达到存储器。
在与EEPROM(电可擦除可编程)类型的非易失性存储器通信的情况下，从地址SLADR以该类型的惯例形式1010XXX被编码。代码1010一般用于标识EEPROM类型存储器设备，并且从地址的三个低阶位XXX使得在合适的情况下可能从连接到相同I2C总线的若干EEPROM存储器设备之中标识EEPROM存储器设备。
在这种情况下，EEPROM存储器设备包括三个硬件标识引脚E0、E1、E2，它们被引入到限定三位上的分配代码的相应电位。从地址SLADR的最后三个低阶位使得可能通过将位的值XXX和与每个EEPROM存储器设备相关联的分配代码进行比较来从若干EEPROM存储器设备之中选择EEPROM存储器设备。
这特别是针对512-kbit EEPROM存储器常见的情况，针对512-kbit EEPROM存储器，要被读取或写入访问的存储器地址MEMADR被编码在16位上，并在头两个数据字节DATA1、DATA2上被发送到存储器。
发明内容
然而，针对4-Mbit高密度EEPROM类型的当前存储器技术，存储器地址MEMADR被编码在19位上。用于寻址这样的4-Mbit存储器的标准方法是：不是使用从地址的最后三个低阶位来标识设备，而是使用从地址的最后三个低阶位来传达存储器地址MEMADR的头3个高阶位。头两个数据字节DATA1、DATA2使得可能传达19位存储器地址MEMADR的剩余16位。
因此，当前4-Mbit存储器不能够由它们的相应分配代码来标识，并且不可能将多于一个4-Mbit存储器连接到同一个I2C总线。
因此，存在增加I2C总线上的EEPROM类型的存储器的存储容量的需求。
在这一点上，根据一个方面提出了一种用于寻址用于电可擦除可编程类型的非易失性存储器的集成电路的方法，非易失性存储器包括存储器平面并且能够被连接到I2C类型的总线，并且包括J个硬件标识引脚，其中，J是处于1与3之间的整数。方法包括：将电位分配在引脚中的每个引脚上，从而针对集成电路限定在J位上的分配代码；在总线上发送从地址；并且之后在总线上传输数据字节。
根据该方面的方法包括当存储器的存储器平面可在n位上寻址时，其中，n＝8*N+M，N为非零自然整数，并且M为位于1与3之间的整数：当分配代码等于J位上的固定参考代码时选择性地使用寻址的第一模式，所述第一模式包括通过包含于从地址的最后M个低阶位中和接收的头N个字节中的存储器地址来寻址非易失性存储器的存储器平面；以及当分配代码不同于参考代码时选择性地使用寻址的第二模式，所述第二模式包括通过包含于接收的头N+1个字节中的存储器地址来寻址存储器平面。
换句话说，根据该方面的方法使得可能：以有利地与现有I2C总线系统兼容的标准方式(处于寻址的第一模式中)，或者以有利地使得可能将例如4Mbits的EEPROM类型的若干非易失性存储器安装在同一个I2C总线上的方式(处于寻址的第二模式中)，来寻址EEPROM类型的非易失性存储器(特别是4-Mbit EEPROM存储器)的存储器平面，并且寻址的这两种模式中的一种模式或另一种模式可通过分配代码的值进行选择。
因此，根据该方面的方法尤其良好地迎合针对具有在19位(n＝19，N＝2，M＝3)上寻址的高密度4-Mbit存储器的大存储器容量的当前需求，而且还适合于在10或11位(n＝10，N＝1，M＝2或n＝11，N＝1，M＝3)上寻址的存储器、或者在26或27位(n＝26，N＝3，M＝2或n＝27，N＝3，M＝3)上寻址的很高密度的潜在未来存储器。
在寻址的第二模式中，该方法有利地包括在分配代码与来自从地址的最后三个低阶位之中的J个位之间进行标识，使得可能从潜在地连接到相同I2C总线并且具有不同的一对一的相应分配代码的2J-1个非易失性存储器集成电路之中选择非易失性存储器集成电路。
实际上，利用J个硬件标识引脚，可能限定2J个不同的分配代码，分配代码之后使得可能从其他存储器之中标识存储器。在寻址的第二模式中，存储器的分配代码必定不同于固定参考代码，因此可能标识并从潜在地连接到同一个I2C总线的2J-1个存储器之中选择存储器。
因此，利用J＝3个硬件标识引脚，例如4Mbits的高达七个EEPROM存储器可以借助于分配代码来标识并且因此被连接到同一个I2C总线。
根据其中J等于3的一种实施模式，参考代码可以为0-0-0，并且例如在分配代码的三个位之间的简单OR函数有利地使得可能获知分配代码是否等于参考代码。
根据其中J等于2的一种实施模式，参考代码可以为0-0，并且例如在分配代码的两个位之间的简单OR函数有利地使得可能获知分配代码是否等于参考代码。
例如，非易失性存储器集成电路可以具有4Mbits的存储器容量(其中在这种情况下，n等于19，N等于2并且M等于3)，并且包括三个硬件分配引脚，即，J等于3。
根据一个实施例，在寻址的第一模式中，该方法可以包括：在其中M等于2或等于1并且J等于3的情况下，在分配代码的3-M个位与来自从地址的最后三个低阶位之中的3-M个位之间进行标识，使得可能从连接到相同I2C总线并且具有不同的一对一相应分配代码的23-M个潜在非易失性存储器集成电路之中选择非易失性存储器集成电路。
实际上，当M等于2或等于1时，从地址的最后三个低阶位中的3-2＝1个位或3-1＝2个位可在寻址的第一模式中获得，并且可以用于从其他存储器之中标识和选择存储器。因此，对应的1或2个标识引脚可以允许从潜在地连接到相同I2C总线的23-M个存储器之中标识和选择acca存储器。
根据另一方面，提出了一种用于电可擦除可编程类型的非易失性存储器的集成电路，非易失性存储器包括存储器平面、能够被连接到I2C类型的总线，并且包括J个硬件标识引脚，其中，J是位于1与3之间的整数，J个硬件标识引脚旨在被分配以针对集成电路限定在J位上的分配代码的相应电位，集成电路被配置为接收在总线上发送的从地址，并且之后在总线上接收数据字节。
根据该方面的集成电路被配置为当存储器平面可在n位上寻址时，其中，n＝8*N+M，N为非零自然整数，并且M为位于1与3之间的整数，根据分配代码的值：当分配代码等于J位上的固定参考代码时，选择性地采用寻址的第一模式，其中存储器平面可通过包含于从地址的最后M个低阶位中和接收的头N个数据字节中的存储器地址来寻址；或者当分配代码不同于参考代码时，选择性地采用寻址的第二模式，其中存储器平面可通过包含于接收的头N+1个数据字节中的存储器地址来寻址。
集成电路有利地包括测试电路，测试电路被配置为在存在于硬件标识引脚上的信号之间执行逻辑测试，并且根据该测试的结果来将集成电路置于寻址的第一模式中或寻址的第二模式中。
有利地，测试电路被配置为使得逻辑测试包括在分配代码的J位的逻辑值之间的逻辑OR测试。这例如对应于等于0-0-0(针对等于3)或等于0-0(针对J等于2)的参考代码。
根据一个实施例，测试电路被配置为在寻址的第二模式中将分配代码与来自从地址的最后三个低阶位之中的J位进行比较，并且在不同的情况下，将集成电路置于等待I2C协议的开始条件的待命阶段中。
根据一个实施例，其中M等于2或等于1并且J等于3，测试电路被配置为在寻址的第一模式中将分配代码的3-M位与来自从地址的最后三个低阶位之中的3-M位进行比较，并且在不同的情况下，将集成电路置于等待I2C协议的开始条件的待命阶段中。
例如，集成电路具有4Mbits的存储器容量(其中n等于19，N等于2并且M等于3)，并且包括三个硬件分配引脚，即，J等于3。
还提出了一种系统，系统有利地包括经由同一个I2C总线链接到至少一个主设备的2J-1个诸如上文中限定的非易失性存储器集成电路。
系统可以以集成方式体现在例如片上系统(SoC)中。
形成例如移动电话或听觉假体的电子装置有利地包括诸如上文中限定的系统。
附图说明
本发明的其他优点和特性将在查阅了完全非限制性实施例和实施模式的详细描述和附图后显而易见，在附图中：
先前描述的图1表示在I2C总线上执行的示例性通信的信号；以及
图2至图5表示本发明的实施模式和实施例的示例。
具体实施方式
图2表示EEPROM类型4-Mbit非易失性存储器集成电路NVM，其能够在I2C类型的总线上通信并且在该示例中包括J＝3个硬件标识引脚E0、E1、E2。
其他存储器设备可以包括J＝2或J＝1个硬件标识引脚，尽管先前介绍的和根据下文的示例性实施例详述的原理优选地被应用到J＝3，并且之后被应用到J＝2并且之后被应用到J＝1。
非易失性存储器集成电路包括使得可能将数字数据存储在按行和列布置的存储器位置中的存储器平面。存储器位置一般包括能够以本身已知的常规方式在物理上存储数字数据(也就是说位)的表示的浮栅晶体管。每个位被存储在存储器位置中并且被分配以相应存储器地址，该地址的通信允许存储器读取或写入访问该存储器位置。
例如，针对4-Mbit EEPROM存储器，存储器地址被编码在n＝19个位上，其中，根据方程n＝8*N+M，N＝2并且M＝3。
集成电路NVM还包括串行数据线路SDA输入/输出和串行时钟线路SCL输入、两个电源端子VCC和VSS以及写入控制引脚WC。
端子VCC旨在接收供应电压，并且端子VSS旨在接收诸如地的参考电压。
SDA输入/输出用于传输传入或传出数据。
施加到SCL输入的信号用于调节线路SDA上的传入和传出信号。
存在于写入控制引脚上的信号使得可能保护存储器的内容不受意外写入操作影响。当存在于写入控制引脚WC上的信号处于高电平时，致使不可能在存储器中进行写入操作。当存在于写入控制引脚WC上的信号处于低电平或处于浮动时，写入操作是可能的。
硬件标识引脚E0、E1、E2旨在被分配以限定专用于集成电路NVM的分配代码的相应电位。在例如将集成电路集成在卡上期间，以硬件方式执行这些电位的分配。
这些硬件标识引脚E0、E1、E2被耦合到VCC或VSS。当它们不被连接时，这些输入通常默认在VSS(例如，接地)处被读取。到VCC的耦合限定分配代码中的值“1”的逻辑信号，并且到VSS的耦合限定值“0”的逻辑信号。
非易失性存储器集成电路NVM被配置为根据由硬件标识引脚E0、E1、E2到电压VCC或VSS的相应耦合限定的分配代码、而根据寻址的第一模式M1或者根据寻址的第二模式M2来操作。
测试电路MT使得可能验证分配代码是否等于参考代码，并且另外被配置为根据该测试结果将集成电路NVM置于寻址的第一模式M1中或寻址的第二模式M2中。
例如，测试电路MT被配置为在存在于三个硬件标识引脚E0、E1、E2上的信号之间执行逻辑测试。
例如，参考代码可以为0-0-0，并且由测试电路MT执行的测试是存在于硬件标识引脚上的信号的三个逻辑值之间的逻辑OR(或)测试。因此，如果该测试的结果是“0”，则分配代码等于“0-0-0”，否则，分配代码包括至少一个“1”。
在寻址的第一模式M1中，集成电路NVM旨在接收存储器平面的存储器地址MEMADR的数据A18-A0，该地址被包含于从地址SLADR的最后三个低阶位LSB中和头两个数据字节DATA1、DATA2中。
在寻址的第二模式M2中，集成电路NVM旨在接收存储器平面的存储器地址MEMADR的数据A18-A0，该地址被包含于头三个数据字节DATA1、DATA2、DATA3中。
这些寻址的第一模式和第二模式在此对应于具有4Mbits的容量的存储器，其存储器地址被编码在19位上。
更一般地，这些寻址的第一模式和第二模式可以适合于如下存储器：该存储器的存储器地址被编码在n＝8*N+M个位上，其中，N为非零自然整数并且M为等于2或3的整数，诸如2Mbits(n＝18，N＝2，M＝2)、4Mbits(n＝19，N＝2，M＝3)或1Gbits(n＝27，N＝3，M＝3)的存储器。
因此，在寻址的第一模式M1中，存储器地址MEMADR被包含于从地址SLADR的最后M个低阶位LSB中和头N个数据字节中，并且在寻址的第二模式M2中，存储器地址MEMADR被包含于头N+1个数据字节中。
另外，在寻址的第二模式M2中，集成电路NVM被建立为利用由硬接线限定的它自己的分配代码E2-E1-E0来标识从地址SLADR的最后三个低阶位LSB。
这使得可能能够通过对它们指派不同的一对一相应分配代码来从连接到同一个I2C总线的潜在多个非易失性存储器集成电路NVM1-NVMn之中选择非易失性存储器集成电路。
更精确地，在其中M＝3的情况下，高达七个集成电路NVM可以被连接到相同的I2C总线，对应于从参考代码移除的分配代码E2-E1-E0的8个可能的组合。因此，同一个I2C总线上的EEPROM非易失性存储器的最大容量可以为28Mbits(在4-Mbit存储器的示例中)。
在其中M＝2的情况下，例如针对2-Mbit存储器，组合X00形成示例性参考代码，其中X为任意引脚E2上的值。
在寻址的第一模式中，可能利用引脚E2(通过剩余位X的标识)从相同的I2C总线上的2个之中选择2-Mbit存储器。其他组合涉及第二操作模式，其中在3个字节上进行存储器地址的通信，并且可能将6个存储器放置在相同总线上(组合E2-E1-E0＝0-0-0和E2-E1-E0＝1-0-0对应于寻址的第一模式，并且针对寻址的第二模式的6个剩余组合为0-0-1、1-0-1、0-1-0、1-1-0、0-1-1、1-1-1)。
图3表示包括一至七个非易失性存储器集成电路NVM1-NVMn的系统SYS，其中n为集成电路的数量。集成电路NVM1-NVMn经由同一个I2C类型的总线链接到诸如微控制器的主设备MC。其他从设备或主设备也可以被连接到I2C总线。
例如，该系统SYS可以以集成到片上系统SOC中的方式来体现。
图4是表示寻址具有结合图2描述的集成电路NVM的类型的寻址的两种模式M1、M2的I2C类型总线上的4-Mbit EEPROM类型的存储器的实施方式的图。
考虑到集成电路NVM在它的电源端子VCC、VSS上被供电、被连接到I2C总线，并且其硬件标识引脚E0、E1、E2被引入到形成三位分配代码的高电压或低电压。
存储器NVM最初处于等待开始条件STT的待命阶段100中。只要开始条件不在I2C总线上被发送，存储器NVM就保持处于待命阶段100中。
当开始条件STT在I2C总线上被发送时，从地址SLADR之后被发送。所谓的集成电路标识ICID的步骤允许各种从设备在它们的功能被请求时相对于从地址SLADR彼此识别。从地址SLADR在该示例中包括7位。
在该示例中，使得可能标识EEPROM存储器设备的代码为1010。因此，存储器NVM测试(102)从地址SLADR的头四个高阶位MSB是否形成代码1010。
如果不是这种情况，则存储器被放置回到待命阶段100中。
如果I2C总线上的通信被寻址到EEPROM存储器，则存储器集成电路NVM的测试电路MT测试(104)已经通过接线与它相关联的分配代码是否等于参考代码。
参考代码在该示例中为0-0-0，这对应于三个硬件标识引脚E2-E1-E0到参考电压信号VSS的接线。测试可以因此通过在分配代码的三个位之间的OR逻辑函数来实施。然而，任何参考代码可以被选择为与对应于该参考代码的测试104相关联。
如果测试104的结果为“真”(或“是”)，则集成电路被置于寻址的第一模式M1中。
针对以下步骤，寻址的第一模式M1对应于4-Mbit EEPROM存储器的惯例操作，其有利地与使用I2C总线的许多现有系统兼容，但是不能够包括多于单个4-Mbit EEPROM存储器。
回忆在寻址的该模式中，存储器平面的存储器地址MEMADR的19位A18-A0以从第一高阶位A18至最后低阶位A0的顺序被发送，通过期望在从地址SLADR的最后三个低阶位LSB中、并且之后在第一数据字节DATA1中、并且之后在第二数据字节DATA2中。
更一般地，在寻址的第一模式M1中，存储器地址MEMADR被包含于从地址SLADR的最后M个低阶位LSB中和头N个数据字节中，这是在存储器地址被编码在n位上的情况下，其中n＝8*N+M，N为非零自然整数并且M为等于2或等于3的数字。
在数据DATAi之后的数据字节包括要由存储器NVM写入W、接收的数据、或者由存储器NVM读取R和发送的数据。这些数据在传输步骤108期间被发送，其在结束条件STP的通信110时结束。存储器NVM之后再次被放置在待命阶段100中。
另一方面，如果测试104的结果为“假”(或“否”)，则集成电路被置于寻址的第二模式M2中。
寻址的第二模式M2有利地使得可能能够串行地连接多个非易失性存储器，特别是从一个至七个4-Mbit EEPROM存储器。
在寻址的该第二模式M2中，存储器平面的存储器地址MEMADR的19位A18-A0以从第一高阶位A18至最后低阶位A0的顺序被发送在头三个数据字节DATA1、DATA2、DATA3的内容中。
更一般地，在寻址的第二模式M2中，存储器地址MEMADR以扩展的方式被传达在头N+1个数据字节的内容中。
因此，从地址SLADR的最后三个低阶位LSB“可用于”实施在相同I2C总线上的各种EEPROM类型存储器集成电路NVM之间的硬件标识。
因此，在集成电路标识步骤ICID期间，存储器NVM测试(106)已经通过接线被分配给它的分配代码E0-E1-E2是否对应于从地址SLADR的最后三个低阶位LSB。
如果不是这种情况，则主设备力求将其本身寻址到I2C总线上的另一EEPROM类型存储器集成电路，并且存储器被放置回到待命阶段100中。
如果是这种情况，则存储器被标识，接收包含于头三个数据字节DATA1、DATA2、DATA3中的存储器地址MEMADR的19位A18-A0，并且在传输步骤108期间实施随后数据字节DATAi的读取R或写入W。
同样地，传输步骤108在结束条件STP的通信110时结束，并且存储器NVM之后再次将其本身置于待命阶段100中。
在寻址的该第二模式M2中，七个分配代码可用于执行存储器集成电路NVM标识。实际上，七个可用分配代码对应从针对寻址的第一模式M1的实施方式保留的参考代码的组合移除的于三位代码的八个可能的组合。
图5表示包括系统SYS的电子装置APP，其中多个非易失性存储器集成电路NVM被接线到同一个I2C总线，以及例如主设备MC(诸如微控制器)。
此外，系统SYS可以例如以完全片上系统的形式来体现。
在此，电子装置APP表示移动电话的示例，但是对于本领域技术人员而言将显而易见的是，先前详述的这样的系统SYS或这样的集成电路NVM的实施例可以与未在此描述的任何其它已知产品一起被包含。
此外，本发明不限于这些实施例，而是包涵所有其变型。例如，本发明特别好地适合于4-Mbit EEPROM存储器，但是还适合于在n位上的任何可寻址存储器，其中n＝8*N+M(N为非零自然整数并且M等于2或等于3)，诸如16-kbit存储器或未来1-Gbit存储器。尽管I2C协议的从地址已经被描述为被编码在7位上，但是本发明还适合于被编码在10位上的从地址。同样地，尽管上文中描述的优选示例被应用到J＝3个硬件标识端子，但是本发明还适合于包括2个或1个硬件标识引脚的集成电路。

Claims (21)

1.一种用于寻址具有电可擦除可编程类型的非易失性存储器的非易失性存储器集成电路的方法，所述非易失性存储器被配置为被连接到包括时钟线路和数据线路的串行总线，所述非易失性存储器包括存储器平面和J个硬件标识引脚，其中，J是大于或等于1并且小于或等于3的正整数，所述方法包括：将电压分配给所述非易失性存储器的所述J个硬件标识引脚中的每个硬件标识引脚，以形成第一代码；
通过在所述时钟线路处于高状态时将所述数据线路从高状态转变至低状态，来发送开始条件；
在发送所述开始条件之后，在所述串行总线上发送从地址，所述从地址包括7位；
在发送所述从地址之后，在所述串行总线上发送读取/写入位；
在发送所述读取/写入位之后，在所述串行总线上发送数据字节；以及
在发送所述数据字节之后，通过在所述时钟线路处于高状态时将所述数据线路从低状态转变至高状态，来发送结束条件，其中，所述非易失性存储器的所述存储器平面能用n位寻址，其中，n=8*N+M，N为非零正整数，并且M为大于或等于1并且小于或等于3的正整数，以及其中，当所述第一代码等于固定参考代码时选择寻址所述非易失性存储器的第一模式，寻址所述非易失性存储器的所述存储器平面的所述第一模式包括通过包含于所述从地址的最后M个低阶位中和所述数据字节中接收的头N个字节中的存储器地址来寻址所述非易失性存储器的所述存储器平面，当所述第一代码不同于所述参考代码时选择寻址所述非易失性存储器的第二模式，寻址所述非易失性存储器的所述存储器平面的所述第二模式包括通过包含于所述数据字节中接收的头N+1个字节中的存储器地址来寻址所述存储器平面；
当所述第一模式被选择时，基于所述从地址的头7-M位来选择用于经由所述串行总线通信的所述非易失性存储器集成电路；以及
当所述第二模式被选择时，基于所述从地址的所述7位来选择用于经由所述串行总线通信的所述非易失性存储器集成电路。
2.根据权利要求1所述的方法，还包括在寻址所述非易失性存储器的所述第二模式中，当所述第一代码等于所述从地址的最后三个低阶位时选择用于经由所述串行总线的通信的所述非易失性存储器集成电路。
3.根据权利要求1所述的方法，还包括将2J-1个非易失性存储器集成电路耦合到所述串行总线。
4.根据权利要求3所述的方法，其中，耦合到所述串行总线的所述非易失性存储器集成电路中的每个非易失性存储器集成电路具有相同的存储器容量。
5.根据权利要求1所述的方法，其中，J等于3并且所述参考代码为0-0-0。
6.根据权利要求1所述的方法，其中：所述非易失性存储器具有4 Mbits的存储器容量；n等于19；N等于2；M等于3；以及
J等于3。
7.根据权利要求1所述的方法，其中，J等于2；并且所述参考代码为0-0。
8.根据权利要求1所述的方法，还包括：在寻址的所述第一模式中并且当M等于2或者等于1并且J等于3时，基于所述从地址的最后三个低阶位来选择所述非易失性存储器。
9.根据权利要求8所述的方法，其中，所述非易失性存储器是从连接到所述串行总线的23-M个非易失性存储器集成电路之中选择的。
10.一种集成电路，包括被配置为被连接到包括时钟线路和数据线路的串行总线的电可擦除可编程的非易失性存储器，所述非易失性存储器包括存储器平面和J个硬件标识引脚，其中，J是大于或等于1并且小于或等于3的正整数，所述J个硬件标识引脚被配置为接收电压以形成第一代码，其中，所述集成电路被配置为：接收所述串行总线上的开始条件，所述开始条件包括在所述时钟线路处于高状态时所述数据线路从高状态至低状态的转变；
在接收所述开始条件之后，接收在所述串行总线上发送的从地址，所述从地址包括7位；
在接收所述从地址之后，接收所述串行总线上的读取/写入位；
在接收所述读取/写入位之后，接收在所述串行总线上发送的数据字节；
在接收所述数据字节之后，接收结束条件，其中所述结束条件包括在所述时钟线路处于高状态时所述数据线路从低状态至高状态的转变；以及
在寻址所述存储器平面的第一模式与第二模式之间进行选择，其中，当所述第一代码等于参考代码时选择所述第一模式，并且当所述第一代码不同于所述参考代码时选择所述第二模式，其中，所述存储器平面能由n位寻址，n=8*N+M，N为非零正整数，并且M为大于或等于1并且小于或等于3的正整数，并且其中，寻址所述存储器平面的所述第一模式包括通过包含于所述从地址的最后M个低阶位中和接收的头N个数据字节中的存储器地址来寻址所述非易失性存储器的所述存储器平面，并且寻址所述存储器平面的所述第二模式包括通过包含于接收的头N+1个数据字节中的存储器地址来寻址所述非易失性存储器的所述存储器平面，以及其中，当所述第一模式被选择时，所述集成电路被配置为基于所述从地址的头7-M位而被选择用于经由所述串行总线的通信，并且当所述第二模式被选择时，所述集成电路被配置为基于所述从地址的所述7位而被选择用于经由所述串行总线的通信。
11.根据权利要求10所述的集成电路，还包括测试电路，所述测试电路被配置为：执行存在于所述J个硬件标识引脚上的信号之间的逻辑测试，以产生测试结果；以及基于所述测试结果，将所述集成电路置于寻址所述存储器平面的所述第一模式或所述第二模式中。
12.根据权利要求11所述的集成电路，其中，所述测试电路包括OR门，所述OR门具有耦合到所述J个硬件标识引脚的输入和被配置为生成所述测试结果的输出。
13.根据权利要求11所述的集成电路，其中，在寻址所述存储器平面的所述第二模式中，所述测试电路被配置为：将所述第一代码与所述从地址的最后三个低阶位（LSB）进行比较；以及当所述第一代码不同于所述从地址的所述最后三个低阶位时，将所述集成电路置于待命阶段中。
14.根据权利要求11所述的集成电路，其中：M等于2或1；J等于3；并且在寻址的所述第一模式中，所述测试电路被配置为基于所述从地址的位来将所述集成电路置于待命阶段中。
15.根据权利要求10所述的集成电路，其中，所述非易失性存储器具有4 Mbits的容量，n等于19，N等于2并且M等于3，并且J等于3。
16.一种用于存储器设备的系统，包括：第一存储器设备，具有4 Mbits的容量的存储器平面，所述第一存储器设备包括SDA和SCL引脚以及3个标识引脚，所述SDA和SCL引脚被配置为被耦合到包括时钟线路和数据线路的串行总线，其中，所述3个标识引脚中的每个标识引脚被配置为接收电压以产生第一代码，所述第一存储器设备具有寻址所述存储器平面的第一模式和第二模式，其中，当所述第一代码等于参考代码时所述第一存储器设备以寻址所述存储器平面的所述第一模式进行操作，并且当所述第一代码不同于所述参考代码时所述第一存储器设备以寻址所述存储器平面的所述第二模式进行操作，并且其中：
串行通信业务包括：
由在所述时钟线路处于高状态时所述数据线路从高状态至低状态的转变限定的开始条件，
在所述开始条件之后，包括7位的从地址，
在所述从地址之后，读取/写入位，
在所述读取/写入位之后，多个数据字节，以及
在所述多个数据字节之后，由在所述时钟线路处于高状态时所述数据线路从低状态至高状态的转变限定的结束条件，
寻址所述第一存储器设备的所述第一模式包括通过使用所述串行通信业务的从地址的较低3位加上来自在所述从地址之后接收的两个8位数据字节的16位来寻址所述存储器平面，并且
寻址所述第一存储器设备的所述第二模式包括使用来自在所述从地址之后接收的三个8位数据字节的19位，
当所述第一模式被选择时，所述第一存储器设备被配置为基于所述从地址的头7-M位而被选择用于经由所述串行总线的通信，并且
当所述第二模式被选择时，所述第一存储器设备被配置为基于所述从地址的所述7位而被选择用于经由所述串行总线的通信。
17.根据权利要求16所述的系统，其中，当所述第一代码不同于所述参考代码时，当所述从地址的所述较低3位等于所述第一代码时选择所述第一存储器设备。
18.根据权利要求16所述的系统，其中，所述参考代码为0-0-0。
19.根据权利要求18所述的系统，还包括两个至六个附加存储器设备，所述两个至六个附加存储器设备中的每个附加存储器设备具有4 Mbits的容量的存储器平面、3个标识引脚、以及耦合到所述串行总线的SDA和SCL引脚，其中，所述第一存储器设备和所述两个至六个附加设备中的每个附加设备具有彼此不同的并且不同于所述参考代码的相应第一代码。
20.根据权利要求16所述的系统，还包括耦合到所述串行总线的主设备。
21.根据权利要求16所述的系统，其中，所述系统被包括在移动电话或听觉假体中。
CN201810254645.6A 2017-04-12 2018-03-26 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备 Active CN108694140B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1753214A FR3065304A1 (fr) 2017-04-12 2017-04-12 Procede d'adressage d'une memoire non-volatile sur un bus i²c et dispositif de memoire correspondant
FR1753214 2017-04-12

Publications (2)

Publication Number Publication Date
CN108694140A CN108694140A (zh) 2018-10-23
CN108694140B true CN108694140B (zh) 2022-02-15

Family

ID=59253698

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810254645.6A Active CN108694140B (zh) 2017-04-12 2018-03-26 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备
CN201820412467.0U Active CN208421811U (zh) 2017-04-12 2018-03-26 集成电路和包括存储器设备的系统

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201820412467.0U Active CN208421811U (zh) 2017-04-12 2018-03-26 集成电路和包括存储器设备的系统

Country Status (3)

Country Link
US (1) US11127468B2 (zh)
CN (2) CN108694140B (zh)
FR (1) FR3065304A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3065304A1 (fr) 2017-04-12 2018-10-19 Stmicroelectronics (Rousset) Sas Procede d'adressage d'une memoire non-volatile sur un bus i²c et dispositif de memoire correspondant
FR3097987A1 (fr) * 2019-06-26 2021-01-01 STMicroelectronics (Alps) SAS Procede d’adressage d’un circuit integre sur un bus et dispositif correspondant
FR3116146B1 (fr) * 2020-11-12 2023-12-01 St Microelectronics Rousset Procédé de gestion d’une opération de modification du contenu mémorisé d’un dispositif de mémoire, et dispositif de mémoire correspondant

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1731370A (zh) * 2004-08-06 2006-02-08 华为技术有限公司 光模块寻址装置及其方法
CN1996275A (zh) * 2006-11-09 2007-07-11 中兴通讯股份有限公司 10位寻址模式i2c控制器访问大容量存储器的方法
EP2391095A1 (en) * 2010-05-31 2011-11-30 Fluke Corporation Automatic addressing scheme for 2 wire serial bus interface
CN103412829A (zh) * 2013-08-16 2013-11-27 深圳市汇顶科技股份有限公司 扩大mcu程序地址空间的方法及装置
CN208421811U (zh) * 2017-04-12 2019-01-22 意法半导体(鲁塞)公司 集成电路和包括存储器设备的系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1494125A1 (en) 2003-07-03 2005-01-05 Thomson Licensing S.A. Method and data structure for random access via a bus connection
US7890690B2 (en) * 2007-06-07 2011-02-15 International Business Machines Corporation System and method for dual-ported flash memory
US8353641B2 (en) * 2008-02-14 2013-01-15 Soane Energy, Llc Systems and methods for removing finely dispersed particulate matter from a fluid stream
US20100005218A1 (en) 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
JP2013247437A (ja) * 2012-05-24 2013-12-09 Fujitsu Ltd 試験信号の受信装置、電子装置、信号受信方法
FR3006097A1 (fr) * 2013-05-21 2014-11-28 St Microelectronics Rousset Mecanisme d'ecriture d'une memoire eeprom sur bus i2c
FR3009633B1 (fr) * 2013-08-08 2017-02-24 Stmicroelectronics Rousset Communication sur bus i2c

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1731370A (zh) * 2004-08-06 2006-02-08 华为技术有限公司 光模块寻址装置及其方法
CN1996275A (zh) * 2006-11-09 2007-07-11 中兴通讯股份有限公司 10位寻址模式i2c控制器访问大容量存储器的方法
EP2391095A1 (en) * 2010-05-31 2011-11-30 Fluke Corporation Automatic addressing scheme for 2 wire serial bus interface
CN103412829A (zh) * 2013-08-16 2013-11-27 深圳市汇顶科技股份有限公司 扩大mcu程序地址空间的方法及装置
CN208421811U (zh) * 2017-04-12 2019-01-22 意法半导体(鲁塞)公司 集成电路和包括存储器设备的系统

Also Published As

Publication number Publication date
FR3065304A1 (fr) 2018-10-19
US20180301196A1 (en) 2018-10-18
CN108694140A (zh) 2018-10-23
US11127468B2 (en) 2021-09-21
CN208421811U (zh) 2019-01-22

Similar Documents

Publication Publication Date Title
US10366731B2 (en) Memory devices having special mode access using a serial message
KR101036727B1 (ko) Ｉ2ｃ 어드레싱의 방법 및 이를 수행하기 위한 디바이스
CN108694140B (zh) 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备
US5974475A (en) Method for flexible multiple access on a serial bus by a plurality of boards
US7302509B2 (en) Method and data structure for random access via a bus connection
US7024539B2 (en) Resistor identification configuration circuitry and associated method
EP2101331A1 (en) Method for identification of SPI compatible serial memory devices
US20080270654A1 (en) Bus System for Selectively Controlling a Plurality of Identical Slave Circuits Connected to the Bus and Method Therefore
US20060123168A1 (en) System and method for dynamically allocating addresses to devices coupled to an integrated circuit bus
CN102253906B (zh) 地址分配方法和地址分配系统
US20080307157A1 (en) Method and system for updating firmware of microcontroller
US20150046627A1 (en) Communication on an i2c bus
KR100971406B1 (ko) 플래시 메모리 컨트롤러를 구성하기 위한 디바이스 및 방법
US20140149616A1 (en) I2c bus structure and address management method
US11106618B2 (en) Method for addressing an integrated circuit on a bus and corresponding device
US6255973B1 (en) Address selection circuitry and method using single analog input line
US11308021B2 (en) Methods and apparatus for using an addressable serial peripheral interface
KR100888482B1 (ko) 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법
US6669099B2 (en) Memory card
US20070233988A1 (en) Off-chip micro control and interface in a multichip integrated memory system
CN100504712C (zh) 版本可编程电路模块
US20220188254A1 (en) Methods for identifying target slave address for serial communication interface
EP1498823B1 (en) Method and data structure for random acces via a bus connection
JP7149460B2 (ja) 通信端末装置およびそのアドレス設定方法
US20220147469A1 (en) Method for managing an operation for modifying the stored content of a memory device, and corresponding memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant