JP5983201B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5983201B2 JP5983201B2 JP2012193337A JP2012193337A JP5983201B2 JP 5983201 B2 JP5983201 B2 JP 5983201B2 JP 2012193337 A JP2012193337 A JP 2012193337A JP 2012193337 A JP2012193337 A JP 2012193337A JP 5983201 B2 JP5983201 B2 JP 5983201B2
- Authority
- JP
- Japan
- Prior art keywords
- adhesive
- substrate
- cover member
- semiconductor element
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
(付記1)
表面に半導体素子が搭載された基板と、
前記基板の前記表面における前記半導体素子が搭載される領域の周囲に配置され、前記半導体素子の辺に沿って延在する延在部を有する接着剤と、
前記半導体素子を覆って配置され、前記接着剤に接する第1の面と、前記第1の面における前記延在部の先端部分に対応する位置に設けられた突起とを含むカバー部材と
を備えていることを特徴とする半導体装置。
(付記2)
前記接着剤の前記延在部は、前記半導体素子の角部の各々に対応する位置から、隣接する他の角部に向けてそれぞれ延在し、
前記突起は、前記各延在部の先端部分に接触すること
を特徴とする付記1に記載の半導体装置。
(付記3)
前記カバー部材は、前記各延在部の延在方向に並ぶ複数の前記突起を備え、
前記突起の少なくとも1つが前記先端部分に刺されていること
を特徴とする付記2に記載の半導体装置。
(付記4)
前記複数の前記突起のうち、前記延在部の前記先端部分に対応して設けられる突起は、前記延在部の延在方向の直角方向に沿う面を有していること
を特徴とする付記3に記載の半導体装置。
(付記5)
前記カバー部材は、前記複数の前記突起のうち、前記延在部の前記先端部分に対応して設けられる突起に隣接し、前記延在部の延在方向の直角方向に並ぶ複数の突起を備えていること
を特徴とする付記3に記載の半導体装置。
(付記6)
前記突起の前記先端は、前記基板の前記表面に接触していること
を特徴とする付記1ないし付記5のいずれか1項に記載の半導体装置。
(付記7)
前記突起の前記先端は、前記基板の前記表面に刺されていること
を特徴とする付記1ないし付記5のいずれか1項に記載の半導体装置。
(付記8)
前記カバー部材および前記突起は、導電性を有し、
前記基板の前記表面に刺されている前記突起の前記先端は、前記基板の内部に設けられた配線に接触され、前記配線を介してアースされていること
を特徴とする付記7に記載の半導体装置。
(付記9)
前記突起は、錐体形状を有すること
を特徴とする付記1ないし付記8のいずれか1項に記載の半導体装置。
(付記10)
前記突起は、くさび形状を有すること
を特徴とする付記1ないし付記8のいずれか1項に記載の半導体装置。
(付記11)
前記接着剤は、硬化前に流動性を有する樹脂であること
を特徴とする付記1ないし付記10のいずれか1項に記載の半導体装置。
(付記12)
基板の表面に半導体素子を搭載する工程と、
前記基板の前記表面における前記半導体素子が搭載される領域の周囲に、前記半導体素子の辺に沿って延在する延在部を有する接着剤を付ける工程と、
前記接着剤に接する第1の面と、前記第1の面における前記延在部の先端部分に対応する位置に設けられた突起とを含むカバー部材を、前記半導体素子を覆って前記基板上に配置する工程と、
前記カバー部材を前記基板側に押圧することにより、前記突起を前記接着剤の前記先端部分における硬化した膜に刺し、前記膜の内部にある硬化していない前記接着剤を前記先端部分から前記延在部の延在方向に流れ出させる工程と
を備えていることを特徴とする半導体装置の製造方法。
(付記13)
前記基板の前記表面に前記接着剤を付ける工程において、前記接着剤の前記延在部を、矩形状の前記半導体素子の角部の各々に対応する位置から、隣接する他の角部に向けてそれぞれ延在させること
を特徴とする付記12に記載の半導体装置の製造方法。
(付記14)
前記各延在部の延在方向に並ぶ複数の前記突起を備え、
前記カバー部材を前記基板側に押圧する工程において、前記突起の少なくとも1つを前記各先端部分に刺すこと
を特徴とする付記13に記載の半導体装置の製造方法。
Claims (6)
- 表面に半導体素子が搭載された基板と、
前記基板の前記表面における前記半導体素子が搭載される領域の周囲に配置され、前記半導体素子の辺に沿って延在する延在部を有する接着剤と、
前記半導体素子を覆って配置され、前記接着剤に接する第1の面と、前記第1の面における前記延在部の先端部分に対応する位置に設けられた突起とを含むカバー部材と
を備えていることを特徴とする半導体装置。 - 前記接着剤の前記延在部は、前記半導体素子の角部の各々に対応する位置から、隣接する他の角部に向けてそれぞれ延在し、
前記突起は、前記各延在部の先端部分に接触すること
を特徴とする請求項1に記載の半導体装置。 - 前記カバー部材は、前記各延在部の延在方向に並ぶ複数の前記突起を備え、
前記突起の少なくとも1つが前記先端部分に刺されていること
を特徴とする請求項2に記載の半導体装置。 - 前記複数の突起のうち、前記延在部の前記先端部分に対応して設けられる突起は、前記延在部の延在方向の直角方向に沿う面を有していること
を特徴とする請求項3に記載の半導体装置。 - 基板の表面に半導体素子を搭載する工程と、
前記基板の前記表面における前記半導体素子が搭載される領域の周囲に、前記半導体素子の辺に沿って延在する延在部を有する接着剤を付ける工程と、
前記接着剤に接する第1の面と、前記第1の面における前記延在部の先端部分に対応する位置に設けられた突起とを含むカバー部材を、前記半導体素子を覆って前記基板上に配置する工程と、
前記カバー部材を前記基板側に押圧することにより、前記突起を前記接着剤の前記先端部分における硬化した膜に刺し、前記膜の内部にある硬化していない前記接着剤を前記先端部分から前記延在部の延在方向に流れ出させる工程と
を備えていることを特徴とする半導体装置の製造方法。 - 前記基板の前記表面に前記接着剤を付ける工程において、前記接着剤の前記延在部を、矩形状の前記半導体素子の角部の各々に対応する位置から、隣接する他の角部に向けてそれぞれ延在させること
を特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012193337A JP5983201B2 (ja) | 2012-09-03 | 2012-09-03 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012193337A JP5983201B2 (ja) | 2012-09-03 | 2012-09-03 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014049689A JP2014049689A (ja) | 2014-03-17 |
JP5983201B2 true JP5983201B2 (ja) | 2016-08-31 |
Family
ID=50609032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012193337A Expired - Fee Related JP5983201B2 (ja) | 2012-09-03 | 2012-09-03 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5983201B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5940552A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体装置のキヤツプ取付構造 |
JP3073644B2 (ja) * | 1993-12-28 | 2000-08-07 | 株式会社東芝 | 半導体装置 |
JP2005353956A (ja) * | 2004-06-14 | 2005-12-22 | Sony Corp | 放熱部材およびその製造方法ならびに半導体パッケージ |
JP5589598B2 (ja) * | 2010-06-22 | 2014-09-17 | 富士通株式会社 | 半導体装置の製造方法 |
-
2012
- 2012-09-03 JP JP2012193337A patent/JP5983201B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014049689A (ja) | 2014-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4618260B2 (ja) | 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置 | |
US6593648B2 (en) | Semiconductor device and method of making the same, circuit board and electronic equipment | |
JP5066529B2 (ja) | 半導体素子の実装構造体及び半導体素子の実装方法 | |
JP4305502B2 (ja) | 半導体装置の製造方法 | |
JP2008187054A (ja) | 配線基板及び半導体装置 | |
KR102032271B1 (ko) | 전자기기의 접합구조 | |
JP5447175B2 (ja) | 半導体装置 | |
JP5673423B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US20130062752A1 (en) | Ring structure for chip packaging | |
CN110299295B (zh) | 半导体键合封装方法 | |
JP2006310649A (ja) | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 | |
US10327334B1 (en) | Layout structure of flexible circuit board | |
JP2010118522A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2012004165A (ja) | 実装構造、配線基板組立体及び固定方法 | |
JP5983201B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5097174B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5958136B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5799565B2 (ja) | 半導体装置及びその製造方法 | |
JP4688443B2 (ja) | 半導体装置の製造方法 | |
JP4735855B2 (ja) | 配線基板、半導体装置及びこれらの製造方法 | |
JPH11176873A (ja) | Bga形半導体装置およびその実装構造体 | |
JP5271982B2 (ja) | 半導体装置 | |
JP2008103739A (ja) | 配線基板、接続基板、半導体装置及びこれらの製造方法、回路基板並びに電子機器 | |
JP2004103935A (ja) | 半導体装置およびその製造方法 | |
JP4735856B2 (ja) | 配線基板、半導体装置及びこれらの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150525 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150605 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160607 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160718 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5983201 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |