JP5947466B2 - 半導体構造をテストする方法 - Google Patents

Description

技術分野
本開示は概して、集積回路（ＩＣ）のテストに関する。

背景
多くの用途において、ダイをプリント回路基板（ＰＣＢ）といった別の回路または基板に直接接続することは困難であり得る。たとえば、集積回路（ＩＣ）がＰＣＢに搭載されることになっている場合、ＰＣＢの配線が粗すぎて集積回路の微細コンタクトを接続できないことがある。そのような用途では、ダイおよびＰＣＢはインターポーザによって相互接続され得る。インターポーザは、ダイが接合され得る第１の組の微細コンタクト（たとえばマイクロバンプ）を一方側に、別のチップ、基板、ＰＣＢなどへの接合のための第２の組の粗いコンタクト（たとえばＣ４ハンダボール）を他方側に有するシリコン体である。インターポーザの配線およびビアは、インターポーザの一方側にある微細ピッチダイコンタクトを、インターポーザの反対側のより粗いコンタクトアレイに接続し得る。

２つのＩＣ（たとえばＩＣおよびインターポーザ）を接合する、微細なまたは粗いコンタクトの組は、バンプのアレイ（たとえばマイクロバンプまたはＣ４ハンダボール）を１つのＩＣの裏側に、一致するパッドのアレイを第２のＩＣの表側に含む。参照しやすさのため、マイクロバンプおよびパッド対は、本願明細書においてマイクロバンプコンタクトと総称され得る。

新しい製作プロセスにおいて欠陥が生じ得る。製造プロセスを向上させるには、製造したＩＣをテストして、マイクロバンプコンタクトにおける開路および短絡といった望ましくない欠陥を検出する。検出された場合、これらの欠陥を分析して、生じる欠陥を排除するよう製造プロセスが修正され得るように、欠陥の場所および種類を判定する。しかしながら、マイクロバンプコンタクトのテストは困難な場合がある。多数のマイクロバンプコンタクトにより、各マイクロバンプコンタクトを走査して不具合の場所を判定するためには数時間かかり得る。欠陥の場所の判定は、製作プロセスの向上にとって不可欠であり得る。

概要
集積回路（ＩＣ）は、ＩＣの１つ以上のルーティング層内に複数の信号ラインセグメントを含むルーティング回路系と、ルーティング回路系に結合された複数のマイクロバンプコンタクトとを含む。ＩＣは複数のテスト回路を含み、各々がマイクロバンプコンタクトのそれぞれのサブセットを介して複数の信号ラインセグメントのサブセットに結合される。各テスト回路は、マイクロバンプコンタクトのそれぞれのサブセット内のマイクロバンプコンタクトを接続して、信号ラインセグメントのサブセットの第１の組のデイジーチェーンと、信号ラインセグメントのサブセットの第２の組のデイジーチェーンとを形成するように構成される。各テスト回路は、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間を短絡についてテストし、第１の組のデイジーチェーンと第２の組のデイジーチェーンとを開路についてテストするように構成される。各テスト回路は、開路の検出に応答して、開路が位置するデイジーチェーンの一部分を判定するように構成される。各テスト回路は、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間の短絡の検出に応答して、第１の組のデイジーチェーンが第２の組のデイジーチェーンに短絡される場所を判定するようにも構成される。

ＩＣは、インターポーザと複数のテスト回路とを含むスタックドＩＣを備え得る。インターポーザは、ＩＣの１つ以上のルーティング層に複数の信号ラインセグメントを含み、複数のテスト回路はインターポーザ上に搭載され、マイクロバンプコンタクトを介してインターポーザに結合される。インターポーザは、アレイに配列された複数のハンダボールと、ハンダボールにそれぞれ接続された複数の貫通シリコンビアとを含み得る。ルーティング回路系は、複数のマイクロバンプコンタクトおよび複数の貫通シリコンビアに接続され得、ルーティング回路系は、インターポーザの第１のルーティング層内の第１の組の信号ラインと、インターポーザの第２のルーティング層内の第２の組の信号ラインとを含み得る。

以下のうち１つ以上は真であり得る：信号ラインセグメントの各々は、マイクロバンプコンタクトのそれぞれの対を接続し得る；各テスト回路は、開路が位置するデイジーチェーンの一部分の判定において、不導通があるデイジーチェーン内の複数のマイクロバンプコンタクトの隣接する対を判定するようにさらに構成され得る；各テスト回路は、第１の組のデイジーチェーンが第２の組のデイジーチェーンに短絡される場所の判定において、互いに接続される一対のマイクロバンプコンタクトを判定するようにさらに構成され得る。

その上または代替的に、複数のテスト回路の各々は、第１、第２、第３、および第４のスイッチング回路を含み得る。第１のスイッチング回路は、第１の組のデイジーチェーンの第１のデイジーチェーンを示す第１の制御信号に応答して、第１のデイジーチェーンの第１の端部を第１の端子に接続するように構成され得る。第２のスイッチング回路は、第１のデイジーチェーンを示す第２の制御信号に応答して、第１のデイジーチェーンの第２の端部を第２の端子に接続するように構成され得る。第３のスイッチング回路は、第２の組のデイジーチェーンの第２のデイジーチェーンを示す第３の制御信号に応答して、第２のデイジーチェーンの第１の端部を第３の端子に接続するように構成され得る。第４のスイッチング回路は、第２のデイジーチェーンを示す第４の制御信号に応答して、第２のデイジーチェーンの第２の端部を第４の端子に接続するように構成され得る。複数のテスト回路の各々は、第１、第２、第３、および第４の端子に接続された検知回路と、第１、第２、第３、および第４のスイッチング回路に結合され、第１、第２、第３、および第４の制御信号を調整するように構成された制御回路とをさらに含み得る。

その上または代替的に、複数のテスト回路の各々は、第１の組のデイジーチェーンの各デイジーチェーンについて、第１の組のデイジーチェーンの第１の端部および第２の端部を第１の端子に接続することと、第２の組の１つ以上のデイジーチェーンの第１の端部および第２の端部を第２の端子に接続することと、第１の端子と第２の端子との間を導通についてテストすることとによって、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間を短絡についてテストするように構成され得る。第２の組のデイジーチェーンの１つ以上のデイジーチェーンは、第２の組におけるデイジーチェーンのすべてを含み得る。テスト回路は、第１の端子と第２の端子との間の導通の検出に応答して、第２の組のデイジーチェーンのサブセットを選択することと、デイジーチェーンのサブセット内のデイジーチェーンのみを第２の端子に接続することと、かつ第１の端子と第２の端子との間の導通についてのテストを繰り返すこととによって、第１の組のデイジーチェーン上に導通を提供する電気経路を特定するようにさらに構成され得る。サブセットの選択は、バイナリサーチに従って行なわれ得る。

その上または代替的に、テスト回路は、デイジーチェーンの異なるセグメントをバイパスすることと、デイジーチェーンを導通についてテストすることとによって、開路が位置するデイジーチェーンのうち第１のデイジーチェーンの一部分の判定を行なうように構成され得る。その上または代替的に、テスト回路は、第１のデイジーチェーンをデイジーチェーンのうち第２のデイジーチェーンに接続することによって、第１のデイジーチェーンの異なるセグメントのバイパスを行なうように構成され得る。デイジーチェーンの異なるセグメントをバイパスし、デイジーチェーンを導通についてテストすることは、デイジーチェーンのセグメントを連続してバイパスし得る。デイジーチェーンの異なるセグメントをバイパスし、デイジーチェーンを導通についてテストすることは、バイナリサーチアルゴリズムに従って異なるセグメントを選択し得る。

インターポーザのマイクロバンプコンタクトをテストするための方法も記載される。マイクロバンプコンタクトのそれぞれのアレイを有する複数のテスト回路は、インターポーザのマイクロバンプコンタクトのそれぞれのサブセット上に搭載される。複数のテスト回路の各々は、マイクロバンプコンタクトのそれぞれのサブセット内のマイクロバンプコンタクトを接続して、それぞれの第１の組のデイジーチェーンとそれぞれの第２の組のデイジーチェーンとを形成する。デイジーチェーンは、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間の短絡についてテストされる。第１および第２の組のデイジーチェーンは、開路についてもテストされる。デイジーチェーン内の開路を検出することに応答して、開路が位置するデイジーチェーンの一部分が判定される。第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間の短絡の検出に応答して、第１の組のデイジーチェーンが第２の組のデイジーチェーンに短絡される場所が判定される。

開路が位置するデイジーチェーンの一部分を判定することは、不導通があるデイジーチェーン内の複数のマイクロバンプコンタクトの隣接する対を判定することを含み得る。第１の組のデイジーチェーンが第２の組のデイジーチェーンに短絡される場所を判定することは、互いに接続される一対のマイクロバンプコンタクトを判定することを含み得る。

別のＩＣは、アレイに配列された複数のハンダボールと、ハンダボールにそれぞれ接続された複数の貫通シリコンビアとを有するインターポーザを含む。インターポーザはまた、複数のマイクロバンプコンタクトと、複数のマイクロバンプコンタクトおよび複数の貫通シリコンビアに接続されたルーティング回路系とを含む。ルーティング回路系は、インターポーザの第１のルーティング層内の第１の組の信号ラインと、インターポーザの第２のルーティング層内の第２の組の信号ラインとを含む。ＩＣは複数のテスト回路を含む。各テスト回路は、マイクロバンプコンタクトのそれぞれのサブセットを介して複数の信号ラインセグメントのサブセットに結合される。各テスト回路は、マイクロバンプコンタクトのそれぞれのサブセット内のマイクロバンプコンタクトを接続して、信号ラインセグメントのサブセットの第１の組のデイジーチェーンと、信号ラインセグメントのサブセットの第２の組のデイジーチェーンとを形成するように構成される。各テスト回路は、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間を短絡についてテストし、第１の組のデイジーチェーンと第２の組のデイジーチェーンとを開路についてテストするように構成される。各テスト回路は、開路の検出に応答して、開路が位置するデイジーチェーンの一部分を判定するように構成される。各テスト回路は、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間の短絡の検出に応答して、第１の組のデイジーチェーンが第２の組のデイジーチェーンに短絡される場所を判定するようにも構成される。

詳細な説明および添付の請求項を考慮すると、他の実施例が認識されることになる。
図面の簡単な説明
以下の詳細な説明を検討し、かつ図面を参照すると、開示される例の様々な局面および利点が明らかとなる。

インターポーザおよびインターポーザのマイクロバンプコンタクトを欠陥についてテストするように構成された複数のテスト回路の断面を示す図である。 テストのためにインターポーザのルーティングセグメントおよびマイクロバンプコンタクトをデイジーチェーンに接続することを例示する図である。 テスト回路の上面図レイアウトを示す図である。 スタックドＩＣのマイクロバンプコンタクトを欠陥についてテストするためのプロセス例のフローチャートを示す図である。 様々な回路経路を欠陥についてテストするために使用され得る回路図を示す図である。 マイクロバンプコンタクトをテストして任意の短絡の場所を判定するように構成された図３のテスト回路を示す図である。 マイクロバンプコンタクトをテストして任意の開路の場所を判定するように構成された図３のテスト回路を示す図である。 図７に示されるテスト回路の構成を使用して開路故障の場所を判定するためのプロセス例のフローチャートを示す図である。 開路の場所の判定を例示する図である。 開路の場所の判定を例示する図である。 開路の場所の判定を例示する図である。

詳細な説明
スタックドＩＣを接続するために使用されるマイクロバンプコンタクトをテストするための方法および構造が説明される。複数のテスト回路が、ＩＣのコンタクトアレイのマイクロバンプコンタクトのそれぞれのサブセットに接続される。本願明細書に記載されるこれらおよび他の接続は、直接接続であってもよいし、１つ以上の介在する回路要素によって生じてもよい。ＩＣは、１つ以上のルーティング層において１組の信号ラインセグメントを含む。信号ラインセグメントは、マイクロバンプコンタクトのそれぞれの対を接続する。各テスト回路は、マイクロバンプコンタクトのそれぞれのサブセットに接続され、各テスト回路は、信号ラインセグメントとマイクロバンプコンタクトとを直列に接続して、デイジーチェーンのそれぞれの第１の組およびそれぞれの第２の組を形成するように構成される。各テスト回路はさらに、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間を短絡についてテストし、第１の組のデイジーチェーンと第２の組のデイジーチェーンとを開路についてテストするように構成される。デイジーチェーンにおける開路の検出に応答して、テスト回路は、開路が位置するデイジーチェーンの部分を判定する。短絡の検出に応答して、テスト回路は短絡の場所を判定するように構成される。本願明細書で使用される限りにおいて、テスト回路を欠陥モニタリング担体（ＤＭＶ）と称する場合もあり、このような用語は本願明細書では交換可能に使用される。

テスト回路は、多数のスタックドＩＣ用途においてマイクロバンプコンタクトをテストするのに適用され得る。インターポーザ上のマイクロバンプコンタクトのそれぞれのサブセットをテストするために、複数のテスト回路が接続される。例示および説明を簡単にするため、本願明細書で開示される例は、主としてインターポーザのマイクロバンプコンタクトのテストを参照して説明される。図１は、インターポーザおよびインターポーザのマイクロバンプコンタクトを欠陥についてテストするように構成された複数のテスト回路の断面を示す。インターポーザ１０６は基板本体１１０を含み、多数の貫通シリコンビア（ＴＳＶ）１１２が本体に形成されている。複数のＣ４ハンダボールコンタクト１１４を有するコンタクトアレイがインターポーザ本体１１０の裏側に形成される。ハンダボールコンタクト１１４は、ＴＳＶのそれぞれ１つに結合される。１つ以上の配線層１１６がインターポーザ本体１１０の表側に形成される。配線層は、インターポーザの表側に形成される第２のコンタクトアレイ（図示せず）のそれぞれのコンタクトパッドにＴＳＶを結合する複数の回路経路を実現する。第２のコンタクトアレイは、テスト回路（たとえば１０２，１０３および１０４）のマイクロバンプコンタクト１１８と整列され、結合される。

より詳細に以下に記載されるように、ルーティング層１１６は多数の信号ラインセグメントを含み、各セグメントは、マイクロバンプコンタクト１１８のそれぞれの対を接続する。テスト回路（１０２，１０３および１０４）は、信号ラインセグメントとマイクロバンプコンタクトとを直列に接続してデイジーチェーンのそれぞれの組を形成するように構成される。テスト回路（１０２，１０３および１０４）は、デイジーチェーンの導通についてテストすることによって開路を検出し、かつデイジーチェーンの異なるもの同士の間の導通についてテストすることによって短絡を検出するように構成される。

説明を簡単にするため、複数のテスト回路の機能についてＩＣ（たとえばインターポーザ）上に搭載されたテスト回路の単一の１つに関連して図２〜図９に主に記載する。

図２は、インターポーザおよびテスト回路の斜視図を示し、テストのためにインターポーザの信号ラインセグメントおよびマイクロバンプがデイジーチェーンに接続される。インターポーザ２００は、図１に示されるインターポーザを参照して説明されるようにシリコン基板２０１上に形成された１つ以上のルーティング層２０２を含む。Ｃ４ハンダバンプ（たとえば２４０）がシリコン基板２０１の裏側に形成され、シリコン基板２０１に形成されたＴＳＶ（図示せず）に接続される。

複数のマイクロバンプコンタクトパッド（たとえば２０４）がインターポーザ２００の表面上に形成され、ルーティング層２０２に接続される。ルーティング層２０２は、マイクロバンプコンタクトを直列に接続して１つ以上のデイジーチェーンを形成するために使用され得る多数の信号ラインセグメント（たとえば２０６および２０８）を含む。

テスト回路２２０は、ルーティング層の頂部でマイクロバンプコンタクトパッド（たとえば２０４）と整列および接続されて、信号ラインセグメント（たとえば２０６および２０８）とマイクロバンプコンタクトパッド（たとえば２０４）とを１組のデイジーチェーンに接続し得る複数のマイクロバンプ（たとえば２２２）および信号ラインセグメント（たとえば２２６および２２８）を含む。例示を簡単にするため、テスト回路２２０の裏側面のみが例示される。図示のマイクロバンプ（たとえば２２２）および信号ラインセグメント（たとえば２２６および２２８）は、裏側面上の垂直な突起であり、テスト回路内のマイクロバンプおよび信号ラインセグメントの位置を例示する。

この例では、インターポーザ２００の各信号ラインセグメント（たとえば２０６および２０８）は、マイクロバンプコンタクトパッドのそれぞれの対（たとえば２０４）を接続する。破線で示される信号ラインセグメント（たとえば２０８）は第１のルーティング層に形成され、実線で示される信号ラインセグメント（たとえば２０６）は第２のルーティング層に形成される。テスト回路がマイクロバンプコンタクトパッドと整列および接続されると、テスト回路２２０内のマイクロバンプおよび信号ラインセグメント（たとえば２２６，２２８）は、ＩＣの接続信号ラインセグメントを直列に（マイクロバンプコンタクトを介して）接続し、１つ以上のデイジーチェーンを形成する。

図示される裏側面に破線で示されるテスト回路２２０の信号ラインセグメント（たとえば２２８）は、テスト回路の第１のルーティング層に形成される。図示された裏側面に実線で示されるテスト回路２２０の信号ラインセグメント（たとえば２２６）は、テスト回路の第２のルーティング層に形成される。回路経路２３０および２３２によって示されるように、ルーティング層２０２の信号ラインセグメントはテスト回路のルーティング層の信号ラインセグメントに接続され、信号ラインセグメントおよびマイクロバンプコンタクトのデイジーチェーンを形成する。

図２に示される例では、信号ラインセグメントは、インターポーザの２つのルーティング層、またはテスト回路の２つのルーティング層において、重なり合い、配置されるものとして例示され、説明される。しかしながら、信号ラインが任意の数のルーティング層に位置し得ることが理解される。

説明を簡単にするため、以下の例は主として、第１のｘ軸に配向される第１の組のデイジーチェーンと第２のｙ軸に配向される第２の組のデイジーチェーンとを形成するように配列される信号ラインセグメントを用いて例示され、説明される。たとえば、デイジーチェーン２３０は、ｘ軸に配向されるデイジーチェーンの組のうちの１つのデイジーチェーンであり、デイジーチェーン２３２は、ｙ軸に配向されるデイジーチェーンの組のうちの１つのデイジーチェーンである。しかしながらマイクロバンプコンタクトおよび信号ラインセグメントは、デイジーチェーンの異なる配向を形成する多数の代替パターンに配向され得ると認識される。

テスト回路の信号ラインセグメントおよび／またはインターポーザのルーティング層は、アクティブな回路系を用いてダイナミックに接続され得る。たとえば、テスト回路は、テストモードで動作しつつ、マイクロバンプコンタクトの各対を選択可能に接続してデイジーチェーンを形成するＭＯＳＦＥＴスイッチ（図示せず）を含み得る。テストが完了した後、ＭＯＳＦＥＴスイッチはマイクロバンプコンタクトの対を切離し得る。マイクロバンプコンタクトの対の切離しは、テスト回路を除去することなく、マイクロバンプコンタクトを分離することを必要とする他のテスト方法を容易にし得る。

図３は、図１の１つ以上のテスト回路１０２，１０３および１０４といったテスト回路を実装するために使用され得るテスト回路の上面図レイアウトを示す。テスト回路３０２は、信号ラインセグメントおよびマイクロバンプコンタクトのデイジーチェーンを、テストのために（コア回路３０８に配置される）導通センサに選択的に接続するように構成される４つのスイッチング回路３０４，３０６，３１０，および３１２を含む。説明を簡単にするため、テスト回路によってテストされることになるデイジーチェーンが破線（３２０および３２２）で例示される。図４および図５を参照してより詳細に記載されるように、コア回路３０８内の制御回路（図示せず）は、デイジーチェーンをセンサ回路に接続し、マイクロバンプコンタクトにおけるいずれかの開路またはいずれかの短絡不良の場所を検出し判定する。図６〜図１０を参照してより詳細に記載されるように、デイジーチェーンの第１の組（３２０）および第２の組（３２２）の選択された一方は、系統的に接続されて、デイジーチェーン内の検出された開路および短絡の場所を自動的に判定し得る。

製造テストは、テストの結果に基づいてテスト済みのＩＣを異なるグループ（ビン）に分類することが多い。このグループ化は、検出される欠陥を減少させるために製造プロセスをどのように向上させ得るかを調べるための追加的なテストを容易にするのに役立つ。図４は、スタックドＩＣのマイクロバンプコンタクトを欠陥についてテストするためのプロセス例のフローチャートを示す。最初に、テスト回路がＩＣ（たとえばインターポーザ）に搭載される。テスト回路は、マイクロバンプコンタクトを接続して、デイジーチェーンを形成する。テストされることになるＩＣ（たとえばインターポーザ）にテスト回路を搭載し、プローブをプローブパッドに接続した後、プローブカードピンチェックが行われて、ブロック４０２において導通を確実にする。プロービングがプローブパッドの各々との導通を実現しない場合、スタックドＩＣは、ブロック４０４において（導通故障を示す）ｃｔと記載される第１のビンに配置される。そうでなければ、スイッチング回路がブロック４０６においてテストされ、スイッチング回路が制御回路からの制御信号に応答するかどうかを判定する。このテストを行なうため、制御回路は、制御信号の所定のシーケンスを生成するように構成され得る。テスト回路の出力端子の値をテスト中にモニタリングして、出力値が期待値の所定の組と一致するかどうかを判定する。出力値が期待値の組と一致しない場合、スイッチング回路は誤って動作していると判定される。いずれかのスイッチング回路がテストに不合格になった場合、スタックドＩＣは、ブロック４０８において（スイッチング回路の故障を示す）ｓｗと記載される第２のビンに配置される。

スイッチング回路が動作可能であることが分かれば、ブロック４１０において開路および短絡についてデイジーチェーンがテストされる。判定ブロック４１４においてデイジーチェーンのうちのいずれかが開路を有し、判定ブロック４１６においてどのデイジーチェーンも別のデイジーチェーンとの短絡を有していない場合、スタックドＩＣは、ブロック４１８において（開路故障を示す）ｏｐとして記載される第３のビンに配置される。１つ以上のデイジーチェーンが開路を有し、１つ以上のデイジーチェーンが短絡を有する場合、スタックドＩＣは、ブロック４１２において（開路故障および短絡故障の両方を示す）ｏｓとして記載される第４のビンに配置される。判定ステップ４１４においてどのデイジーチェーンも開路を有していないが、判定ステップ４２０において１つ以上のデイジーチェーンが短絡を有する場合、ＩＣは、ブロック４２２において（短絡故障を示す）ｓｈとして記載される第５のビンに配置される。そうでなければ、どのデイジーチェーンも開路または短絡を含まない場合、ＩＣは、ブロック４２４においてＩＣがテストに合格したことを示すビンに配置される。

図５は、デイジーチェーンを欠陥についてテストするために使用され得る回路のブロック図を示す。デイジーチェーンは、テストされることになるデイジーチェーンの第１の端部を電圧源（Ｖｉｎ）に接続し、デイジーチェーンの導通をテストするための検知回路５１２にデイジーチェーンの第２の端部を接続するか、または短絡についてテストするために別のデイジーチェーンの端部を検知回路５１２に接続することによってテストされる。検知回路５１２は、テスト済みの経路から電圧（Ｖｔｅｓｔ）を受け取り、電圧を基準電圧（Ｖｒｅｆ）と比較するように構成される。制御回路５０２によって生成された制御信号に応答して、デイジーチェーン回路経路５０８は、ＭＯＳＦＥＴスイッチ５０４によってＶｉｎに、ＭＯＳＦＥＴスイッチ５０６によって検知回路５１２に、選択可能に接続される。

デイジーチェーン回路経路５０８がＶｉｎおよび検知回路５１２に接続されると、検知回路は、ＶｔｅｓｔをＶｒｅｆ電圧と比較して、導通が存在するかどうかを判定する。その上、デイジーチェーンの抵抗の近似値を判定するためにＶｒｅｆを変動させてもよい。この実装例では、ＭＯＳＦＥＴ５１０は、テスト中のデイジーチェーン（たとえば５０８）が開路故障を含む時に、検知回路５１２の入力から接地への小電流経路を提供して、入力の電圧が浮動するのを妨げるように構成される。

上に示されるように、第１および第２の組のデイジーチェーンのうち選択されたものが系統的に接続され、デイジーチェーンにおける検出された開路故障および短絡の場所を自動的に判定する。図６は、マイクロバンプコンタクトをテストして短絡の場所を判定するように構成された図３のテスト回路を示す。図３を参照して説明されるように、テスト回路は４つのスイッチング回路（６０２，６０４，６０６，および６０８）を含み、各スイッチング回路は、制御回路（図示せず）に応答して、第１および第２の組のデイジーチェーンのデイジーチェーンを選択可能に検知回路（たとえば図５、５１２）に接続するように構成される複数のスイッチ６１０を含む。

互いから絶縁されるべき第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間に導通があると、短絡が検出される。図２に示されるように、交差するデイジーチェーン２３０および２３２は互いから絶縁される。なぜなら、交差点における一方の信号ラインセグメントはテスト回路に実装され、他方はテスト中のＩＣに実装されているからである。第１および第２の組のデイジーチェーンが互いに垂直に配向されているため、第１の組のデイジーチェーンと第２の組のデイジーチェーンとの間に導通が検出された場合、デイジーチェーンのマイクロバンプコンタクトが最も近接している、デイジーチェーンが公差している場所に短絡が位置することになる。

図６に示されるように、スイッチング回路６０２および６０６は、第１の組のデイジーチェーンを第１の端子（Ｏｕｔ）に接続するように構成され、スイッチング回路６０４および６０８は、第２の組のデイジーチェーンを第２の端子（Ｉｎ）に接続するように構成される。短絡は、第１および第２のデータ端子の間の導通についてテストすることによって検出される。たとえば、スイッチは、デイジーチェーン６２０および６２２の間の導通についてテストするようにコントローラによって構成される。導通が検出された場合、デイジーチェーンが交差している場所が短絡の場所であると判定される。選択されたデイジーチェーン（たとえば６２２）の両端が同じデータ端子（たとえばＯｕｔ）に接続されているため、当該デイジーチェーンにおける開路の存在は、短絡の回路経路を遮断しにくく、かつ検出を妨げにくい。

いくつかの実装例では、制御回路（図示せず）は、スイッチング回路に、第１および第２の組の複数のデイジーチェーンを対応する端子に接続させて、短絡について複数のデイジーチェーンを同時にチェックするように構成される。短絡が検出された場合、制御回路は、複数のデイジーチェーンの選択されたものを切離し、かつ短絡について再テストするように構成される。短絡が絶縁されるまで、プロセスが繰り返される。いくつかの特定の実装例では、制御回路は、スイッチング回路に、すべてのデイジーチェーンを対応する端子に最初に接続させ、短絡の検出に応答して、短絡が絶縁されるまで、バイナリサーチアルゴリズムに従った除去のためにデイジーチェーンを選択するように構成され得る。各除去ステップにおいて、バイナリサーチは、接続されたデイジーチェーンの半分を切離し、短絡が依然として検出されるかどうかを見るためにチェックする。短絡が検出されなくなれば、短絡はデイジーチェーンの他の半分にあるものと判定される。デイジーチェーンの他の半分によって選択および検出プロセスを繰り返して、短絡をさらに絶縁する。そうでなければ、短絡が依然として検出された場合、短絡はデイジーチェーンのどちらか半分に存在し得る。各半分について選択および検出プロセスを繰り返して、短絡をさらに絶縁する。

図７は、マイクロバンプコンタクトをテストして開路の場所を判定するように構成された図３のテスト回路を示す。図６を参照して説明されるように、テスト回路は４つのスイッチング回路（６０２，６０４，６０６，および６０８）を含み、各スイッチング回路は、制御回路（図示せず）に応答して、第１および第２の組のデイジーチェーンのデイジーチェーンを電圧源および検知回路（たとえば図５、５１２）に選択可能に接続するように構成される複数のスイッチ６１０を有する。

不導通がないかデイジーチェーンの各々を個々にチェックすることによって、開路が検出される。たとえば、図７に示される例では、スイッチング回路６０４および６０８は、デイジーチェーン７０２の第１の端部を第１の端子（Ｉｎ）に接続し、デイジーチェーンの第２の端部を第２の端子（Ｏｕｔ）に接続するように、制御回路（図示せず）によって構成される。次いで、第１および第２の端子が導通についてチェックされる。開路（つまり不導通）が検出された場合、制御回路は、導通が回復されるまでデイジーチェーンの異なるセグメントをバイパスすることによって開路を特定するように構成される。デイジーチェーンの１つのセグメントがバイパスされたときに導通が回復された場合、開路はバイパスされたセグメントにあるものと判定される。図７に示される実装例では、テスト回路は、各組において隣接するデイジーチェーン同士の間に配備される複数のスイッチ（たとえば７０６）を含む。スイッチ７０６は、組（たとえば７０４）内の隣接するデイジーチェーンによって、選択されたデイジーチェーン（たとえば７０２）の異なる部分をバイパスするように制御回路（図示せず）によって制御される。

図８は、図７に示されるテスト回路の構成を用いて開路故障の場所を判定するためのプロセス例のフローチャートを示す。この例では、デイジーチェーンにおける開路の検出に応答して、開路が特定されるまで、信号ラインセグメントが連続してバイパスされる。デイジーチェーンにおける開路の検出に応答して、デイジーチェーンの第１のセグメントがブロック８０２において選択される。選択されたセグメントはバイパスされ、ブロック８０４において導通についてデイジーチェーンが再テストされる。判定ブロック８０６において導通が存在しない場合、あらかじめバイパスされたセグメントがデイジーチェーンにおいて再接続され、デイジーチェーンにおいてバイパスするべき次のセグメントがブロック８０８において選択される。当該プロセスは、ブロック８０４に戻ることによって繰り返される。そうでなければ、判定ブロック８０６において導通が存在する場合、開路は、バイパスされた信号ラインセグメントにあるものと判定される。

図９−１〜図９−３は、図８に示される方法を用いた開路故障の場所の判定を例示する。この例では、スイッチ９０２および９０６の間に接続された第１のデイジーチェーンにおける開路の場所は、スイッチ９０４および９０８の間に接続された第２のデイジーチェーンのセグメント（９２０，９２２，９２４，および９２８）によって様々なセグメント（９１０，９１２，９１４，および９１６）を連続してバイパスすることによって判定される。

図９−１は、どのセグメントもバイパスされないデイジーチェーン間のスイッチの構成を示す。この例では、開路はセグメント９１２にある。第１のデイジーチェーンの不導通は、図において「Ｘ」で表わされる。図８に記載されるように、第１のデイジーチェーンの不導通の検出に応答して、導通が回復されるまでデイジーチェーンのセグメントが連続してバイパスされる。

図９−２は、第１および第２のデイジーチェーンの間のスイッチの構成を示し、第１のデイジーチェーンのセグメント９１０は、第２のデイジーチェーンのセグメント９２０によってバイパスされる。導通が回復されないため、スイッチは第１のデイジーチェーンの次のセグメントをバイパスするように再構成される。図９−３は、第１および第２のデイジーチェーンの間のスイッチの構成を示し、第１のデイジーチェーンのセグメント９１２は、第２のデイジーチェーンのセグメント９２２によってバイパスされる。図９−３におけるバイパスの結果として導通が回復され、開路の場所が判定されている。

制御回路は、デイジーチェーンの複数のセグメントを同時にバイパスするように構成され得る。導通が回復された場合、開路は、バイパスされたセグメントのうちの１つにあるものと判定される。いくつかの特定の実装例では、制御回路は、開路を含むセグメントが判定されるまで、バイナリサーチのやり方でセグメントをバイパスするように構成される。

インターポーザに関連して様々な例について主として記載しているが、当業者は、当該例が様々な他のスタックドＩＣにおけるマイクロバンプコンタクトをテストすることにも適用可能であり得ることを認識するであろう。明細書および例示された実施例は例としてのみ考慮されることが意図され、発明の真の範囲は以下の請求項によって示される。

Claims (14)

1. 半導体構造であって、
   ルーティング回路系を含むインターポーザを備え、前記ルーティング回路系は、前記半導体構造の１つ以上のルーティング層内に複数の信号ラインセグメントを含み、さらに、
   前記インターポーザの表面上に配置され、かつ前記ルーティング回路系に結合された複数のマイクロバンプコンタクトを備え、
   前記複数の信号ラインセグメントの各信号ラインセグメントは、一対の前記複数のマイクロバンプコンタクトをそれぞれ接続し、さらに、
   前記インターポーザ上に積層された複数のテスト回路を備え、各テスト回路は、前記マイクロバンプコンタクトのそれぞれのサブセットを介して前記複数の信号ラインセグメントのサブセットに結合され、各テスト回路は、
   マイクロバンプコンタクトの前記それぞれのサブセット内の第１の対のマイクロバンプコンタクトをマイクロバンプコンタクトの前記それぞれのサブセット内の少なくとも第２の対のマイクロバンプコンタクトに切替え可能に接続して、信号ラインセグメントのサブセットの第１の組のデイジーチェーンを形成し、マイクロバンプコンタクトの前記それぞれのサブセット内の第３の対のマイクロバンプコンタクトをマイクロバンプコンタクトの前記それぞれのサブセット内の少なくとも第４の対のマイクロバンプコンタクトに動的に接続して、信号ラインセグメントのサブセットの第２の組のデイジーチェーンを形成し、
   前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとの間を短絡についてテストし、
   前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとを開路についてテストし、
   デイジーチェーンにおける開路の検出に応答して、開路が位置するデイジーチェーンの一部分を判定し、かつ
   前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとの間の短絡の検出に応答して、前記第１の組のデイジーチェーンが前記第２の組のデイジーチェーンに短絡される場所を判定するように構成される、半導体構造。
2. 前記インターポーザは、
   アレイに配列された複数のハンダボールと、
   前記ハンダボールにそれぞれ接続された複数の貫通シリコンビアとを含み、
   前記ルーティング回路系は、前記複数のマイクロバンプコンタクトおよび前記複数の貫通シリコンビアに接続され、前記ルーティング回路系は、前記インターポーザの第１のルーティング層内の第１の組の信号ラインと、前記インターポーザの第２のルーティング層内の第２の組の信号ラインとを含む、請求項１に記載の半導体構造。
3. 各テスト回路は、開路が位置するデイジーチェーンの一部分の判定において、不導通があるデイジーチェーン内の複数のマイクロバンプコンタクトの隣接する対を判定するようにさらに構成される、請求項１〜２のうちいずれかに記載の半導体構造。
4. 各テスト回路は、前記第１の組のデイジーチェーンが前記第２の組のデイジーチェーンに短絡される場所の判定において、互いに接続される一対のマイクロバンプコンタクトを判定するようにさらに構成される、請求項３に記載の半導体構造。
5. 前記複数のテスト回路の各々は、
   前記第１の組のデイジーチェーンの第１のデイジーチェーンを示す第１の制御信号に応答して、前記第１のデイジーチェーンの第１の端部を第１の端子に接続するように構成された第１のスイッチング回路と、
   前記第１のデイジーチェーンを示す第２の制御信号に応答して、前記第１のデイジーチェーンの第２の端部を第２の端子に接続するように構成された第２のスイッチング回路と、
   前記第２の組のデイジーチェーンの第２のデイジーチェーンを示す第３の制御信号に応答して、前記第２のデイジーチェーンの第１の端部を第３の端子に接続するように構成された第３のスイッチング回路と、
   前記第２のデイジーチェーンを示す第４の制御信号に応答して、前記第２のデイジーチェーンの第２の端部を第４の端子に接続するように構成された第４のスイッチング回路と、
   前記第１、第２、第３、および第４の端子に接続された検知回路と、
   前記第１、第２、第３、および第４のスイッチング回路に結合され、前記第１、第２、第３、および第４の制御信号を調整するように構成された制御回路とを含む、請求項１〜４のうちいずれかに記載の半導体構造。
6. 前記複数のテスト回路の各々は、前記第１の組のデイジーチェーンの各デイジーチェーンについて、
   前記第１の組のデイジーチェーンの第１の端部および第２の端部を第１の端子に接続することと、
   前記第２の組の１つ以上のデイジーチェーンの第１の端部および第２の端部を第２の端子に接続することと、
   前記第１の端子と前記第２の端子との間を導通についてテストすることとによって、前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとの間を短絡についてテストするように構成される、請求項１〜５のうちいずれかに記載の半導体構造。
7. 前記第２の組のデイジーチェーンの前記１つ以上のデイジーチェーンは、前記第２の組におけるデイジーチェーンのすべてを含み、
   前記テスト回路は、前記第１の端子と前記第２の端子との間の導通の検出に応答して、前記第２の組のデイジーチェーンのサブセットを選択することと、デイジーチェーンのサブセット内のデイジーチェーンのみを前記第２の端子に接続することと、かつ前記第１の端子と前記第２の端子との間の導通についてのテストを繰り返すこととによって、前記第１の組のデイジーチェーン上に導通を提供する電気経路を特定するようにさらに構成され、前記サブセットの選択は、バイナリサーチに従って行なわれる、請求項６に記載の半導体構造。
8. 前記テスト回路は、前記デイジーチェーンの異なるセグメントをバイパスすることと、前記デイジーチェーンを導通についてテストすることとによって、開路が位置する前記デイジーチェーンのうち第１のデイジーチェーンの一部分の判定を行なうように構成される、請求項１〜７のうちいずれかに記載の半導体構造。
9. 前記テスト回路は、前記第１のデイジーチェーンを前記デイジーチェーンのうち第２のデイジーチェーンに接続することによって、前記第１のデイジーチェーンの異なるセグメントのバイパスを行なうように構成される、請求項８に記載の半導体構造。
10. 前記デイジーチェーンの異なるセグメントをバイパスし、前記デイジーチェーンを導通についてテストすることは、前記デイジーチェーンのセグメントを連続してバイパスする、請求項９に記載の半導体構造。
11. 前記デイジーチェーンの異なるセグメントをバイパスし、前記デイジーチェーンを導通についてテストすることは、バイナリサーチアルゴリズムに従って前記異なるセグメントを選択する、請求項９に記載の半導体構造。
12. インターポーザのマイクロバンプコンタクトをテストする方法であって、
    マイクロバンプコンタクトのそれぞれのアレイを有する複数のテスト回路を、前記インターポーザの前記マイクロバンプコンタクトのそれぞれのサブセット上に搭載することを含み、前記マイクロバンプコンタクトの対は、前記インターポーザ内の信号ラインセグメントによって接続され、さらに、
    前記複数のテスト回路内のスイッチによって、マイクロバンプコンタクトのそれぞれのサブセット内の第１の対のマイクロバンプコンタクトをマイクロバンプコンタクトの前記それぞれのサブセット内の少なくとも第２の対のマイクロバンプコンタクトに接続して、それぞれの第１の組のデイジーチェーンを形成し、マイクロバンプコンタクトの前記それぞれのサブセット内の第３の対のマイクロバンプコンタクトをマイクロバンプコンタクトの前記それぞれのサブセット内の少なくとも第４の対のマイクロバンプコンタクトに接続して、それぞれの第２の組のデイジーチェーンを形成することと、
    前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとの間を短絡についてテストすることと、
    前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとを開路についてテストすることと、
    デイジーチェーン内の開路を検出することに応答して、前記開路が位置するデイジーチェーンの一部分を判定することと、
    前記第１の組のデイジーチェーンと前記第２の組のデイジーチェーンとの間の短絡の検出に応答して、前記第１の組のデイジーチェーンが前記第２の組のデイジーチェーンに短絡される場所を判定することとを含む、方法。
13. 前記開路が位置するデイジーチェーンの一部分を判定することは、不導通がある前記デイジーチェーン内の複数のマイクロバンプコンタクトの隣接する対を判定することを含む、請求項１２に記載の方法。
14. 前記第１の組のデイジーチェーンが前記第２の組のデイジーチェーンに短絡される場所は、互いに接続される一対のマイクロバンプコンタクトを判定することを含む、請求項１２または１３に記載の方法。

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