JP5939272B2 - 試験装置及び試験方法 - Google Patents

Description

本明細書で開示する技術は、半導体素子を試験する試験装置及び半導体素子を試験する試験方法に関する。

特許文献１には、電源と、コイルと、半導体素子への電流の流入を遮断するための遮断手段を備える試験装置が開示されている。遮断手段は、半導体素子の破壊を検出すると、半導体素子への電流の流入の遮断を開始する。遮断が完了すると半導体素子に電流が流入しなくなる。これにより、半導体素子の破壊が進行して試験装置が損傷することの抑制が図られている。

特開２０１３−１０８８０２号公報

特許文献１の試験装置では、遮断手段は、半導体素子の破壊が検出された後に半導体素子への電流の遮断を開始する。そのため、遮断を開始してから遮断が完了するまでの間に、破壊された半導体素子に電流が流入し、半導体素子の破壊が進行するおそれがある。

本明細書では、半導体素子に十分に負荷を与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる技術を開示する。

本明細書で開示する試験装置は、半導体素子を試験する試験装置である。試験装置は、電源と、インダクタと、ダイオードと、電流遮断機構とを有している。電源は、半導体素子に供給する電源電圧を発生させる。インダクタは、電源と半導体素子との間に設けられる。ダイオードは、インダクタと並列に接続され、アノードがインダクタの負極側に接続され、カソードがインダクタの正極側に接続される。電流遮断機構は、電源と半導体素子との間に設けられ、半導体素子への電流の流入を遮断可能である。電流遮断機構は、半導体素子のターンオフに起因して半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に半導体素子への電流の流入の遮断を開始し、そのタイミング以降に遮断を完了する。

発明者による鋭意研究の結果、半導体素子を試験する場合、半導体素子のターンオフに起因して半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングまで半導体素子に電流を流すことができれば、半導体素子に十分な負荷を与えられることが判明した。また、半導体素子が破壊されるのは、多くの場合、半導体素子に印加される電圧の値がサージ電圧まで上昇する間もしくは上昇した後であることも判明した。上記の試験装置では、電流遮断機構は、半導体素子のターンオフに起因して半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に半導体素子への電流の流入の遮断を開始し、そのタイミング以降に遮断を完了する。そのため、上記の試験装置によれば、半導体素子に十分な負荷を与えることができる。仮に、半導体素子が破壊される場合であっても、半導体素子の破壊が検出された後に、半導体素子への電流の流入の遮断を開始する構成と比べて、半導体素子の破壊の進行を適切に抑制することができる。従って、上記の試験装置によると、半導体素子に負荷を適切に与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる。

また、電流遮断機構は、半導体素子がターンオフを開始するタイミングより後に遮断を開始してもよい。

本明細書で開示する試験方法は、半導体素子を試験する方法である。試験に用いられる試験装置は、上記と同様の構成を有する。この試験方法では、電流遮断機構に、半導体素子のターンオフに起因して半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に半導体素子への電流の流入の遮断を開始させ、そのタイミング以降に遮断を完了させる。

上記の試験方法によると、半導体素子に十分に負荷を与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる。

また、電流遮断機構に、半導体素子がターンオフを開始するタイミングより後に遮断を開始させるようにしてもよい。

第１実施例の試験装置を示す回路図。 第１実施例において、試験対象素子が破壊されない場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。 第１実施例において、試験対象素子が破壊される場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。 比較例において、試験対象素子が破壊される場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。 第２実施例の試験装置を示す回路図。

（第１実施例）
（試験装置２の構成；図１）
図１に示すように、本実施例の試験装置２は、試験対象である半導体素子（以下では試験対象素子と呼ぶ）４０に対して誘導負荷試験を行うための装置である。この試験装置２は、電源１０、インダクタ２０、ダイオード３０、試験対象素子４０、遮断用素子５０、及び、ゲート電圧制御回路６０を有している。

試験対象素子４０は、ＩＧＢＴである。変形例では、試験対象素子４０は、ＭＯＳＦＥＴ等、任意のパワーデバイスであってもよい。試験対象素子４０は、試験を行う毎に交換される。本実施例の試験装置２を用いた試験においては、試験対象素子４０は、後述の所定のタイミングでターンオフを開始するように、ゲート電圧制御回路６０によって制御されている。

電源１０は、試験対象素子４０に供給する電源電圧を発生させる。電源電圧は例えば６００Ｖである。

インダクタ２０は、電源１０と遮断用素子５０との間に接続されている。インダクタ２０は、誘導負荷試験の負荷として用いられる。

ダイオード３０は、インダクタ２０と並列に接続されている。ダイオード３０のアノードは、電源１０の負極側に接続される。ダイオード３０のカソードは、電源１０の正極側に接続される。ダイオード３０は、試験対象素子４０のターンオフ時にインダクタ２０によって誘起される電流を流す。

遮断用素子５０は、インダクタ２０と試験対象素子４０との間に接続されている。遮断用素子５０は、ＩＧＢＴである。変形例では、遮断用素子５０は、他の任意のスイッチング素子であってもよい。遮断用素子５０がオフ状態の間は、試験対象素子への電流の流入が遮断される。本実施例の試験装置２を用いた試験においては、遮断用素子５０は、後述の所定のタイミングでターンオフを開始するように、ゲート電圧制御回路６０によって制御されている。

ゲート電圧制御回路６０は、試験対象素子４０のゲート電圧と、遮断用素子５０のゲート電圧とを制御する。

（試験装置２を用いた試験）
図２及び図３は、本実施例の試験装置２を用いた試験を実施する場合における、試験対象素子４０に印加されるゲート電圧Ｖｇ１、試験対象素子４０に印加されるコレクタ―エミッタ間電圧Ｖｃｅ１、試験対象素子４０に流れる電流Ｉｃ１、及び、遮断用素子５０に印加されるゲート電圧Ｖｇ２の値を示すグラフである。図２は、試験中に試験対象素子４０が破壊されない場合（即ち、試験対象素子４０が正常である場合）の各値を示す。図３は、試験中に試験対象素子４０が破壊される場合（即ち、試験対象素子４０に異常が存在する場合）の各値を示す。

（試験対象素子４０が破壊されない場合；図２）
図２を参照して、試験中に試験対象素子４０が破壊されない場合の例を説明する。タイミングｔ０においては、試験対象素子４０と遮断用素子５０が共にオンされている。即ち、試験対象素子４０のゲート電極及び遮断用素子５０のゲート電極には、それぞれ、所定の値のゲート電圧Ｖｇ１、Ｖｇ２が印加されている。この時、試験対象素子４０に印加される電圧Ｖｃｅ１は低い値を示す。また、試験対象素子４０には、所定の値の電流Ｉｃ１が流れている。

図２の例では、その後、タイミングｔ１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。即ち、ゲート電圧制御回路６０は、タイミングｔ１から試験対象素子４０のゲート電圧Ｖｇ１の値を徐々に低減させ、ターンオフ開始から所定時間経過後に０とする。

タイミングｔ１で試験対象素子４０のターンオフが開始されると、次いで試験対象素子４０に印加される電圧Ｖｃｅ１が上昇し始める。電圧Ｖｃｅ１は、電源電圧（６００Ｖ）よりも高い値まで上昇する。以下では、この電源電圧（６００Ｖ）よりも高い電圧のことをサージ電圧と呼ぶ。電圧Ｖｃｅ１は、サージ電圧まで上昇した後、タイミングｔ３以降は、電源電圧に近い一定の値で安定する。また、タイミングｔ１で試験対象素子４０のターンオフが開始されると、試験対象素子４０に流れる電流Ｉｃ１が徐々に減衰し、ターンオフ開始から所定時間経過後のタイミングｔ３でほぼ０になる。タイミングｔ３では、Ｖｇ１が０であり、Ｖｃｅ１が電源電圧に近い一定の値で安定し、Ｉｃ１がほぼ０である。その後、タイミングｔ４において、Ｉｃ１が完全に０になり、試験対象素子４０が完全にオフ状態に移行する。

本実施例では、ゲート電圧制御回路６０は、タイミングｔ１から一定時間Δｔの経過後のタイミングｔ２において、遮断用素子５０のターンオフ（即ち、試験対象素子４０への電流の流入の遮断）を開始する。即ち、ゲート電圧制御回路６０は、タイミングｔ２から遮断用素子５０のゲート電圧Ｖｇ２を徐々に低下させ、ターンオフ開始から所定時間経過後のタイミングｔ５で０とする。時間Δｔは、タイミングｔ２が、タイミングｔ１より後であって、タイミングｔ３よりも先となるように設定されている。ゲート電圧Ｖｇ２が０になると、その後、遮断用素子５０が完全にオフ状態に移行する。即ち、試験対象素子４０への電流の流入の遮断が完了する。

ここで、試験装置２を用いて誘導負荷試験を行う場合、試験対象素子４０のターンオフが開始されたことによって電圧Ｖｃｅ１がサージ電圧まで上昇し、その後、電源電圧に近い一定の値で安定するタイミングｔ３まで試験対象素子４０に電流を流すことができれば、試験対象素子４０には十分な負荷を与えられる。図２の例では、遮断用素子５０が完全にオフするタイミングｔ５が、タイミングｔ３より後であるので、タイミングｔ３まで試験対象素子４０に電流を流すことが可能であり、試験対象素子４０に十分な負荷を与えることができる。従って、本実施例の試験装置２を用いて試験を行えば、適切に試験を行うことができる。

（試験対象素子４０が破壊される場合；図３）
図３を参照して、試験中に試験対象素子４０が破壊される場合の例を説明する。タイミングｔ０においては、試験対象素子４０と遮断用素子５０が共にオンされている。即ち、タイミングｔ０では、試験対象素子４０のゲート電極及び遮断用素子５０のゲート電極には、それぞれ、所定の値のゲート電圧Ｖｇ１、Ｖｇ２が印加されている。試験対象素子４０に印加される電圧Ｖｃｅ１は低い値を示す。また、試験対象素子４０には所定の値の電流Ｉｃ１が流れている。

図３の例でも、その後、タイミングｔ１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。

タイミングｔ１で試験対象素子４０のターンオフが開始されると、試験対象素子４０に印加される電圧Ｖｃｅ１がサージ電圧まで上昇する。電圧Ｖｃｅ１は、サージ電圧まで上昇した後、タイミングｔ３以降は、電源電圧に近い一定の値で安定する。また、タイミングｔ１で試験対象素子４０のターンオフが開始されると、試験対象素子４０に流れる電流Ｉｃ１が徐々に減衰する。

ただし、図３の例では、電流Ｉｃ１が完全に０になる前のタイミングｔ１４で、試験対象素子４０が破壊される。試験対象素子４０が破壊されると、電流Ｉｃ１の値が再び上昇し始める。また、Ｖｃｅ１の値は０になる。

図３の例でも、図２の例と同様に、ゲート電圧制御回路６０が、タイミングｔ１から一定時間Δｔ経過後のタイミングｔ２で、遮断用素子５０のターンオフを開始する。タイミングｔ２は、試験対象素子４０のターンオフが開始されるタイミングｔ１より後であって、Ｖｃｅ１が電源電圧に近い一定の値で安定するタイミングｔ３よりも先のタイミングである。遮断用素子５０のターンオフが開始されると、遮断用素子５０のゲート電圧Ｖｇ２の値は徐々に低減され、ターンオフ開始から所定時間経過後のタイミングｔ５で０になる。即ち、タイミングｔ５で、試験対象素子４０への電流の流入の遮断が完了する。

タイミングｔ５で試験対象素子４０への電流の流入の遮断が完了すると、タイミングｔ１４で試験対象素子４０が破壊されたことによって上昇し始めていた電流Ｉｃ１の値が０になる。

（比較例；図４）
ここで、本実施例の試験装置の作用効果を十分に説明するために、図４を参照して、従来の試験装置を用いて本実施例と同様の試験を行った場合の比較例を説明する。従来の試験装置も、図１に示す試験装置２と同様に、電源１０、インダクタ２０、ダイオード３０、試験対象素子４０、遮断用素子５０、及び、ゲート電圧制御回路６０を備える。ただし、従来の試験装置では、遮断用素子５０が、試験対象素子４０が破壊されたことが検出された後でターンオフを開始するように制御されている点が本実施例とは異なる。

図４に示すように、タイミングｔ２０においては、試験対象素子４０と遮断用素子５０が共にオンされている。図４の例でも、その後のタイミングｔ２１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。

タイミングｔ２１で試験対象素子４０のターンオフが開始されると、試験対象素子４０に印加される電圧Ｖｃｅ１がサージ電圧まで上昇する。電圧Ｖｃｅ１は、サージ電圧まで上昇した後、タイミングｔ２２以降は、電源電圧に近い一定の値で安定する。また、タイミングｔ２２で試験対象素子４０のターンオフが開始されると、試験対象素子４０に流れる電流Ｉｃ１が徐々に減衰する。

ただし、図４の例では、電流Ｉｃ１が完全に０になる前のタイミングｔ２３で、試験対象素子４０が破壊される。試験対象素子４０が破壊されると、電流Ｉｃ１の値が再び上昇し始める。また、Ｖｃｅ１の値は０になる。

比較例では、ゲート電圧制御回路６０は、タイミングｔ２３で試験対象素子４０が破壊されたことを検出した後のタイミングｔ２４で、遮断用素子５０のターンオフ（即ち、試験対象素子４０への電流の流入の遮断）を開始する。その後、タイミングｔ２５で、遮断用素子５０のターンオフが完了し、試験対象素子４０への電流の流入の遮断が完了する。

タイミングｔ２５で試験対象素子４０への電流の流入の遮断が完了すると、ｔ１４で試験対象素子４０が破壊されたことによって上昇し始めていた電流Ｉｃ１の値が０になる。

上記の比較例では、タイミングｔ２３で試験対象素子４０が破壊されたことが検出された後のタイミングｔ２４で、遮断用素子５０のターンオフが開始される。そのため、図４の例のように、タイミングｔ２３で試験対象素子４０が破壊される場合、タイミングｔ２３からある程度時間が経過した後のタイミングｔ２５にならないと、遮断用素子５０のターンオフが完了しない。即ち、比較例では、試験対象素子４０が破壊されたタイミングｔ２３から電流が遮断されるタイミングｔ２５までの時間が長い。また、電流Ｉｃ１は、タイミングｔ２３からタイミングｔ２５の間に上昇する。即ち、図４の比較例では、破壊後の試験対象素子４０に大きい電流が長時間に亘って流れる。従って、従来の試験装置を用いて試験を行い、試験対象素子４０が破壊される場合には、試験対象素子４０の破壊が進行してしまうと共に、試験装置２にも多大な負荷が加わる。

これに対し、図３に示すように、本実施例では、電圧Ｖｃｅ１が電源電圧に近い一定の値で安定するタイミングｔ３より先のタイミングｔ２で、遮断用素子５０のターンオフが開始される。そのため、図３の例のように、タイミングｔ３の直後のタイミングｔ１４で試験対象素子４０が破壊される場合であっても、タイミングｔ１４の経過後、比較的早いタイミングｔ５で遮断用素子５０のターンオフが完了する。そのため、図３に示すように、破壊後の試験対象素子には、タイミングｔ１４からタイミングｔ５までの比較的短い時間、しかも、比較的小さい電流が流れるに過ぎない。従って、試験対象素子４０が破壊される場合であっても、試験対象素子４０の破壊の進行が少なく済む。試験装置２に与えられる負荷も少なく済む。

従って、本実施例の試験装置２を用いて試験を行えば、試験対象素子４０に十分に負荷を与えながら試験を適切に行うことができるとともに、試験中に試験対象素子４０が破壊した場合においても試験対象素子４０の破壊の進行を抑制することができる。

本実施例と請求項の記載の対応を説明する。試験対象素子４０が「半導体素子」の一例である。遮断用素子５０が、「電流遮断機構」の一例である。図２、図３のタイミングｔ３が「タイミング」の一例である。

（第２実施例）
第２実施例の試験装置について、図５を参照して、第１実施例と異なる点を中心に説明する。本実施例の試験装置２も、電源１０、インダクタ２０、ダイオード３０、試験対象素子４０、遮断用素子５０、及び、ゲート電圧制御回路６０を備える点は第１実施例と共通する。本実施例の試験装置２では、遮断用素子５０が、電源１０とインダクタ２０との間に接続されている点が第１実施例と異なる。本実施例の試験装置２を用いて試験を行う場合も、試験対象素子４０と遮断用素子５０のターンオフタイミングは第１実施例と同様である（図２、図３参照）。従って、本実施例の試験装置２でも、第１実施例と同様の作用効果を発揮することができる。

以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。

（変形例１）図２、図３に示すように、上記の各実施例では、電圧Ｖｃｅ１が電源電圧に近い一定の値で安定するタイミングｔ３より先のタイミングｔ２で、遮断用素子５０のターンオフが開始され、タイミングｔ３の経過後、比較的早いタイミングｔ５で遮断用素子５０のターンオフが完了する。遮断用素子５０のターンオフ開始のタイミングは、遮断用素子５０に用いるスイッチング素子のターンオフ特性に応じて、任意に変更することができる。従って、例えば、遮断用素子５０が、ターンオフ開始から完了までに比較的長い時間を要する素子である場合、遮断用素子５０のターンオフの開始タイミング（図２、図３のタイミングｔ２）を、試験対象素子４０のターンオフ開始タイミング（図２、図３のタイミングｔ１）よりも先にしてもよい。その場合も、遮断用素子５０のターンオフが、電圧Ｖｃｅ１が電源電圧に近い一定の値で安定するタイミング（図２、図３のタイミングｔ３）以降のタイミングで完了すればよい。

（変形例２）また、遮断用素子５０のターンオフが完了するタイミングが、電圧Ｖｃｅ１が電源電圧に近い一定の値で安定するタイミングｔ３とほぼ同時であってもよい。

一般的に言うと、電流遮断機構は、半導体素子のターンオフに起因して半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に半導体素子への電流の流入の遮断を開始し、そのタイミング以降に遮断を完了すればよい。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：試験装置
１０：電源
２０：インダクタ
３０：ダイオード
４０：試験対象素子
５０：遮断用素子
６０：ゲート電圧制御回路６０

Claims (4)

1. 半導体素子を試験する試験装置であって、
   前記半導体素子に印加する電源電圧を発生させる電源と、
   前記電源と前記半導体素子との間に設けられるインダクタと、
   前記インダクタと並列に接続されるダイオードであって、アノードが前記インダクタの負極側に接続され、カソードが前記インダクタの正極側に接続される、前記ダイオードと、
   前記電源と前記半導体素子との間に設けられ、前記半導体素子への電流の流入を遮断可能な電流遮断機構と、を有しており、
   前記電流遮断機構は、前記半導体素子のターンオフに起因して前記半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に前記半導体素子への電流の流入の遮断を開始し、前記タイミング以降に前記遮断を完了する、
   試験装置。
2. 前記電流遮断機構は、前記半導体素子がターンオフを開始するタイミングより後に前記遮断を開始する、請求項１の試験装置。
3. 半導体素子を試験する方法であって、
   試験に用いられる試験装置は、
   前記半導体素子に印加する電源電圧を発生する電源と、
   前記電源と前記半導体素子との間に設けられるインダクタと、
   前記インダクタと並列に接続されるダイオードであって、アノードが前記インダクタの負極側に接続され、カソードが前記インダクタの正極側に接続される、前記ダイオードと、
   前記電源と前記半導体素子との間に設けられ、前記半導体素子への電流の流入を遮断可能な電流遮断機構と、を有しており、
   前記電流遮断機構に、前記半導体素子のターンオフに起因して前記半導体素子に印加される電圧がサージ電圧まで上昇した後に安定するタイミングより先に前記半導体素子への電流の流入の遮断を開始させ、前記タイミング以降に前記遮断を完了させる、
   試験方法。
4. 前記電流遮断機構に、前記半導体素子がターンオフを開始するタイミングより後に前記遮断を開始させる、請求項３の試験方法。

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