JP5908095B2 - 光起電力素子およびその製造方法 - Google Patents

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Description

本発明は、光起電力素子およびその製造方法に係り、特に非晶質半導体層と結晶半導体基板を合わせて構成されるヘテロ接合型の光起電力素子およびその製造方法に関する。
結晶系半導体基板を用いた結晶系太陽電池は、光電変換効率が高く、特に結晶シリコン基板を用いた結晶シリコン太陽電池はすでに広く実用化されている。中でも導電性薄膜として非晶質または微結晶半導体薄膜を用いたヘテロ接合型太陽電池において、その導電性薄膜と結晶基板の間に真性な半導体薄膜を有する太陽電池が開発されている。この太陽電池は、結晶表面と導電性薄膜との間にある真性半導体膜が表面の欠陥を不活性化し、かつ導電型薄膜からの不純物拡散およびキャリアの再結合による損失を防止する作用を持つことから、高い開放電圧を得ることができる。従って光電変換効率が高い。
このような太陽電池においては、高い開放電圧を維持しながら、短絡電流と曲線因子を高くすることが特性向上において必要である。短絡電流を高めるには、より多くの光を吸収するために光学的・電気的に有効な入射面をできるだけ多く有することが重要である。また、曲線因子については素子の全域にわたって直列抵抗をできるだけ低減しつつ、並列抵抗を十分高くすることが必要である。そのためには、電気的に直列抵抗が十分に低くなるように透明導電膜が配置されていることが重要である。
この理想的な状況を実現するためには、基板の全面において欠陥を不活性化するためのパッシベーション膜で覆い、その上から基板の受光面（入射面）の全面にエミッタ層として基板と異なる導電型を有する半導体層で覆い、かつ基板の入射面に形成されたエミッタ層の全面を透明導電膜で覆う必要がある。また、同時に、裏面は基板と同じ導電型の半導体層で覆い、かつ電極で前記半導体層を覆う必要がある。
しかし、現実としては、半導体層の作製において、従来より用いられているＣＶＤ法では、製膜対象の面以外の基板側面や反対側の面に回り込んで膜が堆積してしまうことがある。これにより、基板の端部近辺では接合が設計通りに形成されずに、キャリア収集ができなくなり特性の低下が引き起こされることがある。また透明導電膜の製膜方法として、従来より用いられているスパッタ法でも主面だけでなく側面に回り込んで膜が製膜されてしまう。これにより、側面、製膜対象の面の端部、あるいは反対側の面の端部で正負極の電極が短絡し、特性の劣化が起こり易い。
そこで、特許文献１では、結晶半導体基板の第１主面から側面にまで回り込むように真性非晶質半導体と第２導電型の非晶質半導体層および導電性薄膜を堆積し、かつ第２主面および側面にまで回り込むように真性非晶質半導体と第１導電型の非晶質半導体および導電性薄膜を堆積し、その後レーザー等によっていずれかの主面上にて溝を形成することで正負極の電極を分離し、リークを防ぎつつパッシベーション膜の有効領域を最大限確保する技術が開示されている。
しかしながら、異なる導電型による接合が形成された面において溝を形成した場合は、リークは防げるものの、溝を形成した外側の領域においてはキャリアの収集ができなくなり有効面積は減少する。また同一導電型による接合が形成された面において溝を形成した場合は、基板を通じて正負の電極が短絡しており、リーク電流が無視できないため、特性の劣化が著しい。いずれの場合も、溝の形成のための追加工程を必要とし、パッシベーション膜および導電性膜への溝の形成により、プロセスが煩雑になる。
特許文献２では、結晶半導体基板の裏面側に、基板よりも小面積となるようにマスクを用いて、真性半導体層および導電型半導体層を順に製膜することにより、基板端部のリークを防ぐ構成が開示されている。または先に真性半導体層を基板全面に堆積し、その後導電型半導体層を堆積することにより、全面をパッシベーションする技術が開示されている。
しかし、基板よりも小面積に真性半導体層を堆積する方法では、裏面の一部に真性半導体層がなく、表面のパッシベーションができないため、生成されたキャリアが再結合してしまい、特性が著しく低下してしまう。また、基板全面に先に真性半導体層を堆積する手法では、パッシベーション膜は基板全面に形成されるものの、その上に堆積される透明導電膜による端部でのリークを防ぐ手段はなく、開放電圧および短絡電流の低下が引き起こされる。
特許文献３では、単結晶シリコン基板の第１主面に第１導電型非晶質シリコン層および電極層を製膜したのち、リークを防止する目的で接触防止層を形成し、その後第２主面に第２導電型非晶質シリコン層および電極層を形成する技術が開示されている。
しかし、リークを防止する接触防止層の形成のための追加工程が必要であり、また側面のみに厚い絶縁層を形成するプロセスは量産性が悪く、容易でない。また第２主面に非晶質半導体層を形成する前に第１主面に電極層を形成する必要があり、その際に第２主面の端部でパッシベーション膜のない基板表面に対して電極層の回り込みによる接触が起き易く、有効面積の減少とともに、開放電圧の低下を招くなど特性の劣化が引き起こされる。
特許第３３４９３０８号公報 特許第３８２５５８５号公報 特開２０１１−６０９７１号公報
しかしながら、上記従来の技術によれば、リーク電流を防ぐために追加の複雑なプロセスを必要とする、あるいはリーク電流を防ぐために有効面積を基板よりも小さく制限する必要があり、効率の低下が引き起こされるという問題があった。
本発明は、上記に鑑みてなされたもので、新たな追加プロセスを必要とせず、有効面積を基板の受光面側の主面および側面の全面とし高効率で、かつリーク電流を防ぐことのできる光起電力素子およびその製造方法を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明の光起電力素子は、第１主面と、側面と、第２主面とを備えた、第１導電型の半導体基板と、前記半導体基板の前記第１主面全体を覆い、前記第１主面から前記側面を経て前記第２主面の周縁部を覆うように形成された第２導電型の半導体層と、前記第２導電型の半導体層と前記半導体基板の間に介在せしめられた第１の真性半導体層と、前記第２導電型の半導体層に当接し、前記第１主面から前記側面まで到達するように形成された第１の透明導電膜と、前記半導体基板の前記第２主面に形成された第１導電型の半導体層と、前記第１導電型の半導体層と前記半導体基板の間に介在せしめられた第２の真性半導体層と、前記半導体基板の前記第２主面側に、前記第１導電型の半導体層上に当接するように設けられた第２の透明導電膜とを備える。そして第２の透明導電膜は、端部が前記半導体基板の前記第２主面の外縁よりも内側に位置するように形成され、第２の透明導電膜の端部から、前記第２主面に向かう法線上で前記第１の透明導電膜と交差することのないように形成され、前記第２主面上で第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に位置する領域に、前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層の順に積層された構造、あるいは前記第１の真性半導体層、前記第２導電型の半導体層、前記第１導電型の半導体層の順に積層された構造のいずれか一方を備えることを特徴とする。
本発明によれば、半導体基板の第１主面、側面および第２主面の周縁部に、実質真性な半導体層（真性半導体層）および半導体基板と異なる導電型を有する半導体薄膜を備え、かつ第１主面および側面に第１の透明導電膜を有し、第２主面上に真性半導体層および半導体基板と同じ導電型を有する半導体層を備え、その上に半導体基板よりも小面積の第２の透明導電膜を有する。そして、第２主面上において第１の透明導電膜の端部と第２の透明導電膜の端部の間に真性半導体および半導体基板と異なる導電型を有する半導体薄膜、真性半導体層および半導体基板と同じ導電型を有する半導体層をこの順に備えることで、半導体基板の端部での第１の透明導電膜との間のリーク電流を抑制する。さらに、第１および第２の透明導電膜間の間隔および端部においてもそれぞれの膜の順序を確保し、ｐｉｎ接合又はｐｎ接合を形成しているため、基板との間の接合における順方向電流は有効に流れ、かつ半導体薄膜表面・界面や半導体薄膜端面を流れる逆方向電流は阻止することで、電荷の流れを正常に維持し、集電効果を発揮し電池機能を発揮せしめ得ると共にリーク電流を防ぐようにしている。この構成により、新たな膜の追加あるいは複雑な追加プロセスを必要とすることなく、各層の端部制御のみで光学的・電気的な有効面積を最大にし、かつ第１および第２の透明導電膜間だけでなく、半導体基板と第１の透明導電膜との間のリーク電流を防ぐことができる。
図１は、本発明の実施の形態１の光起電力素子を示す断面図である。 図２は、本発明の実施の形態１の光起電力素子の製造工程を示す図であり、（ａ）〜（ｃ）は工程断面図である。 図３は、本発明の実施の形態１の光起電力素子の製造においてＣＶＤ装置を示す断面模式図であり、(ａ)は第２導電型の半導体層の形成に用いられるＣＶＤ装置、(ｂ)は、第１導電型の半導体層の形成に用いられるＣＶＤ装置を示す断面模式図である。 図４は、本発明の実施の形態１の光起電力素子の製造工程を示すフローチャートである。 図５は、本発明の実施の形態１の光起電力素子と比較例の出力特性を示す比較図である。 図６は、本発明の実施の形態２の光起電力素子を示す断面図である。 図７は、本発明の実施の形態２の光起電力素子の製造工程を示すフローチャートである。 図８は、本発明の実施の形態３の光起電力素子を示す断面図である。 図９は、本発明の実施の形態３の光起電力素子の製造工程を示すフローチャートである。 図１０は、本発明の実施の形態４の光起電力素子を示す断面図である。 図１１は、本発明の実施の形態４の光起電力素子の製造工程を示すフローチャートである。 図１２は、比較例の光起電力素子を示す断面図である。 図１３は、本発明の実施の形態５の光起電力素子を示す断面図である。 図１４は、本発明の実施の形態５の光起電力素子の製造工程を示すフローチャートである。 図１５は、本発明の実施の形態５の光起電力素子の第２の製造工程を示すフローチャートである。
以下に、本発明にかかる光起電力素子およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため各層あるいは各部材の縮尺が実際と異なる場合があり、各図面間においても同様である。
実施の形態１．
図１は、本実施の形態にかかる光起電力素子を示す断面図、図２は同光起電力素子の製造工程を示す図であり、（ａ）〜（ｃ）は工程断面図、図３は、同光起電力素子の製造装置における基板の製膜領域を制御するための基板配置を示す模式図であり、(ａ)は第２導電型の半導体層の形成に用いられるＣＶＤ装置、(ｂ)は、第１導電型の半導体層の形成に用いられるＣＶＤ装置を示す断面模式図である。図４は、本発明の実施の形態１の光起電力素子の製造工程を示すフローチャートである。
本実施の形態１の光起電力素子では、半導体基板の第１主面全体を覆い、側面を経て第２主面の周縁部を覆うように、所定幅にわたり、第１の真性半導体層を介して、第２導電型の半導体層が形成されている。一方半導体基板の第２主面には第２の真性半導体層を介して、第１導電型の半導体層が形成されている。そしてこの第２導電型の半導体層に当接し、第１主面から側面まで到達するように形成された第１の透明導電膜と、第１導電型の半導体層上に当接するように設けられた第２の透明導電膜とを備えている。そしてさらに、第２の透明導電膜は、端部が半導体基板の第２主面の外縁よりも内側に位置するように形成され、第２の透明導電膜の端部から、半導体基板表面に向かう法線上で第１の透明導電膜と交差することのないように形成されている。そしてさらに第２主面上において、第１の透明導電膜の端部と第２の透明導電膜の端部の間に、第１の真性半導体層、第２導電型の半導体層、第２の真性半導体層、第１導電型の半導体層の順に積層された構造を備える。つまり、半導体基板の第２主面の端部においても、それぞれの膜の順序を確保し、ｐｉｎ接合を形成しているため、基板との間の接合における順方向電流は有効に流れ、かつ半導体薄膜表面・界面または半導体薄膜端面を流れる逆方向電流は阻止されることで、電荷の流れを正常に維持することで、リーク電流が抑制されるとともに集電効果を発揮し電池機能を発揮せしめ得るようにしている。
なお、第２の透明導電膜は、外縁が半導体基板の第２主面の外縁から所定の距離だけ内側に位置するように形成され、第２の透明導電膜の外縁から、半導体基板表面に向かう法線上で第１の透明導電膜と交差することのないように形成される。同様に第１の真性半導体層、第２導電型の半導体層、第２の真性半導体層、第１導電型の半導体層の順に積層された構造も第２主面の外縁から所定の距離だけ内側に位置するように形成されている。
ここでは、第１主面１Ａと、側面１Ｃと、第２主面１Ｂとを備え、厚さ１００〜５００μｍのｎ型の単結晶シリコン基板（以下ｎ型シリコン基板ということもある）１を第１導電型の半導体基板として用いる。そして第１の真性半導体層としては第１の非晶質シリコンｉ層２、第２の真性半導体層としては第２の非晶質シリコンｉ層３が用いられる。また第２導電型の半導体層としては非晶質シリコンｐ層４、第１導電型の半導体層としては非晶質シリコンｎ層５が用いられる。また第１の透明導電膜としては、第１のＩＴＯ（酸化インジウム錫）層６、第２の透明導電膜としては、第２のＩＴＯ（酸化インジウム錫）層７が用いられる。８は集電用の金属電極である。
すなわち、本実施の形態１の光起電力素子では、図１に示すようにこのｎ型シリコン基板１の第１主面１Ａ全体を覆い、側面１Ｃを経て第２主面１Ｂの周縁部の所定幅にわたって形成された、非晶質シリコンｐ層４が、第１の非晶質シリコンｉ層２を介して形成されている。そしてこの非晶質シリコンｐ層４に当接し、第１主面１Ａから側面１Ｃまで到達するように第１のＩＴＯ層６が形成されている。一方ｎ型シリコン基板１の第２主面１Ｂには第２の非晶質シリコンｉ層３を介して非晶質シリコンｎ層５が形成されている。この上層に第２のＩＴＯ層７が形成されている。この第２のＩＴＯ層７の端部からｎ型シリコン基板１表面に向かう法線Ｓ０は、第１のＩＴＯ層６のｎ型シリコン基板１の第２主面１Ｂ上での端部Ｓeから所定の距離Ｘだけ内側に位置するように形成される。そして、第１の透明導電膜と前記第２の透明導電膜の端部の平面方向における距離Ｘが０．１ｍｍ以上３ｍｍ以下である。また、さらに前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層の順に積層された構造は第２主面１Ｂ上での端部Ｓeから平面方向における距離が０．１ｍｍ以上３ｍｍ以下である。
また、ここでは、第１のＩＴＯ層６は、ほぼｎ型シリコン基板１の外縁まで延びており、第２のＩＴＯ層７からｎ型シリコン基板１の第２主面１Ｂに向かう法線Ｓ０上で第２のＩＴＯ層７と交差することのないようにされている。第１のＩＴＯ層６の端部Ｓeとｎ型シリコン基板１の外縁は一致しており、第２のＩＴＯ層７の外縁はｎ型シリコン基板１の外縁から所定の距離Ｘだけ内側に位置するように形成される。第２のＩＴＯ層７の外縁から、ｎ型シリコン基板１表面に向かう法線Ｓ０上で、第２のＩＴＯ層７は第１のＩＴＯ層６と交差することのないように形成されている。なお、本実施の形態中では、表面が平坦でない場合もあるため、法線としているが、表面が平坦である場合は垂線と読み替えることができるものとする。
また、ｎ型シリコン基板１と異なる導電型を有する非晶質シリコンｐ層４よりも上層に、ｎ型シリコン基板１と同じ導電型を有する非晶質シリコンｎ層５が配置されている。
次に、本実施の形態１の光起電力素子の製造方法について図４のフローチャートに従って説明する。ここで、被処理基板としては、ｎ型の単結晶シリコン基板すなわちｎ型シリコン基板１を用いるが、通常、引き上げにより得られたインゴットをスライスすることにより切り出されたものであるため、表面に自然酸化膜、および構造的欠陥、金属等による汚染をはらんでいる。このため、ここで用いられるｎ型シリコン基板１に対して洗浄および、ダメージ層エッチングを行う（Ｓ１００１）。
ｎ型シリコン基板１に対し、洗浄、ダメージ層エッチングを行った後、ｎ型シリコン基板１内の不純物を除去するためにゲッタリングを行う（Ｓ１００２）。ゲッタリング工程では、処理温度１０００℃程度のリンの熱拡散により形成されたリンガラス層に不純物を偏析させ、リンガラス層をフッ化水素等でエッチングする。
ゲッタリング後、基板表面での光反射損失を低減させる目的でアルカリ溶液および添加剤を用いたウェットエッチングにより、テクスチャを形成する（Ｓ１００３）。アルカリ溶液には水酸化カリウム、水酸化ナトリウム等を、添加剤にはイソプロピルアルコール等を用いる。なお、図１〜３では、本実施の形態の構成の理解を容易にするため凹凸形状は描画せず、平坦とした。
テクスチャ形成後、ヘテロ接合界面となるｎ型単結晶シリコン基板１表面のパーティクル、有機物汚染、金属汚染を除去するために基板洗浄を実施する（Ｓ１００４）。洗浄には、いわゆるＲＣＡ洗浄や、ＳＰＭ洗浄（硫酸過酸化水素水洗浄）、ＨＰＭ洗浄（塩酸過酸化水素水洗浄）、ＤＨＦ洗浄（希弗酸洗浄）、アルコール洗浄等を用いる。
ここでＲＣＡ洗浄とは、まずウェーハを希フッ酸水溶液（ＨＦ）の中に入れ、表面の薄いシリコン酸化膜を溶出する。このときシリコン酸化膜が溶出すると同時に、その上に付着していた多くの異物も同時に取り去られる。さらに、アンモニア（ＮＨ4ＯＨ）＋過酸化水素（Ｈ2Ｏ2）で、有機物やパーティクルを除去する。次いで塩酸（ＨＣ１）＋過酸化水素（Ｈ2Ｏ2）で金属類を除去し、最後に超純水で仕上げを行う方法である。
上記のいずれかの洗浄方法を用いて、基板洗浄を行った後、ヘテロ接合、および、ｐｎ、ｎｎ+接合を形成するために、ｎ型シリコン基板１上に、順次各導電型の半導体層を形成する。上記テクスチャ形成工程、洗浄工程を経て得られたｎ型シリコン基板１は、厚さ１００〜５００μｍであった。
まず、図２（ａ）に示すように、ｎ型シリコン基板１の第１主面１Ａ全面を覆うとともにこの第１主面１Ａから、側面１Ｃおよび第２主面１Ｂの周縁部にわたり、プラズマＣＶＤ法を用いて約１〜１０ｎｍの厚さの第１の非晶質シリコンｉ層２、および約５〜５０ｎｍの厚さの非晶質シリコンｐ層４をこの順に堆積する（Ｓ１００５：第１の真性非晶質半導体層形成，Ｓ１００６：第２導電型非晶質半導体層形成）。ここで、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４はそれぞれ非晶質を用いているが、微結晶シリコンを用いてもよい。
このとき、第１主面１Ａおよび側面１Ｃだけでなく、第２主面１Ｂの周縁部に所定の非晶質シリコン層を堆積するため、図３（ａ）に示すような構造のプラズマＣＶＤ装置を用いる。プラズマＣＶＤ法では第１主面１Ａ上に堆積を行う際、原料ガスの回りこみにより、製膜領域が他面にまで回り込むように膜が堆積する。そこで、被処理基板であるｎ型シリコン基板１よりも小面積の凸部を有する凸型の構造体を支持台１０２として用いるだけで、第２主面１Ｂの端部Ｓｅからの膜の堆積距離を制御することができる。
ここで用いられるプラズマＣＶＤ装置１００は、図３（ａ）および（ｂ）に模式図を示すように、処理室１０１を備えている。処理室１０１は、チャンバー壁によって囲まれた真空引き可能な空間である。チャンバー壁には、処理室１０１内に不純物含有プロセスガスを供給するガス供給部１０４および排気部１０５が形成されている。またこの処理室１０１内には、アノード電極を兼ねた支持台１０２とカソード電極１０３とが、互いに対向するように配置されている。カソード電極１０３には、例えばシャワー状に複数の開口部（図示せず）が設けられている。カソード電極１０３は、高周波（ＲＦ）電源１０６に電気的に接続されている。アノード電極を兼ねた支持台１０２は、例えば、グランド電位に電気的に接続されている。また、処理室１０１は排気部１０５を介して真空ポンプなどの排気系（図示せず）および処理室内圧力計（図示せず）に接続されている。
この半導体製膜装置であるプラズマＣＶＤ装置１００では、排気部１０５を介して真空ポンプにより処理室１０１内が真空引きされたあと、被処理基板であるｎ型シリコン基板１が、図示しない搬送機構によりアノード電極を兼ねた支持台１０２上に配置される。このとき、支持台１０２に保持されたｎ型シリコン基板１における２つの主面（表面である第１主面１Ａおよび裏面である第２主面１Ｂ）のうち第１主面１Ａがカソード電極１０３側に向いている。そして、アノード電極として用いられる支持台１０２とカソード電極１０３との間の空間に、ガス供給源（図示せず）からプロセスガス制御系としてのマスフローコントローラ（図示せず）、ガス供給部１０４を経て、カソード電極１０３のシャワー状の開口部（図示せず）を介してプロセスガスが供給される。また、高周波電源１０６より供給される高周波電力（高周波バイアス）がカソード電極１０３に印加され、カソード電極１０３とアノード電極として用いられる支持台１０２との間の空間にプロセスガスのプラズマが生成される。プラズマ中で生成される化学活性種が製膜前駆体となり、ｎ型シリコン基板１の第１主面１Ａで反応し所望の膜が製膜される。このとき、第２主面１Ｂよりも小面積の平坦な凸部を持つ支持台１０２に載置されたｎ型シリコン基板１では、第１主面１Ａから側面１Ｃを経て第２主面１Ｂの周縁部までこの製膜前駆体が回り込み、第１の非晶質シリコンｉ層２、および非晶質シリコンｐ層４がこの順に堆積される。
続いて図２（ｂ）に示すように、第２工程として、第１の非晶質シリコンｉ層２および非晶質シリコンｐ層４の形成された、ｎ型シリコン基板１の第１主面１Ａの全面に透明導電膜として第１のＩＴＯ層６を形成する（Ｓ１００７：第１の透明導電膜形成）。第１のＩＴＯ層６の製膜にはスパッタ法あるいはＣＶＤ法が用いられる。透明導電膜の材料は、ＩＴＯの他、例えば酸化インジウム、酸化亜鉛、ＳｎＯ2等が挙げられるが、これらの材料に限定されるわけではない。図３（ｂ）は、第１のＩＴＯ層６を形成する際のプラズマＣＶＤ装置の断面図を示している。このように平坦なステージで構成された支持台１０２Ｓの上にｎ型シリコン基板１を設置することで、第１主面１Ａの全面および側面１Ｃに、第１のＩＴＯ層６を形成することができる。このとき、製膜条件によっては第１主面１Ａおよび側面１Ｃだけでなく第２主面１Ｂの周縁部にも回り込んで第１のＩＴＯ層６が製膜される。この第１のＩＴＯ層６が第２主面１Ｂ上に回り込む距離は、図１に示した第１工程で製膜した非晶質シリコンｉ層２および非晶質シリコンｐ層４の第２主面１Ｂにおける回り込み距離より十分小さくなるように、図３（ａ）に示す支持台構造を作製することが可能である。このとき、第１のＩＴＯ層６の製膜をスパッタ法で行なう場合にも、ｎ型シリコン基板１を支持するための支持台は同様の形状を用いることで、所望の断面形状を得ることが可能となる。
続いて、図２（ｃ）に示すように、第３工程として第２主面１Ｂの全面にプラズマＣＶＤ法を用いて約１〜１０ｎｍの厚さの真性な非晶質シリコン層（第２の非晶質シリコンｉ層）３および約５〜５０ｎｍの厚さのｎ型非晶質シリコン層（非晶質シリコンｎ層）５をこの順に堆積する（Ｓ１００８：第２の真性非晶質半導体層形成，Ｓ１００９：第１導電型非晶質半導体層形成）。この際真性な非晶質シリコン層およびｎ型非晶質シリコン層の作製には図３（ｂ）に示した構造のＣＶＤ装置を用いる。また、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５はそれぞれ非晶質を用いているが、微結晶シリコンを用いてもよい。
そしてその後、マスクを用いて第２主面１Ｂに基板よりも小面積となるように透明導電膜（第２のＩＴＯ層７）を形成する（Ｓ１０１０：第２の透明導電膜形成）。そして最後に、第１主面１Ａおよび第２主面１Ｂに金属電極８を形成する（Ｓ１０１１：電極形成）。
以上のように、本実施の形態の光起電力素子によれば、リーク電流を防ぎつつ、有効面積を最大にして、特性の向上を図ることができる。第１のＩＴＯ層６と第２のＩＴＯ層７の距離を制御することで、各非晶質層を介してＩＴＯ間に流れるリーク電流を抑制することができる。さらに、第１のＩＴＯ層６と第２のＩＴＯ層７と間の間に、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の順に積層された構造を有することで、各非晶質層を介して第１のＩＴＯ層６とｎ型シリコン基板１の間に流れるリーク電流を抑制することができる。それだけでなく、ｎ型シリコン基板１の第２主面１Ｂの端部においても、それぞれの膜の順序を確保し、ｐｉｎ接合を形成しているため、電荷の流れを正常に維持することで、電池機能を発揮せしめ得るようにしている。したがってこの端部においても、第２のＩＴＯ層７は、ｎ型シリコン基板１の端部から距離Ｘだけ退出しているものの、第１のＩＴＯ層６との間で電荷の流れが生成され、集電効果を奏功し電池面積として作用する。また、新たな膜の追加あるいは煩雑な追加プロセスを新たに必要とせず、各層の端部制御のみで光学的・電気的な有効面積を最大にし、かつ第１および第２のＩＴＯ層６，７間だけでなく、ｎ型シリコン基板１と第１のＩＴＯ層６との間のリーク電流を防ぐことができる。これに対し、特許文献３のように接触防止層を設けた場合、機能させるためには厚さを維持する必要があり、有効電池面積の低下を招くことになる。また、回り込みによる開放電圧の低下を免れ得ない。
図５は本実施の形態の光起電力素子において、曲線ａは、図１に示すように裏面側の透明導電膜である第２のＩＴＯ層７の端とｎ型シリコン基板１の端部との距離Ｘを変化させたときの出力特性の変化を示すグラフである。このとき、ｎ型シリコン基板１の端部Ｓｅから第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の順に積層された構造の平面方向における距離は、Ｘが０．５ｍｍより大きい場合は、０．５ｍｍに固定した。また、この積層された構造の平面方向における距離が、０．５ｍｍ以下である場合は、Ｘと同じ長さである。このときｎ型シリコン基板１の抵抗率は２Ωｃｍであった。ここでは第１のＩＴＯ層（透明導電膜）６の端部はほぼｎ型シリコン基板１の端部Ｓｅと一致している。そして、第２のＩＴＯ層７は、端部が第１のＩＴＯ層（透明導電膜）６の端部から距離Ｘだけ内側にくるように形成される。この距離Ｘはｎ型シリコン基板１の端部Ｓｅより全周でこの距離だけ小面積に透明導電膜（第２のＩＴＯ層７）を形成していることを意味している。なお特性評価した光起電力素子においてはｎ型シリコン基板１が厚さ１００μｍのｎ型単結晶シリコン基板（基板抵抗率約２Ωｃｍ）、非晶質シリコンｉ層２，３はそれぞれ１０ｎｍ、非晶質シリコンｐ層４および非晶質シリコンｎ層５は厚さ約２０ｎｍである。また比較例として追加工程の必要ないマスク製膜を用いて第１および第２主面の両面の透明導電膜である第１および第２のＩＴＯ層６，７の製膜を行った図１２に示す構造の特性を図５に曲線ｂで示す。この比較例では、第１主面１Ａおよび第２主面１Ｂの透明導電膜である第１および第２のＩＴＯ層６，７がｎ型シリコン基板１よりも小面積に形成されており、リーク電流を抑制する構造となっている。図５において距離Ｘはｎ型シリコン基板１の端部Ｓｅからこのｎ型シリコン基板１の第２主面上における第２のＩＴＯ層（透明導電膜）７の端部までの距離である。
図５の曲線ａと曲線ｂとの比較から理解できるように、第１および第２のＩＴＯ層（透明導電膜）６，７の距離Ｘが約０．１〜３ｍｍの範囲にあれば比較例の光起電力素子よりも良好な出力特性を維持することができる。好ましくは０．２５〜２．５ｍｍ、さらに好ましくは０．５〜２．０ｍｍの範囲にあれば、通常の設計範囲においてはいつでも比較例の光起電力素子よりも良好な特性を得ることができる。第２主面１Ｂ側の透明導電膜（第２のＩＴＯ層７）が基板よりも小面積であっても、透明導電膜（第１のＩＴＯ層６）との接触または不良な接合と接触しなければ、発生したキャリアは消滅することなくある程度発電に寄与でき、総合的に図１２に示すような比較例の光起電力素子と比べて同等以上の出力を得ることができると考えられる。
以上の結果から、本実施の形態では、第２主面１Ｂの周縁部において第１の透明導電膜の端部と第２の透明導電膜の端部の平面方向における距離を０．１ｍｍ以上３ｍｍ以内とする。そしてさらに第２主面１Ｂ上で、第１と第２のＩＴＯ層６，７間で、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の順に積層された構造の平面方向における距離を０．１ｍｍ以上３ｍｍ以内とすることで、リーク電流の発生もなく、高効率化をはかることができる。
好ましくは、また第２主面１Ｂの周縁部において第１の透明導電膜の端部と第２の透明導電膜の端部の平面方向における距離を０．２５ｍｍ以上２．５ｍｍ以内、さらに好ましくは０．５ｍｍ以上２．０ｍｍ以内とし、かつ第２主面１Ｂ上で、第１と第２のＩＴＯ間で、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の順に積層された構造の平面方向における距離を０．２５ｍｍ以上２．５ｍｍ以内、さらに好ましくは０．５ｍｍ以上２．０ｍｍ以内とすると、より高効率の特性が得られる。
また、第２主面１Ｂの周縁部において、回り込んで形成された第１の非晶質シリコンｉ層２と非晶質シリコンｐ層４のそれぞれの膜厚は、製膜条件によっては第１主面１Ａ上に形成された時の膜厚よりも薄くなる場合もあるが、第１主面１Ａ上での膜厚と比較し、それぞれの膜厚の５０％以上、かつ第１の非晶質シリコン層２と非晶質シリコンｐ層４の上層に配置された第２の非晶質シリコンｉ層３と非晶質シリコンｎ層５の積層構造がｎ型シリコン基板１の周縁部から０．１ｍｍ以上３ｍｍ以内の範囲にあると、リーク電流抑制効果と集電効果が両立でき、良好な特性が得られる。好ましくは、回り込んで形成された第１の非晶質シリコン層２と非晶質シリコンｐ層４のそれぞれの膜厚は第１主面１Ａ上に形成されたそれぞれの膜の膜厚の８０％以上で、積層構造の長さが０．２５ｍｍ以上２．５ｍｍ以内、さらに好ましくは０．５ｍｍ以上２．０ｍｍ以内であれば、リーク電流は特性に影響を与えないほど抑制され、より高い出力特性を得ることができる。ここで、回り込んで形成された第１の非晶質シリコンｉ層２と非晶質シリコンｐ層４のそれぞれの膜厚は、第１主面１Ａ上でのそれぞれの膜厚の５０％以上としたのは、５０％程度であるとほぼ各層の機能を奏するためである。８０％程度以上であるとほぼ完全に各層の機能を奏するためである。
なお、本実施の形態においては、第１の非晶質シリコンｉ層２、ｎ型シリコン基板１と異なる導電型の非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、ｎ型シリコン基板１と同じ導電型を有する非晶質シリコンｎ層５を形成しているが、第１および第２の非晶質シリコンｉ層２，３を先に形成してもよい。この場合、第１と第２のＩＴＯ層６，７間で、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、非晶質シリコンｎ層５の順に積層された構造が形成されるが、この構成でも各非晶質層を介して第１のＩＴＯ層６とｎ型シリコン基板１の間に流れるリーク電流を抑制することができる。
しかしながら、非晶質シリコンｎ層５を非晶質シリコンｐ層４より先に製膜し、非晶質シリコンｐ層４とｎ型シリコン基板の間に非晶質シリコンｎ層５が挿入されると、上から順にｐ型非晶質シリコン/ｎ型非晶質シリコン/ｎ型結晶シリコンという構成（真性非晶質シリコン層を無視）となって、良好な特性を得ることができない。特性が良好でない理由は、ｐｎ接合間に特性の悪い接合が形成される為、キャリアの収集が効率よく行えないためである。
以上の点からも、本実施の形態の工程のように、ｐ型非晶質シリコン層をｎ型半導体層よりも先に製膜して、ｎ型非晶質シリコン/ｐ型非晶質シリコン/ｎ型結晶シリコンという構成をとる場合の方が特性は良好である。ｐｎ接合は基板と非晶質シリコン層との間で形成するのが特性上望ましいからである。
また、第２主面１Ｂ上に形成された非晶質シリコンｐ層４の端部では厚さの不均一性のため、ダイオード特性が劣化しリークが発生しやすい。このため、前述の設計範囲内において、第２主面１Ｂ上の周縁部において第２のＩＴＯ層７と、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の積層構造の間に、ｎ型シリコン基板１の第２主面１Ｂに接する第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の積層構造を備えることで、劣化したダイオードへの電気的な接触を避けることができる。これにより、より高い特性を得ることが可能である。
ここで、ｎ型の単結晶シリコン基板１の抵抗率の値は約４Ωｃｍ以下であれば、同様の結果になる。ｎ型の単結晶シリコン基板１の抵抗率が４Ωｃｍを越えると、シリーズ抵抗の増大により出力が低下してしまう。
実施の形態２．
図６は本発明の実施の形態２による光起電力素子の構造を示す断面図である。図７はこの光起電力素子の製造工程を示すフローチャートである。図６の光起電力素子は、第２主面１Ｂに第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５の堆積時に、マスクを用いることにより、非晶質シリコンｉ層３、非晶質シリコンｎ層５が基板（ｎ型シリコン基板１）よりも小面積となるように形成されている。その他の構成については図１に示した実施の形態１の光起電力素子と同様であるので、説明は省略する。
図７のフローチャートに示すように、第１のＩＴＯ層６を形成する工程（ステップＳ１００７：第１の透明導電膜形成）に先立ち、マスクを用いて第２主面１Ｂ側の第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５を形成する（ステップＳ１００８Ｓ：マスクを用いて第２の真性非晶質半導体層形成，ステップＳ１００９Ｓ：マスクを用いて第１導電型非晶質半導体層形成）。その他のステップについては図４に示した実施の形態１の光起電力素子の製造ステップと同様であるので、説明は省略する。
本実施の形態では、透明導電膜（第１および第２のＩＴＯ層６，７）の形成を非晶質シリコンｎ層５の形成後に行うことができる。このため、第１主面１Ａ側の透明導電膜である第１のＩＴＯ層６を形成後に第２の非晶質シリコンｉ層３を形成する場合と比較して、ｎ型シリコン基板１の金属汚染を低減することができるため、特性の改善を図ることができる。
実施の形態３．
図８は本発明の実施の形態３による光起電力素子の構造を示す断面図である。図９はこの光起電力素子の製造工程を示すフローチャートである。図８の光起電力素子は、第１のＩＴＯ層（透明導電膜）６の形成に先立ち、第２主面１Ｂに第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５を形成している。その他の構成については図１に示した実施の形態１の光起電力素子と同様であるので、説明は省略する。なお、本実施の形態では、実施の形態２とは異なり、第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５は、第２主面１Ｂの全面に形成されるが、この際、第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５は第２主面１Ｂだけでなく、側面１Ｃおよび第１主面１Ａの周縁部にまで形成されている。
図９のフローチャートに示すように、第１のＩＴＯ層６を形成する工程（ステップＳ１００７：第１の透明導電膜形成）に先立ち、マスクを用いることなく第２主面１Ｂ側の第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５を形成する（ステップＳ１００８：第２の真性非晶質半導体層形成、ステップＳ１００９：第１導電型非晶質半導体層形成）。その他のステップについては図４に示した実施の形態１の光起電力素子の製造ステップと同様であるので、説明は省略する。
本実施の形態では、実施の形態２と同様、透明導電膜（第１および第２のＩＴＯ層６，７）の形成を非晶質シリコンｎ層５の形成後に行うことができる。このため、第１主面１Ａ側の透明導電膜である第１のＩＴＯ層６を形成した後に第２の非晶質シリコンｉ層３を形成する場合と比較して、ｎ型シリコン基板１の金属汚染を低減することができるため、特性の改善を図ることができる。またこの際、第２の非晶質シリコンｉ層３および非晶質シリコンｎ層５は第２主面１Ｂだけでなく、側面１Ｃおよび第１主面１Ａの周縁部に形成される。すなわち、透明導電膜（第１および第２のＩＴＯ層６，７）の形成前にｎ型シリコン基板１の全面を半導体層で覆うため、ｎ型シリコン基板１の金属汚染による特性劣化がなく、かつ非晶質シリコンｎ層５形成のためのマスク合わせの必要もないため、特性が良好で、かつ生産性に優れている。
なお、側面方向で非晶質シリコンｎ層５と第１のＩＴＯ層６とが接触しているが、図５に示されるように、基板端部から透明導電膜端部までの距離が０．５ｍｍ以上であれば特性に悪影響を与える恐れはない。
実施の形態４．
図１０は本発明の実施の形態４による光起電力素子の構造を示す断面図である。図１１はこの光起電力素子の製造工程を示すフローチャートである。図１０の光起電力素子はｎ型シリコン基板１の全面に実質的に真性な非晶質シリコン層である第１の非晶質シリコンｉ層２を形成した（ステップＳ１００５Ｓ）後、非晶質シリコンｐ層４（ステップＳ１００６）、第１のＩＴＯ層（透明導電膜）６（ステップＳ１００７）、非晶質シリコンｎ層５（ステップＳ１００９）、第２のＩＴＯ層（透明導電膜）７（ステップＳ１０１０）をこの順に形成し、最後に金属電極８を形成する（ステップＳ１０１１）。
図１１のフローチャートに示すように、図４における第１の真性半導体層形成ステップであるＳ１００５をｎ型シリコン基板１全面に非晶質シリコンｉ層を形成する工程とし（Ｓ１００５Ｓ）、第２の真性半導体層形成ステップＳ１００８を省略する。その他のステップについては図４に示した実施の形態１の光起電力素子の製造ステップと同様であるので、説明は省略する。
本実施の形態では、透明導電膜の形成前にｎ型シリコン基板１の全面に真性非晶質シリコン層を形成しているため、金属汚染の問題がない。また非晶質シリコンｎ層５の形成の際にマスクを必要としないため、マスクの着脱などに起因する汚染もなく、特性が良好で、かつ生産性に優れている。
なお、本実施の形態でも、実施の形態３と同様、側面方向で非晶質シリコンｎ層５と第１のＩＴＯ層６とが接触しているが、図５に示されるように、基板端部から透明導電膜端部までの距離が０．５ｍｍ以上であれば特性に悪影響を与える恐れはない。
実施の形態５．
図１３は本発明の実施の形態５による光起電力素子の構造を示す断面図である。図１４はこの光起電力素子の製造工程を示すフローチャートである。図１３の光起電力素子はｎ型シリコン基板１の第１主面１Ａ、側面１Ｃおよび第２主面１Ｂの周縁部に実質的に真性な非晶質シリコン層である第１の非晶質シリコンｉ層２を形成した（ステップＳ１００５）後に、マスクを用いて第２の非晶質シリコンｉ層３を形成する（ステップＳ１００８）。次に非晶質シリコンｐ層４を形成する（ステップＳ１００６Ｓ）。この時、図３（ａ）に示した構造のＣＶＤ装置を用いるが、第１の非晶質シリコンｉ層２を形成する時に用いたよりも大きく、かつｎ型シリコン基板１よりも小さい面積の凸部を有する凸型の構造体を支持台１０２として用いることで、目的とする構造を作製することができる。その後、非晶質シリコンｎ層５（ステップＳ１００９）、第１のＩＴＯ層６（ステップＳ１００７）、第２のＩＴＯ層７（ステップＳ１０１０）をこの順に形成し、最後に金属電極８を形成する（ステップＳ１０１１）。この場合、第１のＩＴＯ層６と第２のＩＴＯ層７の間に、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、非晶質シリコンｎ層５の積層構造が作製できる。
あるいは図１５のフローチャートに示すように、第２の非晶質シリコンｉ層３を形成する（ステップＳ１００８）工程に先立ち、非晶質シリコンｐ層４を製膜（ステップＳ１００６Ｓ）してもよい。この時、図３（ａ）に示した構造のＣＶＤ装置を用いるが、非晶質シリコンｉ層２を形成する時に用いたよりも大きく、かつｎ型シリコン基板１よりも小さい面積の凸部を有する凸型の構造体を支持台１０２として用いることで、目的とする構造を作製することができる。その他のステップについては実施の形態１の光起電力素子の製造ステップと同様であるので、説明は省略する。この場合、第１のＩＴＯ層６と第２のＩＴＯ層７の間に、第１の非晶質シリコンｉ層２、非晶質シリコンｐ層４、第２の非晶質シリコンｉ層３、非晶質シリコンｎ層５の積層構造も形成される。
本実施の形態では、透明導電膜の形成前にｎ型シリコン基板１の全面に真性非晶質シリコンを形成しているため、金属汚染の問題がない。また、第２主面１Ｂの周縁部において、第１の非晶質シリコンｉ層２と第２の非晶質シリコンｉ層３が重なる領域が形成されることで、実質的に厚い真性な非晶質シリコン層を形成できる。このとき、実質的に厚く形成された真性な非晶質シリコン層の領域の半導体基板の、中心に向かう方向における長さが０．０５ｍｍ以上であれば、各非晶質層を介して第１のＩＴＯ層６とｎ型シリコン基板１の間に流れるリーク電流を抑制できる。実質的に厚く形成された真性な非晶質シリコン層の領域の、半導体基板の周縁から中心に向かう方向における長さが０．０５ｍｍに満たないと実質厚く形成された真性な非晶質シリコン層構造によるリーク電流の抑制は難しい。一方、非晶質シリコンｐ層４および非晶質シリコンｎ層５の積層構造の領域の半導体基板の周縁から中心に向かう方向における長さが０．１ｍｍは必要である。また、２.９ｍｍを超えると、金属電極８に印加した電界が、この間にできた接合に対して十分に印加できず、集電効果を維持するのが困難となる。したがって、真性な非晶質シリコン層の領域の半導体基板の周縁から中心に向かう方向における長さは、０．０５ｍｍ以上２.９ｍｍ以下の範囲としたとき、リーク電流を抑制でき、かつ集電効果を維持できるため、特性が良好である。
好ましくは、前記実質的に厚く形成された非晶質シリコン層の領域の、半導体基板の中心に向かう方向における長さを０．１ｍｍ以上２．４ｍｍ以下、さらに好ましくは０．１ｍｍ以上１．９ｍｍ以下の範囲とすることで、よりリーク電流を抑制でき、かつ集電効率が高いので、高い特性を得ることができる。
なお、本実施の形態でも、実施の形態３と同様、側面方向で非晶質シリコンｎ層５と第１のＩＴＯ層６とが接触しているが、図５に示したように、基板端部から透明導電膜端部までの距離が０．５ｍｍ以上であれば特性に悪影響を与える恐れはない。
なお、本実施の形態１〜５で用いられるプラズマＣＶＤ装置では、半導体基板よりも小さい面積の凸部を有する支持台を用いている。そしてこの凸部に半導体基板の第１主面または第２主面を当接させ、第１又は第２主面全体を覆い、側面を経て第２又は第１主面の周縁部の所定幅まで到達するように製膜する。各膜の形成に際して、凸部の大きさを調整することで、この回り込みの距離を高精度に調整することができる。この回り込みの距離は均一であるのが望ましいが、偏位した構造でもよい。例えば第１および第２の透明導電膜の端部間に位置する半導体層が、一部のみがｐｉｐｎ構造他はｐｉｎ構造となっているような構成でもよい。
又、透明導電膜としては、ＩＴＯに限定されることなく、酸化スズ、酸化亜鉛など、適宜変更可能である。
また、半導体基板としては、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板の他、シリコンカーバイド基板などのシリコン化合物基板をはじめとする結晶シリコン系基板などにも適用可能である。真性または各導電型の非晶質シリコン薄膜についても、微結晶シリコン系薄膜、多結晶シリコン系薄膜などの結晶系薄膜にも適用可能である。
以上のように、本発明にかかる光起電力素子およびその製造方法は、複雑な追加プロセスを必要とせず製造時間を短縮でき、かつリーク電流を防ぎつつ基板の有効面積を最大にし、変換効率の向上に有用であり、特に、太陽光発電に適している。
１ ｎ型シリコン基板、２ 第１の非晶質シリコンｉ層、３ 第２の非晶質シリコンｉ層、４ 非晶質シリコンｐ層、５ 非晶質シリコンｎ層、６ 第１のＩＴＯ層、７ 第２のＩＴＯ層、８ 金属電極、１００ プラズマＣＶＤ装置、１０１ 処理室、１０２，１０２Ｓ 支持台（アノード電極）、１０３ カソード電極、１０４ ガス供給部、１０５ 排気部、１０６ 高周波（ＲＦ）電源、Ｓｅ 端部、Ｓ０ 第２のＩＴＯ層７の端部からｎ型シリコン基板１表面に向かう法線。

Claims (15)

  1. 第１主面と、側面と、第２主面とを備えた、第１導電型の半導体基板と、
    前記半導体基板の前記第１主面全体を覆い、前記第１主面から前記側面を経て前記第２主面の周縁部を覆うように形成された、第２導電型の半導体層と、
    前記第２導電型の半導体層と前記半導体基板の間に介在せしめられた第１の真性半導体層と、
    前記第２導電型の半導体層に当接し、前記第１主面から前記側面まで到達するように形成された第１の透明導電膜と、
    前記半導体基板の前記第２主面に形成された第１導電型の半導体層と、
    前記第１導電型の半導体層と前記半導体基板の間に介在せしめられた第２の真性半導体層と、
    前記半導体基板の前記第２主面側に、前記第１導電型の半導体層上に当接するように設けられた第２の透明導電膜とを備え、
    前記第２の透明導電膜は、端部が前記半導体基板の前記第２主面の外縁よりも内側に位置するように形成され、かつ前記第２の透明導電膜の端部から、前記第２主面に向かう法線上で前記第１の透明導電膜と交差することのないように形成され、
    前記第２主面上で、第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に位置する領域に、前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層の順に積層された構造、あるいは前記第１の真性半導体層、前記第２導電型の半導体層、前記第１導電型の半導体層の順に積層された構造の少なくとも一方を備えることを特徴とする光起電力素子。
  2. 前記半導体基板の前記第２主面の周縁部において、前記第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に、前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層の順に積層された構造、または前記第１の真性半導体層、前記第２導電型の半導体層、前記第１導電型の半導体層の順に積層された構造の領域が、前記半導体基板の第２主面上での端部から中心に向かう方向における長さが０．１ｍｍ以上３ｍｍ以下であり、かつ前記第１の透明導電膜の端部と前記第２の透明導電膜の端部の間隔が、０．１ｍｍ以上３ｍｍ以下であることを特徴とする請求項１に記載の光起電力素子。
  3. 前記第１導電型の半導体層が、前記第２導電型の半導体層よりも上層に配置されたことを特徴とする請求項１または２に記載の光起電力素子。
  4. 前記半導体基板の側面において、前記第１の透明導電膜は、前記第２導電型の半導体層に当接し、前記第２の真性半導体層および前記第１導電型の半導体層の積層体の上層に配されたことを特徴とする請求項１から３のいずれか１項に記載の光起電力素子。
  5. 前記第１の真性半導体層および前記第２導電型の半導体層は、
    前記半導体基板の前記第２主面の周縁部まで形成されており、
    前記周縁部において、積層された前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層と、前記第２の透明導電膜との間に、前記半導体基板の前記第２主面に接する前記第２の真性半導体層、前記第１導電型の半導体層を備えることを特徴とする請求項１から４のいずれか１項に記載の光起電力素子。
  6. 前記第２導電型の半導体層および前記第１の真性半導体層が、前記第１主面での膜厚の５０％以上の膜厚を維持して、
    前記半導体基板の前記側面から前記第２主面の周縁に回り込む距離が前記第２主面の端部から０．１ｍｍ以上３ｍｍ以内であることを特徴とする請求項１から５のいずれか１項に記載の光起電力素子。
  7. 前記半導体基板は結晶シリコン基板であり、
    前記第１および第２導電型の半導体層および前記第１および第２の真性半導体層は非晶質または微結晶シリコン系薄膜層であることを特徴とする請求項１から６のいずれか１項に記載の光起電力素子。
  8. 前記第２主面上の周縁部において前記第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に、前記第１の真性半導体層と前記第２の真性半導体層が重なるように形成された構造を備えることを特徴とする請求項１に記載の光起電力素子。
  9. 前記第２主面上の周縁部において、前記第２の真性半導体層が前記第１の真性半導体層と重なって形成される領域が、前記第２主面の中心に向かう方向に対し、０．１ｍｍ以上であることを特徴とする請求項８に記載の光起電力素子。
  10. 第１主面と、側面と、第２主面とを備えた、第１導電型の半導体基板上に、
    第１の真性半導体層を介して前記半導体基板の前記第１主面全体を覆い、前記側面を経て前記第２主面の周縁部上まで到達するように、第２導電型の半導体層を形成する工程と、
    前記第２導電型の半導体層に当接し、前記第１主面から前記側面まで到達する第１の透明導電膜を形成する工程と、
    少なくとも前記半導体基板の前記第２主面上に第２の真性半導体層を介して、前記第２主面に、第１導電型の半導体層を形成する工程と、
    前記半導体基板の前記第２主面側で、前記第１導電型の半導体層上に当接する第２の透明導電膜を形成する工程とを含み、
    前記第２の透明導電膜は、端部が前記半導体基板の前記第２主面の外縁よりも内側に位置するように形成され、
    前記第２の透明導電膜の端部から、前記第２主面に向かう法線上で前記第１の透明導電膜と交差することのないように形成され、
    前記第２主面上で、前記第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に位置する領域に、前記第１の真性半導体層、前記第２導電型の半導体層、前記第２の真性半導体層、前記第１導電型の半導体層の順に積層された構造、または前記第１の真性半導体層、前記第２導電型の半導体層、前記第１導電型の半導体層の順に積層された構造のいずれか一方を備えることを特徴とする光起電力素子の製造方法。
  11. 前記各工程は、前記半導体基板よりも小さい面積の凸部を有する支持台を使用する工程であり、
    前記各工程は、前記支持台の前記凸部に前記半導体基板の前記第１主面側または前記第２主面側を当接させ、
    各層が、前記第１又は第２主面全体を覆い、前記側面を経て前記第２又は第１主面側の周縁部上まで到達する距離を調整する工程を含むことを特徴とする請求項１０に記載の光起電力素子の製造方法。
  12. 前記第２導電型の半導体層を形成する工程は、
    前記第１の真性半導体層を形成する時よりも大きく、かつ前記半導体基板よりも小さい面積の凸部を有する支持台を用い、前記凸部に前記半導体基板の前記第２主面を当接させ、
    前記第１主面全体を覆い、前記側面を経て前記第２主面の周縁部上まで到達するように、前記第２導電型の半導体層を形成する工程であることを特徴とする請求項１１に記載の光起電力素子の製造方法。
  13. 前記第１の透明導電膜を形成する工程は、前記第１および第２の真性半導体層を形成する工程の後に実行されることを特徴とする請求項１０から１２のいずれか１項に記載の光起電力素子の製造方法。
  14. 前記第２主面上の周縁部であって前記第１の透明導電膜の端部と前記第２の透明導電膜の端部の間に、前記第１の真性半導体層と前記第２の真性半導体層が重なるように形成することを特徴とする請求項１０から１２のいずれか１項に記載の光起電力素子の製造方法。
  15. 前記半導体基板は結晶シリコン基板であり、
    前記第１および第２導電型の半導体層および前記第１および第２の真性半導体層は非晶質または微結晶シリコン系薄膜層であることを特徴とする請求項１０から１４のいずれか１項に記載の光起電力素子の製造方法。
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