CN104584237B - 光生伏打元件及其制造方法 - Google Patents

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Abstract

在n型硅基板1的第1主面(1A)、侧面(1C)以及第2主面(1B)的周缘部处具备第1非晶硅i层(2)和非晶硅p层(4)。另一方面，在第1主面(1A)和侧面(1C)上具有第1ITO层(6)，在第2主面(1B)上具备第2非晶硅i层(3)和非晶硅n层(5)，在其上残留周缘部而具有面积比n型硅基板(1)小的第2ITO层(7)。而且，在第2主面(1B)上的周缘部处，具有将第1非晶硅i层(2)、非晶硅p层(4)、第2非晶硅i层(3)、非晶硅n层(5)按该顺序层叠的构造。因而，不需要追加的工艺而能够分离第1ITO层(6)和第2ITO层(7)，能够防止泄漏电流。而且，在端部处也确保各个膜的顺序，正常地维持电荷的流动，由此能够发挥集电效果并发挥电池功能，使有效面积最大。

Description

光生伏打元件及其制造方法
技术领域
本发明涉及一种光生伏打(photovoltaic)元件及其制造方法，特别涉及一种将非晶半导体层和晶体半导体基板合起来构成的异质结型的光生伏打元件及其制造方法。
背景技术
使用晶体系半导体基板的晶体系太阳能电池的光电变换效率高，特别是使用晶体硅基板的晶体硅太阳能电池已经广泛实用化。其中尤其是在将非晶或微晶半导体薄膜用作导电性薄膜的异质结型太阳能电池中，开发出在该导电性薄膜与晶体基板之间具有本征的半导体薄膜的太阳能电池。该太阳能电池具有处于晶体表面与导电性薄膜之间的本征半导体膜使表面的缺陷钝化、且防止因来自导电型薄膜的杂质扩散和载流子(carrier)的再结合引起的损失的作用，因此能够得到高的开路电压。因而，光电变换效率高。
在这种太阳能电池中，在特性提高上需要在维持高的开路电压的同时提高短路电流和填充因子。为了提高短路电流，重要的是具有尽可能多的在光学上和电气上有效的入射面以吸收更多的光。另外，关于填充因子，需要在元件的整个范围上尽可能地降低串联电阻并且充分提高并联电阻。为此，重要的是配置透明导电膜使得在电气上串联电阻足够低。
为了实现该理想的状况，需要在基板的整面上覆盖用于使缺陷钝化的钝化膜，从其上在基板的受光面(入射面)的整面上覆盖作为发射层的具有与基板不同的导电类型的半导体层，且用透明导电膜覆盖在基板的入射面形成的发射层的整面。而且，同时需要用与基板相同的导电类型的半导体层覆盖背面，且用电极覆盖所述半导体层。
但是，从现实来讲，在半导体层的制作中，在以往使用的CVD法中，有时膜围绕到制膜对象的面以外的基板侧面、相反侧的面而堆积。由此，在基板的端部附近，有时接合不按设计那样形成，无法进行载流子收集而引起特性的降低。另外，在以往作为透明导电膜的制膜方法而使用的溅射法中也同样地，膜不仅在主面，还围绕到侧面而被制膜。由此，在侧面、制膜对象的面的端部或相反侧的面的端部，正负极的电极发生短路，容易引起特性的劣化。
因此，在专利文献1中公开了如下技术：以从晶体半导体基板的第1主面围绕至侧面的方式堆积本征非晶半导体、第2导电类型的非晶半导体层以及导电性薄膜，且以围绕至第2主面以及侧面的方式堆积本征非晶半导体、第1导电类型的非晶半导体以及导电性薄膜，之后利用激光等在某一个主面上形成槽，从而将正负极的电极分离，在防止泄漏的同时最大限度地确保钝化膜的有效区域。
然而，在形成有不同的导电类型的接合的面上形成了槽的情况下，虽然能够防止泄漏，但是在形成了槽的外侧的区域中无法进行载流子的收集而有效面积减少。另外，在形成有同一导电类型的接合的面上形成了槽的情况下，正负的电极通过基板而短路，无法忽视泄漏电流，因此特性的劣化显著。在任一个情况下，都需要用于形成槽的追加工序，由于在钝化膜和导电性膜上形成槽而工艺变得繁杂。
在专利文献2中公开了如下结构：在晶体半导体基板的背面侧，使用掩膜将本征半导体层和导电型半导体层以比基板小的面积按顺序进行制膜，由此防止基板端部的泄漏。公开了如下技术：或者，先在基板整面上堆积本征半导体层，之后堆积导电型半导体层，由此使整面钝化。
但是，在以比基板小的面积堆积本征半导体层的方法中，在背面的一部分不存在本征半导体层，无法进行表面的钝化，因此导致所生成的载流子再结合，导致特性显著降低。另外，在先在基板整面上堆积本征半导体层的方法中，虽然钝化膜形成在基板整面，但是不存在防止因堆积在其上的透明导电膜引起的端部处的泄漏的手段，会引起开路电压和短路电流的降低。
在专利文献3中公开了如下技术：在单晶硅基板的第1主面上将第1导电类型非晶硅层和电极层进行制膜，之后以防止泄漏的目的来形成接触防止层，之后在第2主面上形成第2导电类型非晶硅层和电极层。
但是，需要用于形成防止泄漏的接触防止层的追加工序，而且仅在侧面形成厚的绝缘层的工艺其量产性差，并不容易。而且，需要在第2主面上形成非晶半导体层之前在第1主面上形成电极层，此时在第2主面的端部处对于不存在钝化膜的基板表面容易引起因电极层的围绕引起的接触，引起有效面积减少、并且招致开路电压降低等特性的劣化。
专利文献1：日本专利第3349308号公报
专利文献2：日本专利第3825585号公报
专利文献3：日本特开2011-60971号公报
发明内容
发明要解决的问题
然而，根据上述以往的技术，存在如下问题：为了防止泄漏电流而需要追加复杂的工艺，或者为了防止泄漏电流而需要将有效面积限制成比基板小，引起效率的降低。
本发明是鉴于上述情况而完成的，其目的在于得到一种不需要新的追加工艺、将有效面积设为基板的受光面侧的主面和侧面的整面、高效率、且能够防止泄漏电流的光生伏打元件及其制造方法。
用于解决问题的方案
为了解决上述问题并达到目的，本发明的光生伏打元件的特征在于，具备：第1导电类型的半导体基板，具备第1主面、侧面以及第2主面；第2导电类型的半导体层，以覆盖所述半导体基板的整个所述第1主面并从所述第1主面经过所述侧面覆盖所述第2主面的周缘部的方式形成；第1本征半导体层，介于所述第2导电类型的半导体层与所述半导体基板之间；第1透明导电膜，以与所述第2导电类型的半导体层抵接并从所述第1主面到达至所述侧面的方式形成；第1导电类型的半导体层，形成于所述半导体基板的所述第2主面；第2本征半导体层，介于所述第1导电类型的半导体层与所述半导体基板之间；以及第2透明导电膜，在所述半导体基板的第2主面设置成与所述第1导电类型的半导体层上抵接。而且第2透明导电膜形成为端部位于比所述半导体基板的第2主面的外缘更靠内侧的位置，形成为在从第2透明导电膜的端部朝向半导体基板表面的法线上不与所述第1透明导电膜相交，在所述第2主面上的、所述第1透明导电膜的端部与所述第2透明导电膜的端部之间具备按所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型的半导体层的顺序层叠的构造、或按所述第1本征半导体层、所述第2导电类型的半导体层、所述第1导电类型的半导体层的顺序层叠的构造中的任一方。
发明的效果
根据本发明，在半导体基板的第1主面、侧面以及第2主面的周缘部处，具备实质上本征的半导体层(本征半导体层)以及具有与半导体基板不同的导电类型的半导体薄膜，且在第1主面和侧面上具有第1透明导电膜，在第2主面上具备本征半导体层以及具有与半导体基板相同的导电类型的半导体层，在其上具有面积比半导体基板小的第2透明导电膜。而且，在第2主面上，在第1透明导电膜的端部与第2透明导电膜的端部之间将本征半导体以及具有与半导体基板不同的导电类型的半导体薄膜、本征半导体层以及具有与半导体基板相同的导电类型的半导体层按该顺序具备，由此抑制半导体基板的端部处的与第1透明导电膜之间的泄漏电流。并且，确保第1透明导电膜与第2透明导电膜间的间隔，以及在端部处也确保各个膜的顺序，形成pin结或pn结，因此与基板之间的接合中的正向电流有效地流动，且阻止在半导体薄膜表面/界面、半导体薄膜端面流动的反向电流，从而正常地维持电荷的流动，使得能够发挥集电效果并发挥电池功能，并且防止泄漏电流。通过该结构，不需要追加新的膜或复杂的追加工艺，而仅通过各层的端部控制来使光学上和电气上的有效面积最大，且不仅能够防止第1透明导电膜与第2透明导电膜间的泄漏电流，还能够防止半导体基板与第1透明导电膜之间的泄漏电流。
附图说明
图1是表示本发明的实施方式1的光生伏打元件的截面图。
图2是表示本发明的实施方式1的光生伏打元件的制造工序的图，(a)～(c)是工序截面图。
图3是表示在本发明的实施方式1的光生伏打元件的制造中的CVD装置的截面示意图，(a)是表示在第2导电类型的半导体层的形成中使用的CVD装置的截面示意图，(b)是表示在第1导电类型的半导体层的形成中使用的CVD装置的截面示意图。
图4是表示本发明的实施方式1的光生伏打元件的制造工序的流程图。
图5是表示本发明的实施方式1的光生伏打元件与比较例的输出特性的比较图。
图6是表示本发明的实施方式2的光生伏打元件的截面图。
图7是表示本发明的实施方式2的光生伏打元件的制造工序的流程图。
图8是表示本发明的实施方式3的光生伏打元件的截面图。
图9是表示本发明的实施方式3的光生伏打元件的制造工序的流程图。
图10是表示本发明的实施方式4的光生伏打元件的截面图。
图11是表示本发明的实施方式4的光生伏打元件的制造工序的流程图。
图12是表示比较例的光生伏打元件的截面图。
图13是表示本发明的实施方式5的光生伏打元件的截面图。
图14是表示本发明的实施方式5的光生伏打元件的制造工序的流程图。
图15是表示本发明的实施方式5的光生伏打元件的第2制造工序的流程图。
(附图标记说明)
1：n型硅基板；2：第1非晶硅i层；3：第2非晶硅i层；4：非晶硅p层；5：非晶硅n层；6：第1ITO层；7：第2ITO层；8：金属电极；100：等离子体CVD装置；101：处理室；102、102S：支承台(阳极电极)；103：阴极电极；104：气体供给部；105：排气部；106：高频(RF)电源；Se：端部；S0：从第2ITO层7的端部朝向n型硅基板1表面的法线。
具体实施方式
下面，基于附图详细地说明本发明所涉及的光生伏打元件及其制造方法的实施方式。此外，并不是通过该实施方式来限定本发明，能够在不脱离其宗旨的范围内适当变更。另外，在以下示出的附图中，为了容易理解而有时各层或各构件的比例尺与实际不同，在各附图之间也同样。
实施方式1.
图1是表示本实施方式所涉及的光生伏打元件的截面图，图2是表示该光生伏打元件的制造工序的图，(a)～(c)是工序截面图，图3是表示用于控制该光生伏打元件的制造装置中的基板的制膜区域的基板配置的示意图，(a)是表示在第2导电类型的半导体层的形成中使用的CVD装置的截面示意图，(b)是表示在第1导电类型的半导体层的形成中使用的CVD装置的截面示意图。图4是表示本发明的实施方式1的光生伏打元件的制造工序的流程图。
在本实施方式1的光生伏打元件中，以覆盖半导体基板的整个第1主面并经过侧面覆盖第2主面的周缘部的方式遍及规定宽度地隔着第1本征半导体层形成有第2导电类型的半导体层。另一方面，在半导体基板的第2主面上隔着第2本征半导体层形成有第1导电类型的半导体层。而且，具备以与该第2导电类型的半导体层抵接并从第1主面到达至侧面的方式形成的第1透明导电膜以及以与第1导电类型的半导体层上抵接的方式设置的第2透明导电膜。而且，第2透明导电膜形成为端部位于比半导体基板的第2主面的外缘更靠内侧的位置，第2透明导电膜形成为在从第2透明导电膜的端部朝向半导体基板表面的法线上不与第1透明导电膜相交。并且，在第2主面上，在第1透明导电膜的端部与第2透明导电膜的端部之间具备按第1本征半导体层、第2导电类型的半导体层、第2本征半导体层、第1导电类型半导体层的顺序层叠的构造。也就是说，在半导体基板的第2主面的端部处，也确保各个膜的顺序，形成pin结，因此与基板之间的接合中的正向电流有效地流动，且在半导体薄膜表面/界面或半导体薄膜端面流动的反向电流被阻止，从而正常地维持电荷的流动，由此泄漏电流得以抑制，并且能够发挥集电效果并发挥电池功能。
此外，第2透明导电膜形成为外缘位于从半导体基板的第2主面的外缘靠内侧规定的距离的位置，形成为在从第2透明导电膜的外缘朝向半导体基板表面的法线上不与第1透明导电膜相交。同样地，按第1本征半导体层、第2导电类型的半导体层、第2本征半导体层、第1导电类型半导体层的顺序层叠的构造也形成为位于从第2主面的外缘靠内侧规定的距离的位置。
在此，将具备第1主面1A、侧面1C以及第2主面1B且厚度为100～500μm的n型的单晶硅基板(以下有时还称为n型硅基板)1用作第1导电类型的半导体基板。而且，作为第1本征半导体层使用第1非晶硅i层2，作为第2本征半导体层使用第2非晶硅i层3。另外，作为第2导电类型的半导体层使用非晶硅p层4，作为第1导电类型的半导体层使用非晶硅n层5。另外，作为第1透明导电膜使用第1ITO(氧化铟锡)层6，作为第2透明导电膜使用第2ITO(氧化铟锡)层7。8是集电用的金属电极。
即，在本实施方式1的光生伏打元件中，如图1所示，隔着第1非晶硅i层2而形成有非晶硅p层4，该非晶硅p层4覆盖该n型硅基板1的整个第1主面1A并经过侧面1C延伸到第2主面1B的周缘部的规定宽度而形成。然后，以与该非晶硅p层4抵接并从第1主面1A到达至侧面1C的方式形成有第1ITO层6。另一方面，在n型硅基板1的第2主面1B上隔着第2非晶硅i层3形成有非晶硅n层5。在其上层形成有第2ITO层7。从该第2ITO层7的端部朝向n型硅基板1表面的法线S0形成为位于比第1ITO层6在n型硅基板1的第2主面1B上的端部Se更靠内侧规定的距离X的位置。而且，第1透明导电膜与所述第2透明导电膜的端部在平面方向上的距离X为0.1mm以上且3mm以下。另外，按所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型半导体层的顺序层叠的构造在第2主面1B上的从端部Se在平面方向上的距离为0.1mm以上且3mm以下。
另外，在此，第1ITO层6大致延伸至n型硅基板1的外缘，被设为在从第2ITO层7朝向n型硅基板1的第2主面1B的法线S0上不与第2ITO层7相交。第1ITO层6的端部Se与n型硅基板1的外缘一致，第2ITO层7的外缘形成为位于从n型硅基板1的外缘靠内侧规定的距离X的位置。在从第2ITO层7的外缘朝向n型硅基板1表面的法线S0上，第2ITO层7形成为不与第1ITO层6相交。另外，在本实施方式中，也存在表面不平坦的情况，因此设为法线，但是在表面平坦的情况下可以替换理解为垂线。
另外，在具有与n型硅基板1不同的导电类型的非晶硅p层4的上方层配置有具有与n型硅基板1相同的导电类型的非晶硅n层5。
接着，按照图4的流程图说明本实施方式1的光生伏打元件的制造方法。在此，作为被处理基板使用n型的单晶硅基板即n型硅基板1，通常，将通过提拉(pulling)得到的晶块(ingot)进行切片来切出而得到的，因此在表面包含自然氧化膜以及构造的缺陷、因金属等引起的污染。因此，对在此使用的n型硅基板1进行清洗和损伤层蚀刻(S1001)。
在对n型硅基板1进行清洗、损伤层蚀刻之后，为了去除n型硅基板1内的杂质而进行吸杂(gettering)(S1002)。在吸杂工序中，对通过处理温度1000℃左右的磷的热扩散而形成的磷玻璃层使杂质偏析，利用氟化氢等对磷玻璃层进行蚀刻。
在吸杂后，以减少基板表面上的光反射损失为目的来使用碱溶液和添加剂进行湿蚀刻，由此形成纹理(S1003)。作为碱溶液使用氢氧化钾、氢氧化钠等，作为添加剂使用异丙醇等。此外，在图1～3中，为了容易理解本实施方式的结构而未描绘凹凸形状，而设为平坦。
在形成纹理之后，为了去除成为异质结界面的n型单晶硅基板1表面的颗粒、有机物污染、金属污染而实施基板清洗(S1004)。清洗中使用所谓的RCA清洗、SPM清洗(硫酸过氧化氢水(sulfuric acid-hydrogen peroxide mixture)清洗)、HPM清洗(盐酸过氧化氢水(hydrochloric acid-hydrogen peroxide mixture)清洗)、DHF清洗(稀氢氟酸(dilutehydrofluoric acid)清洗)、酒精清洗等。
在此，RCA清洗是指如下方法：首先将晶片放入稀氢氟酸水溶液(HF)中，洗提表面的薄的硅氧化膜。此时，在洗提硅氧化膜的同时，其上附着的大量的异物也同时被除掉。进一步，用氨(NH4OH)+过氧化氢(H2O2)去除有机物、颗粒。接着，用盐酸(HC1)+过氧化氢(H2O2)去除金属类，最后用超纯水进行最后加工。
在使用上述任一个清洗方法来进行基板清洗之后，为了形成异质结以及pn、nn+结，在n型硅基板1上依次形成各导电类型的半导体层。经过上述纹理形成工序、清洗工序得到的n型硅基板1的厚度为100～500μm。
首先，如图2的(a)所示，使用等离子体CVD法，以覆盖n型硅基板1的第1主面1A整面、并且从该第1主面1A遍及侧面1C和第2主面1B的周缘部的方式将约1～10nm的厚度的第1非晶硅i层2和约5～50nm的厚度的非晶硅p层4按该顺序进行堆积(S1005：第1本征非晶半导体层形成、S1006：第2导电类型非晶半导体层形成)。在此，第1非晶硅i层2、非晶硅p层4分别使用非晶硅，但是也可以使用微晶硅。
此时，不仅在第1主面1A和侧面1C，在第2主面1B的周缘部上也堆积规定的非晶硅层，因此使用如图3的(a)所示的构造的等离子体CVD装置。在等离子体CVD法中，在第1主面1A上进行堆积时，由于原料气体的围绕，以制膜区域围绕至另一面的方式堆积膜。因此，只要将具有面积比作为被处理基板的n型硅基板1小的凸部的凸型构造体用作支承台102，就能够控制从第2主面1B的端部Se起的膜的堆积距离。
在此使用的等离子体CVD装置100如图3的(a)和(b)中示出的示意图那样具备处理室101。处理室101是被腔室壁包围的能够抽真空的空间。在腔室壁上，形成有向处理室101内供给含杂质处理气体的气体供给部104和排气部105。另外，在该处理室101内，兼作阳极电极的支承台102与阴极电极103被配置成彼此相对。在阴极电极103中，例如以喷头(shower head)状设置有多个开口部(未图示)。阴极电极103与高频(RF)电源106电连接。兼作阳极电极的支承台102例如与地电位电连接。另外，处理室101经由排气部105而连接于真空泵等排气系统(未图示)和处理室内压力计(未图示)。
在该作为半导体制膜装置的等离子体CVD装置100中，在经由排气部105并通过真空泵对处理室101内进行抽真空之后，作为被处理基板的n型硅基板1通过未图示的输送机构而被配置于兼作阳极电极的支承台102上。此时，保持在支承台102上的n型硅基板1中的两个主面(作为表面的第1主面1A和作为背面的第2主面1B)中的第1主面1A朝向阴极电极103侧。然后，从气体供给源(未图示)经过作为处理气体控制系统的质量流量控制器(massflow controller，未图示)、气体供给部104并经由阴极电极103的喷头状的开口部(未图示)向被用作阳极电极的支承台102与阴极电极103之间的空间供给处理气体。另外，从高频电源106供给的高频电力(高频偏压)施加到阴极电极103，在阴极电极103与被用作阳极电极的支承台102之间的空间中生成处理气体的等离子体。等离子体中生成的化学活性种(chemically active species)成为制膜前体，在n型硅基板1的第1主面1A进行反应而制出期望的膜。此时，在载置于具有面积比第2主面1B小的平坦的凸部的支承台102的n型硅基板1中，该制膜前体从第1主面1A经过侧面1C围绕至第2主面1B的周缘部，第1非晶硅i层2和非晶硅p层4按该顺序被堆积。
接着，如图2的(b)所示，作为第2工序，在形成有第1非晶硅i层2和非晶硅p层4的、n型硅基板1的第1主面1A的整面上形成作为透明导电膜的第1ITO层6(S1007：第1透明导电膜形成)。在第1ITO层6的制膜中使用溅射法或CVD法。关于透明导电膜的材料，除了ITO以外，例如还可列举氧化铟、氧化锌、SnO2等，但是并不限定于这些材料。图3的(b)表示形成第1ITO层6时的等离子体CVD装置的截面图。通过在由这样平坦的台构成的支承台102S上设置n型硅基板1，能够在第1主面1A的整面和侧面1C上形成第1ITO层6。此时，根据制膜条件，第1ITO层6不仅在第1主面1A和侧面1C，还围绕到第2主面1B的周缘部而被制膜。能够以该第1ITO层6围绕到第2主面1B上的距离足够小于通过图1所示的第1工序制膜的第1非晶硅i层2和非晶硅p层4在第2主面1B上的围绕距离的方式制作图3的(a)所示的支承台构造。此时，在利用溅射法进行第1ITO层6的制膜的情况下，用于支承n型硅基板1的支承台也使用同样的形状，从而能够得到期望的截面形状。
接着，如图2的(c)所示，作为第3工序，使用等离子体CVD法，在第2主面1B的整面上将约1～10nm的厚度的本征的非晶硅层(第2非晶硅i层)3和约5～50nm的厚度的n型非晶硅层(非晶硅n层)5按该顺序进行堆积(S1008：第2本征非晶半导体层形成、S1009：第1导电类型非晶半导体层形成)。此时，在本征的非晶硅层和n型非晶硅层的制作中使用图3的(b)所示的构造的CVD装置。另外，第2非晶硅i层3、非晶硅n层5分别使用非晶硅，但是也可以使用微晶硅。
之后，使用掩膜在第2主面1B上以比基板小的面积形成透明导电膜(第2ITO层7)(S1010：第2透明导电膜形成)。最后，在第1主面1A和第2主面1B上形成金属电极8(S1011：电极形成)。
如上所述，根据本实施方式的光生伏打元件，防止泄漏电流的同时使有效面积最大来能够实现特性的提高。通过控制第1ITO层6与第2ITO层7的距离，能够抑制经由各非晶层在ITO间流过的泄漏电流。并且，在第1ITO层6与第2ITO层7之间具有按第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的顺序层叠的构造，从而能够抑制经由各非晶层在第1ITO层6与n型硅基板1之间流过的泄漏电流。不仅如此，在n型硅基板1的第2主面1B的端部处也确保各个膜的顺序，形成pin结，因此通过正常地维持电荷的流动来能够发挥电池功能。因而，在该端部处，虽然第2ITO层7也从n型硅基板1的端部退出距离X，但是与第1ITO层6之间生成电荷的流动，使集电效果奏效来作为电池面积起作用。另外，不需要追加新的膜或繁杂的新追加工艺，而仅通过各层的端部控制来使光学上和电气上的有效面积最大，且不仅能够防止第1ITO层6与第2ITO层7间的泄漏电流，还能够防止n型硅基板1与第1ITO层6之间的泄漏电流。与此相对，在如专利文献3那样设置了接触防止层的情况下，为了使其发挥功能而需要维持厚度，会招致有效电池面积的降低。另外，因围绕引起的开路电压的降低是不可避免的。
图5的曲线a表示在本实施方式的光生伏打元件中改变如图1所示那样作为背面侧的透明导电膜的第2ITO层7的端与n型硅基板1的端部之间的距离X时的输出特性的变化的图表。此时，关于从n型硅基板1的端部Se的按第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的顺序层叠的构造的平面方向上的距离，在X大于0.5mm的情况下，固定为0.5mm。另外，该层叠的构造的平面方向上的距离在0.5mm以下的情况下是与X相同的长度。此时，n型硅基板1的电阻率为2Ωcm。在此，第1ITO层(透明导电膜)6的端部大致与n型硅基板1的端部Se一致。而且，第2ITO层7形成为端部相对于第1ITO层(透明导电膜)6的端部更靠内侧距离X。该距离X意味着，以与在整周上从n型硅基板1的端部Se起的该距离相应的更小面积形成有透明导电膜(第2ITO层7)。此外，在进行了特性评价的光生伏打元件中，n型硅基板1为厚度100μm的n型单晶硅基板(基板电阻率为约2Ωcm)，非晶硅i层2、3分别为10nm，非晶硅p层4和非晶硅n层5的厚度为约20nm。另外，作为比较例，在图5中以曲线b表示使用不需要追加工序的掩膜制膜进行了作为第1主面和第2主面这两面的透明导电膜的第1ITO层6和第2ITO层7的制膜的图12所示的构造的特性。在该比较例中，作为第1主面1A和第2主面1B的透明导电膜的第1ITO层6和第2ITO层7以比n型硅基板1小的面积来形成，成为抑制泄漏电流的构造。在图5中，距离X是从n型硅基板1的端部Se到该n型硅基板1的第2主面上的第2ITO层(透明导电膜)7的端部的距离。
从图5的曲线a与曲线b的比较可知，如果第1ITO层(透明导电膜)6和第2ITO层(透明导电膜)7的距离X处于约0.1～3mm的范围，则能够维持比比较例的光生伏打元件良好的输出特性。优选处于0.25～2.5mm，更优选处于0.5～2.0mm的范围时，在通常的设计范围内始终能够得到比比较例的光生伏打元件良好的特性。认为，即使第2主面1B侧的透明导电膜(第2ITO层7)的面积小于基板的面积，只要不接触与透明导电膜(第1ITO层6)的接触或不良的接合，则所产生的载流子不会消失，在某种程度上能够有助于发电，综合而言能够得到与如图12所示那样的比较例的光生伏打元件相比同等以上的输出。
根据以上的结果，在本实施方式中，将在第2主面1B的周缘部处的第1透明导电膜的端部与第2透明导电膜的端部的平面方向上的距离设为0.1mm以上且3mm以内。而且，通过将在第2主面1B上在第1ITO层6与第2ITO层7之间按第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的顺序层叠的构造的平面方向上的距离设为0.1mm以上且3mm以内，不产生泄漏电流，能够实现高效率化。
另外，优选的是将在第2主面1B的周缘部处第1透明导电膜的端部与第2透明导电膜的端部的平面方向上的距离设为0.25mm以上且2.5mm以内、更优选为0.5mm以上且2.0mm以内，且将在第2主面1B上在第1ITO与第2ITO之间按第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的顺序层叠的构造的平面方向上的距离设为0.25mm以上且2.5mm以内、更优选为0.5mm以上且2.0mm以内，此时能够得到效率更高的特性。
另外，在第2主面1B的周缘部处，围绕形成的第1非晶硅i层2和非晶硅p层4各自的膜厚也有时根据制膜条件而比形成在第1主面1A上时的膜厚薄，但是如果与第1主面1A上的膜厚相比而言是各自的膜厚的50％以上、且配置于第1非晶硅层2和非晶硅p层4的上层的第2非晶硅i层3和非晶硅n层5的层叠构造处于从n型硅基板1的周缘部起的0.1mm以上且3mm以内的范围，则能够兼顾泄漏电流抑制效果和集电效果，能够得到良好的特性。优选的是，如果围绕形成的第1非晶硅层2和非晶硅p层4各自的膜厚为形成在第1主面1A上的各自的膜的膜厚的80％以上、层叠构造的长度为0.25mm以上且2.5mm以内、更优选为0.5mm以上且2.0mm以内，则泄漏电流以不对特性产生影响的程度被抑制，能够得到更高的输出特性。在此，之所以将围绕形成的第1非晶硅i层2和非晶硅p层4各自的膜厚设为第1主面1A上的各自的膜厚的50％以上，是由于在50％左右时大致起到各层的功能，如果在80％左右以上则大致完全起到各层的功能。
此外，在本实施方式中，形成有第1非晶硅i层2、与n型硅基板1不同的导电类型的非晶硅p层4、第2非晶硅i层3、具有与n型硅基板1相同的导电类型的非晶硅n层5，但是也可以先形成第1非晶硅i层2和第2非晶硅i层3。在该情况下，在第1ITO层6与第2ITO层7之间形成按第1非晶硅i层2、非晶硅p层4、非晶硅n层5的顺序层叠的构造，通过该结构也能够抑制经由各非晶层在第1ITO层6与n型硅基板1之间流过的泄漏电流。
然而，如果在非晶硅p层4之前先将非晶硅n层5进行制膜、并在非晶硅p层4与n型硅基板之间插入非晶硅n层5，则成为从上到下依次为p型非晶硅/n型非晶硅/n型晶体硅这样的结构(忽略本征非晶硅层)，无法得到良好的特性。特性不良的原因是，在pn结间形成特性差的接合，因此无法高效地进行载流子的收集。
也基于以上的方面，在如本实施方式的工序那样在n型半导体层之前先将p型非晶硅层进行制膜来采用n型非晶硅/p型非晶硅/n型晶体硅这样的结构的情况下，特性更为良好。其原因为，在特性上期望的是pn结形成在基板与非晶硅层之间。
另外，在形成在第2主面1B上的非晶硅p层4的端部处，由于厚度的不均匀性，二极管特性劣化而容易发生泄漏。因此，在前述的设计范围内，在第2主面1B上的周缘部处，在第2ITO层7与第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的层叠构造之间具备与n型硅基板1的第2主面1B相接的第2非晶硅i层3、非晶硅n层5的层叠构造，从而能够避免与劣化的二极管的电接触。由此，能够得到更高的特性。
在此，如果n型的单晶硅基板1的电阻率的值为约4Ωcm以下，则成为同样的结果。如果n型的单晶硅基板1的电阻率超过4Ωcm，则由于串联电阻的增大而导致输出降低。
实施方式2.
图6是表示基于本发明的实施方式2的光生伏打元件的构造的截面图。图7是表示该光生伏打元件的制造工序的流程图。关于图6的光生伏打元件，在第2主面1B上堆积第2非晶硅i层3和非晶硅n层5时通过使用掩膜来以比基板(n型硅基板1)小的面积形成有第2非晶硅i层3、非晶硅n层5。其它结构与图1所示的实施方式1的光生伏打元件同样，因此省略说明。
如图7的流程图所示，在形成第1ITO层6的工序(步骤S1007：第1透明导电膜形成)之前，使用掩膜来形成第2主面1B侧的第2非晶硅i层3和非晶硅n层5(步骤S1008S：使用掩膜来形成第2本征非晶半导体层、步骤S1009S：使用掩膜来形成第1导电类型非晶半导体层)。其它步骤与图4所示的实施方式1的光生伏打元件的制造步骤同样，因此省略说明。
在本实施方式中，能够在形成非晶硅n层5之后形成透明导电膜(第1ITO层6和第2ITO层7)。因此，与在形成作为第1主面1A侧的透明导电膜的第1ITO层6之后形成第2非晶硅i层3的情况相比，能够降低n型硅基板1的金属污染，因此能够实现特性的改善。
实施方式3.
图8是表示基于本发明的实施方式3的光生伏打元件的构造的截面图。图9是表示该光生伏打元件的制造工序的流程图。关于图8的光生伏打元件，在形成第1ITO层(透明导电膜)6之前在第2主面1B上形成第2非晶硅i层3和非晶硅n层5。其它结构与图1所示的实施方式1的光生伏打元件同样，因此省略说明。此外，在本实施方式中，与实施方式2不同地，第2非晶硅i层3和非晶硅n层5形成在第2主面1B的整面，此时，第2非晶硅i层3和非晶硅n层5不仅形成在第2主面1B，还形成至侧面1C和第1主面1A的周缘部。
如图9的流程图所示，在形成第1ITO层6的工序(步骤S1007：第1透明导电膜形成)之前，不使用掩膜而形成第2主面1B侧的第2非晶硅i层3和非晶硅n层5(步骤S1008：第2本征非晶半导体层形成、步骤S1009：第1导电类型非晶半导体层形成)。其它步骤与图4所示的实施方式1的光生伏打元件的制造步骤同样，因此省略说明。
在本实施方式中，与实施方式2同样地，能够在形成非晶硅n层5之后形成透明导电膜(第1ITO层6和第2ITO层7)。因此，与在形成作为第1主面1A侧的透明导电膜的第1ITO层6之后形成第2非晶硅i层3的情况相比，能够降低n型硅基板1的金属污染，因此能够实现特性的改善。而且此时，第2非晶硅i层3和非晶硅n层5不仅形成在第2主面1B，还形成在侧面1C和第1主面1A的周缘部。即，在形成透明导电膜(第1ITO层6和第2ITO层7)之前用半导体层覆盖n型硅基板1的整面，因此不存在因n型硅基板1的金属污染引起的特性劣化，且也不需要进行用于形成非晶硅n层5的掩膜对位，因此特性良好，且生产性优良。
此外，在侧面方向上非晶硅n层5与第1ITO层6接触，但是如图5所示，如果从基板端部至透明导电膜端部的距离为0.5mm以上则不存在对特性造成坏影响的担忧。
实施方式4.
图10是表示基于本发明的实施方式4的光生伏打元件的构造的截面图。图11是表示该光生伏打元件的制造工序的流程图。关于图10的光生伏打元件，在n型硅基板1的整面上形成作为实质上本征的非晶硅层的第1非晶硅i层2(步骤S1005S)之后，将非晶硅p层4(步骤S1006)、第1ITO层(透明导电膜)6(步骤S1007)、非晶硅n层5(步骤S1009)、第2ITO层(透明导电膜)7(步骤S1010)按该顺序形成，最后形成金属电极8(步骤S1011)。
如图11的流程图所示，将图4中的作为第1本征半导体层形成步骤的S1005设为在n型硅基板1整面上形成非晶硅i层的工序(S1005S)，省略第2本征半导体层形成步骤S1008。其它步骤与图4所示的实施方式1的光生伏打元件的制造步骤同样，因此省略说明。
在本实施方式中，在形成透明导电膜之前在n型硅基板1的整面上形成本征非晶硅层，因此不存在金属污染的问题。另外，在形成非晶硅n层5时不需要掩膜，因此也不存在因掩膜的装卸等产生的污染，特性良好，且生产性优良。
此外，在本实施方式中，也与实施方式3同样地，在侧面方向上非晶硅n层5与第1ITO层6接触，但是如图5所示，如果从基板端部至透明导电膜端部的距离为0.5mm以上则不存在对特性造成坏影响的担忧。
实施方式5.
图13是表示基于本发明的实施方式5的光生伏打元件的构造的截面图。图14是表示该光生伏打元件的制造工序的流程图。关于图13的光生伏打元件，在n型硅基板1的第1主面1A、侧面1C以及第2主面1B的周缘部上形成作为实质上本征的非晶硅层的第1非晶硅i层2(步骤S1005)之后，使用掩膜来形成第2非晶硅i层3(步骤S1008)。接着形成非晶硅p层4(步骤S1006S)。此时，使用图3的(a)所示的构造的CVD装置，将具有比在形成第1非晶硅i层2时使用的大、且比n型硅基板1小的面积的凸部的凸型构造体用作支承台102，从而能够制作作为目的的构造。之后，将非晶硅n层5(步骤S1009)、第1ITO层6(步骤S1007)、第2ITO层7(步骤S1010)按该顺序形成，最后形成金属电极8(步骤S1011)。在该情况下，在第1ITO层6与第21TO层7之间能够制作第1非晶硅i层2、非晶硅p层4、非晶硅n层5的层叠构造。
或者，也可以如图15的流程图所示那样，在形成第2非晶硅i层3的(步骤S1008)工序之前将非晶硅p层4进行制膜(步骤S1006S)。此时，使用图3的(a)所示的构造的CVD装置，将具有比在形成第1非晶硅i层2时使用的大、且比n型硅基板1小的面积的凸部的凸型构造体用作支承台102，由此能够制作作为目的的构造。其它步骤与实施方式1的光生伏打元件的制造步骤同样，因此省略说明。在该情况下，在第1ITO层6与第2ITO层7之间还形成第1非晶硅i层2、非晶硅p层4、第2非晶硅i层3、非晶硅n层5的层叠构造。
在本实施方式中，在形成透明导电膜之前在n型硅基板1的整面上形成本征非晶硅，因此不存在金属污染的问题。另外，在第2主面1B的周缘部处形成第1非晶硅i层2与第2非晶硅i层3重叠的区域，从而能够形成实质上厚的本征的非晶硅层。此时，如果实质上厚地形成的本征的非晶硅层的区域的半导体基板的、朝向中心的方向上的长度为0.05mm以上，则能够抑制经由各非晶层在第1ITO层6与n型硅基板1之间流过的泄漏电流。如果实质上厚地形成的本征的非晶硅层的区域的、从半导体基板的周缘朝向中心的方向上的长度小于0.05mm，则难以抑制因实质上厚地形成的本征的非晶硅层构造引起的泄漏电流。另一方面，非晶硅p层4和非晶硅n层5的层叠构造的区域在从半导体基板的周缘朝向中心的方向上的长度需要有0.1mm。此外，如果超过2.9mm，则施加到金属电极8的电场无法充分地施加到其间形成的接合，难以维持集电效果。因而，在将本征的非晶硅层的区域在从半导体基板的周缘朝向中心的方向上的长度设为0.05mm以上且2.9mm以下的范围时，能够抑制泄漏电流，且能够维持集电效果，因此特性良好。
优选的是，通过将所述实质上厚地形成的非晶硅层的区域在朝向半导体基板的中心的方向上的长度设为0.1mm以上且2.4mm以下、更优选为0.1mm以上且1.9mm以下的范围，更能够抑制泄漏电流，且集电效率高，因此能够得到高的特性。
此外，在本实施方式中，也与实施方式3同样地，在侧面方向上非晶硅n层5与第1ITO层6接触，但是如图5所示，如果从基板端部至透明导电膜端部的距离为0.5mm以上则不存在对特性造成坏影响的担忧。
此外，在本实施方式1～5中使用的等离子体CVD装置中，使用具有面积比半导体基板小的凸部的支承台。而且，使半导体基板的第1主面或第2主面与该凸部抵接，以覆盖整个第1主面或第2主面并经过侧面到达至第2主面或第1主面的周缘部的规定宽度的方式进行制膜。在形成各膜时，通过调整凸部的大小，能够高精度地调整该围绕的距离。期望的是该围绕的距离均匀，但是也可以是偏位的构造。例如也可以是位于第1透明导电膜和第2透明导电膜的端部间的半导体层只有一部分为pipn构造而其它为pin构造的结构。
或者，作为透明导电膜，不限定于ITO，能够适当变更为氧化锡、氧化锌等。
另外，作为半导体基板，除了单晶硅基板、多晶硅基板等晶体硅基板以外，也能够应用于以碳化硅基板等硅化合物基板为代表的晶体硅系基板等。关于本征或各导电类型的非晶硅薄膜，也能够应用于微晶硅系薄膜、多晶硅系薄膜等晶体系薄膜。
产业上的可利用性
如上所述，本发明所涉及的光生伏打元件及其制造方法不需要复杂的追加工艺而能够缩短制造时间、且防止泄漏电流的同时使基板的有效面积最大，从而对于变换效率的提高有用，特别适于太阳能发电。

Claims (15)

1.一种光生伏打元件，其特征在于，具备：
第1导电类型的半导体基板，具备第1主面、侧面以及第2主面；
第2导电类型的半导体层，以覆盖所述半导体基板的所述第1主面的整体并从所述第1主面经过所述侧面覆盖所述第2主面的周缘部的方式形成；
第1本征半导体层，介于所述第2导电类型的半导体层与所述半导体基板之间；
第1透明导电膜，以与所述第2导电类型的半导体层抵接并从所述第1主面到达所述侧面的方式形成；
第1导电类型的半导体层，形成于所述半导体基板的所述第2主面；
第2本征半导体层，介于所述第1导电类型的半导体层与所述半导体基板之间；以及
第2透明导电膜，在所述半导体基板的所述第2主面侧被设置成抵接到所述第1导电类型的半导体层上，
其中，所述第2透明导电膜形成为端部位于比所述半导体基板的所述第2主面的外缘更靠内侧的位置，并且形成为在从所述第2透明导电膜的端部朝向所述第2主面的法线上不与所述第1透明导电膜相交，
在所述第2主面上，在位于所述第1透明导电膜的端部与所述第2透明导电膜的端部之间的区域，具备按所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型的半导体层的顺序层叠的构造、或按所述第1本征半导体层、所述第2导电类型的半导体层、所述第1导电类型的半导体层的顺序层叠的构造中的至少一方。
2.根据权利要求1所述的光生伏打元件，其特征在于，
在所述半导体基板的所述第2主面的周缘部，在所述第1透明导电膜的端部与所述第2透明导电膜的端部之间按所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型的半导体层的顺序层叠的构造、或按所述第1本征半导体层、所述第2导电类型的半导体层、所述第1导电类型的半导体层的顺序层叠的构造的区域在所述半导体基板的第2主面上的从端部朝向中心的方向上的长度为0.1mm以上且3mm以下，且所述第1透明导电膜的端部与所述第2透明导电膜的端部的距离为0.1mm以上且3mm以下。
3.根据权利要求1或2所述的光生伏打元件，其特征在于，
在所述半导体基板的侧面，所述第1导电类型的半导体层被配置在所述第2导电类型的半导体层的上方层。
4.根据权利要求1或2所述的光生伏打元件，其特征在于，
在所述半导体基板的侧面，所述第1透明导电膜与所述第2导电类型的半导体层抵接，并配置于所述第2本征半导体层和所述第1导电类型的半导体层的层叠体的上层。
5.根据权利要求1或2所述的光生伏打元件，其特征在于，
所述第1本征半导体层和所述第2导电类型的半导体层形成至所述半导体基板的所述第2主面的周缘部，
在所述周缘部，被层叠的所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型的半导体层与所述第2透明导电膜之间具备与所述半导体基板的所述第2主面相接的所述第2本征半导体层、所述第1导电类型的半导体层。
6.根据权利要求1或2所述的光生伏打元件，其特征在于，
所述第2导电类型的半导体层和所述第1本征半导体层维持在所述第1主面上的膜厚的50％以上的膜厚，
从所述半导体基板的所述侧面围绕到所述第2主面的周缘的距离为从所述第2主面的端部起0.1mm以上且3mm以内。
7.根据权利要求1或2所述的光生伏打元件，其特征在于，
所述半导体基板是晶体硅基板，
所述第1导电类型的半导体层和所述第2导电类型的半导体层以及所述第1本征半导体层和所述第2本征半导体层是非晶或微晶硅系薄膜层。
8.根据权利要求1所述的光生伏打元件，其特征在于，
在所述第2主面上的周缘部，在所述第1透明导电膜的端部与所述第2透明导电膜的端部之间具备所述第1本征半导体层与所述第2本征半导体层重叠地形成的构造。
9.根据权利要求8所述的光生伏打元件，其特征在于，
在所述第2主面上的周缘部，所述第2本征半导体层与所述第1本征半导体层重叠地形成的区域在朝向所述第2主面的中心的方向上为0.1mm以上。
10.一种光生伏打元件的制造方法，其特征在于，包括以下工序：
在具备第1主面、侧面以及第2主面的第1导电类型的半导体基板上，以隔着第1本征半导体层覆盖所述半导体基板的所述第1主面的整体并经过所述侧面到达所述第2主面的周缘部之上的方式形成第2导电类型的半导体层；
形成与所述第2导电类型的半导体层抵接并从所述第1主面到达所述侧面的第1透明导电膜；
至少在所述半导体基板的所述第2主面上，隔着第2本征半导体层在所述第2主面上形成第1导电类型的半导体层；以及
在所述半导体基板的所述第2主面侧，形成抵接到所述第1导电类型的半导体层上的第2透明导电膜，
其中，所述第2透明导电膜形成为端部位于比所述半导体基板的所述第2主面的外缘更靠内侧的位置，
所述第2透明导电膜形成为在从所述第2透明导电膜的端部朝向所述第2主面的法线上不与所述第1透明导电膜相交，
在所述第2主面上，在位于所述第1透明导电膜的端部与所述第2透明导电膜的端部之间的区域，具备按所述第1本征半导体层、所述第2导电类型的半导体层、所述第2本征半导体层、所述第1导电类型的半导体层的顺序层叠的构造、或按所述第1本征半导体层、所述第2导电类型的半导体层、所述第1导电类型的半导体层的顺序层叠的构造中的任一方。
11.根据权利要求10所述的光生伏打元件的制造方法，其特征在于，
多个所述工序中的除形成第1导电类型的半导体层的工序和形成第2透明导电膜的工序以外的各工序是使用具有面积比所述半导体基板小的凸部的支承台的工序，
在各所述工序中，对所述支承台的所述凸部抵接所述半导体基板的所述第1主面侧或所述第2主面侧，
该制造方法包括：调整各层覆盖所述第1主面或所述第2主面的整体并经过所述侧面到达所述第2主面侧或所述第1主面侧的周缘部之上的距离的工序。
12.根据权利要求11所述的光生伏打元件的制造方法，其特征在于，
形成所述第2导电类型的半导体层的工序是如下工序：
使用具有比形成所述第1本征半导体层时大、且比所述半导体基板小的面积的凸部的支承台，使所述半导体基板的所述第2主面与所述凸部抵接，
以覆盖所述第1主面的整体并经过所述侧面到达所述第2主面的周缘部之上的方式形成所述第2导电类型的半导体层。
13.根据权利要求10～12中的任一项所述的光生伏打元件的制造方法，其特征在于，
形成所述第1透明导电膜的工序是在形成所述第1本征半导体层和所述第2本征半导体层的工序之后执行。
14.根据权利要求10～12中的任一项所述的光生伏打元件的制造方法，其特征在于，
在所述第2主面上的周缘部的、所述第1透明导电膜的端部与所述第2透明导电膜的端部之间，将所述第1本征半导体层与所述第2本征半导体层重叠地形成。
15.根据权利要求10～12中的任一项所述的光生伏打元件的制造方法，其特征在于，
所述半导体基板是晶体硅基板，
所述第1导电类型的半导体层和所述第2导电类型的半导体层以及所述第1本征半导体层和所述第2本征半导体层是非晶或微晶硅系薄膜层。
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