TWI605603B

TWI605603B - 半導體基板

Info

Publication number: TWI605603B
Application number: TW104106933A
Authority: TW
Inventors: 趙建昌
Original assignee: 新日光能源科技股份有限公司
Priority date: 2015-03-04
Filing date: 2015-03-04
Publication date: 2017-11-11
Also published as: CN106206782A; TW201633549A

Description

半導體基板

本發明提出一種半導體基板，特別是一種應用於太陽能電池的半導體基板。

隨著科技發展，能源需求與日俱增。然而地球蘊含的能源有限，因此各國皆競相致力於替代能源之開發。於其中，以符合環保訴求的太陽能發電最為活躍。

太陽能電池是一種可將太陽光能量轉換為電能的光電元件。目前，最簡易的太陽能電池的構造可僅由彼此形成一PN接面的P型半導體層與N型半導體層所構成。當太陽能電池照射到太陽光時，半導體層中的價帶電子可因太陽光的能量被激發，形成受激電子電洞對，受激電子便會受到內建電場的影響而朝向N型半導體層移動，而受激電洞則朝P型半導體層移動。因此當此受光之P型半導體層和N型半導體層分別接上外部電路而形成迴路時，就會產生電流及電壓。而此將光能轉換為電能的反應即可稱之為光伏效應（Photovoltaic Effect）。

於太陽能電池中，矽（Silicon）乃為最主要的原料。其中，矽通常可區分為單晶矽（Single Crystalline Silicon）、多晶矽（Polycrystalline Silicon）與非晶矽（Amorphous Silicon）等三種類型。就轉換效率方面而言，單晶矽最高，多晶矽次之，非晶矽最低。然而，就生產成本而言，非晶矽之生產成本最低。因此，目前太陽能電池是以單晶矽和非晶矽為主要材料。

近年來，發展出一種以低溫製程製備的異質接面薄本質層（Heterojunction With Intrinsic Thin-Layer，簡稱HIT）太陽能電池。HIT太陽能電池是藉由於單晶矽基板與非晶矽層之間夾設有本質非晶矽層，來降低異質接合界面上的缺陷並改善其特性。

一般而言，在HIT太陽能電池中會有兩種不同的摻雜層，以分別形成射極與背電場。例如，結晶矽晶圓為N型時，通常會在其一側形成P型摻雜層來形成射極，在其另一側形成N型摻雜層來形成背電場，並接續在此些摻雜層上覆蓋上透明導電氧化物（Transparent Conductive Oxides，簡稱TCO）層。然而，習知摻雜層多是使用化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）法成長的非晶矽或微晶矽，而TCO層則多是使用物理氣相沉積（Physical Vapor Deposition，簡稱PVD）法成長的氧化銦錫（Indium Tin Oxide，簡稱ITO）。因此，在此製程銜接之過程中，必然會使得摻雜層因暴露於大氣之中而致使其表面被氧化或受水氣影響，進而影響後續之轉換效率。

有鑑於此，本發明提供一種半導體基板，包含半導體本體、第一緩衝層、第一非晶矽層、第二緩衝層、第二非晶矽層與第一保護層。其中，半導體本體具有第一表面與相對於第一表面的第二表面。第一緩衝層設置於半導體本體之第一表面上。第一非晶矽層摻雜有第一型摻質且設置於第一緩衝層上。第二緩衝層設置於半導體本體之第二表面上。第二非晶矽層摻雜有第二型摻質且設置於第二緩衝層上。第一保護層設置於第一非晶矽層上。

在本發明之半導體基板的其中一概念中，第一保護層的厚度不大於10奈米（nm）。

在本發明之半導體基板的其中一概念中，第一保護層的厚度不大於5奈米（nm）。

在本發明之半導體基板的其中一概念中，第一保護層的厚度介於2至3奈米（nm）之間。

在本發明之半導體基板的其中一概念中，第一保護層為本質非晶矽層或本質微晶矽層。

在本發明之半導體基板的其中一概念中，第一保護層為疏水性保護層。

在本發明之半導體基板的其中一概念中，更包含第二保護層設置於第二非晶矽層上。

在本發明之半導體基板的其中一概念中，上述第二保護層的厚度不大於10奈米（nm）。

在本發明之半導體基板的其中一概念中，上述第二保護層的厚度不大於5奈米（nm）。

在本發明之半導體基板的其中一概念中，上述第二保護層的厚度介於2至3奈米（nm）之間。

在本發明之半導體基板的其中一概念中，上述第二保護層為本質非晶矽層或本質微晶矽層。

在本發明之半導體基板的其中一概念中，當第一型摻質為P型時，第二型摻質係為N型，而當第一型摻質為N型時，第二型摻質係為P型。

在本發明之半導體基板的其中一概念中，前述第二保護層為疏水性保護層。

綜上所述，根據本發明實施之半導體基板，藉由形成適當厚度之保護層於摻雜有摻質的非晶矽層上，來保護非晶矽層之表面於製程銜接過程中不被氧化或受水氣影響，即可改善後續製為太陽能電池時其太陽能電池之轉換效率。

以下在實施方式中詳細敘述本發明之詳細特徵及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。

在本發明之圖式中，為了方便顯示及說明，各結構的比例關係、紋理可能與實際結構的比例、紋理不符，於此僅作為參考而非用以限制本發明。

第1圖為本發明之第一實施例的側面剖視圖。請參閱第1圖，揭露一半導體基板100。在第一實施例中，半導體基板100包含半導體本體110、第一緩衝層120、第一非晶矽層140、第二緩衝層130、第二非晶矽層150以及第一保護層160。

半導體本體110具有第一表面111與相對於第一表面111的第二表面112。於此，半導體本體110的第一表面111與第二表面112可為粗糙化表面，以提升半導體本體110的入光量。本實施例中的半導體本體110係摻雜有N型摻質的單晶矽晶圓，然本發明並非以此為限，半導體本體110亦可為摻雜有P型摻質的單晶矽晶圓。

第一緩衝層120與第一非晶矽層140依序疊設於半導體本體110的第一表面111上，且第二緩衝層130與第二非晶矽層150亦依序疊設於半導體本體110的第二表面112上。換言之，第一緩衝層120形成於半導體本體110的第一表面111上後，第一非晶矽層140才接續形成於第一緩衝層120之上，且第二緩衝層130形成於半導體本體110的第二表面112上後，第二非晶矽層150才接續形成於第二緩衝層130之上。其中，第一非晶矽層140摻雜有第一型摻質，而第二非晶矽層150則摻雜有第二型摻質。

在本實施例中，第一型摻質可為P型摻質，而第二型摻質則為N型摻質，但本發明並不以此為限，亦即第一型摻質可為N型摻質，而第二型摻質則為P型摻質。

此外，第一緩衝層120可為本質半導體層，以藉由將第一緩衝層120設置於半導體本體110與第一非晶矽層140之間來改善異質接合介面的特性，進而獲得較佳的轉換效率。同理，第二緩衝層130亦可為本質半導體層，以藉由將第二緩衝層130設置於半導體本體110與第二非晶矽層150之間來改善異質接合介面的特性，進而獲得較佳的轉換效率。

第一保護層160可為本質非晶矽層或本質微晶矽層。於此，第一保護層160可設置於第一非晶矽層140上，然本發明不以此為限，亦即第一保護層160亦可設置於第二非晶矽層150上，此皆端視設計之需求。

第2圖為本發明之半導體基板之第一實施例的製程流程圖。請搭配參閱第2圖，本發明之半導體基板之第一實施例的製程可包含下列之步驟。

步驟S01：形成第一緩衝層120於半導體本體110之第一表面111上。

一般而言，於形成第一緩衝層120於半導體本體110之上前，可先進行一些前置程序，以增加後續的轉換效率。在本實施例中，前置程序可包含下列之步驟。

首先，為了避免半導體本體110於晶圓之處理過程中，例如：搬運、保管等，因受到汙染而影響到元件特性，而可先對半導體本體110進行清潔。於此，可採用廣受業界使用的RCA清洗法來進行清潔。

於清潔完畢後，更可對半導體本體110進行一些加工程序。例如：表面粗糙化，藉由方向性蝕刻半導體本體110，以使半導體本體110之表面出現金字塔狀的抗反射結構，以降低入射光之反射率。接續，可再次利用RCA清洗法對已具有金字塔狀之抗反射結構之半導體本體110進行清潔程序。

此外，由於在製程中，半導體本體110之表面易受到氧化而出現氧化層，因此，可將具有金字塔狀之抗反射結構的半導體本體110浸入稀釋氫氟酸溶液中，以去除掉半導體本體110的表面氧化層。

因此，在步驟S01中，第一緩衝層120可形成於已去除表面氧化層之半導體本體110的第一表面111上。在本實施例中，第一緩衝層120為本質非晶矽（Intrinsic amorphous silicon）層，第一緩衝層120可藉由化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）法沉積於半導體本體110的第一表面111上。而在另一實施例中，第一緩衝層120可為具有1×10¹⁴ 至1×10¹⁶ 原子/公分³ （atom/cm³ ）微摻雜之非晶矽（Lightly doped amorphous silicon）層。

步驟S02：形成第一非晶矽層140於第一緩衝層120上。

在步驟S02中，第一非晶矽層140可藉由化學氣相沉積法沉積於第一緩衝層120上。此外，第一非晶矽層140可摻雜有第一型摻質。於此，第一型摻質可為N型摻質，例如：磷、砷等，然本發明不以此為限，亦即第一型摻質亦可為P型摻質，例如：硼、鎵等。

步驟S03：形成第一保護層160於第一非晶矽層140上。

在步驟S03中，第一保護層160可藉由化學氣相沉積法沉積於第一非晶矽層140上，以保護第一非晶矽層140。於此，第一保護層160可為本質非晶矽層或本質微晶矽層。此外，第一保護層160具有疏水性。於此，第一保護層160相對於第一非晶矽層140具有較高的疏水性，因而更可保護第一非晶矽層140不易因暴露於大氣之中而致使其表面受水氣影響或被氧化而改變特性。

在本實施例中，第一保護層160之厚度D1是小於等於10奈米（nm）。換言之，第一保護層160之厚度D1不大於10奈米（nm）。

在另一實施例中，第一保護層160之厚度D1是小於等於5奈米（nm）。換言之，第一保護層160之厚度D1不大於5奈米（nm）。

在又一實施例中，第一保護層160之厚度D1則是介於2至3奈米（nm）之間。

步驟S04：形成第二緩衝層130於半導體本體110之第二表面112上。

在步驟S04中，第二緩衝層130可藉由化學氣相沉積法沉積於半導體本體110的第二表面112上。於此，第二緩衝層130可為本質非晶矽層。而在另一實施例中，第二緩衝層130可為具有1×10¹⁴ 至1×10¹⁶ 原子/公分³ （atom/cm³ ）微摻雜之非晶矽（Lightly doped amorphous silicon）層。

步驟S05：形成第二非晶矽層150於第二緩衝層130上。

在步驟S05中，第二非晶矽層150可藉由化學氣相沉積法沉積於第二緩衝層130上。此外，第二非晶矽層150可摻雜有第二型摻質，而與第一非晶矽層140之類型相反。於此，第二型摻質可為P型摻質，例如：硼、鎵等，然本發明不以此為限，亦即第二型摻質亦可為N型摻質，例如：磷、砷等。換言之，當第一非晶矽層140所摻雜之第一型摻質為N型時，第二非晶矽層150所摻雜之第二型摻質即為P型；而當第一非晶矽層140所摻雜之第一型摻質為P型時，第二非晶矽層150所摻雜之第二型摻質即為N型。

因此，根據第一實施例之製程步驟，藉由於半導體基板100摻雜有摻質之其中一非晶矽層上沉積適當厚度的保護層，來使得半導體基板100於後續濺鍍透明導電氧化物（Transparent Conductive Oxides，簡稱TCO）層以及網印金屬電極等以製備為太陽能電池的製造過程中，半導體基板100的非晶矽層便可受到保護層之保護而不因暴露於大氣之中而氧化。

第3圖為本發明之第二實施例的側面剖視圖。請參閱第3圖，揭露一半導體基板100。在第二實施例中，半導體基板100包含半導體本體110、第一緩衝層120、第一非晶矽層140、第二緩衝層130、第二非晶矽層150、第一保護層160以及第二保護層170。

在本實施例中，第一緩衝層120設置於半導體本體110之第一表面111上，且第一非晶矽層140設置於第一緩衝層120上。第二緩衝層130設置於半導體本體110之第二表面112上，且第二非晶矽層150設置於第二緩衝層130上。此外，第一保護層160與第二保護層170則分別設置於第一非晶矽層140上與第二非晶矽層150上。因此，在本實施例中，半導體基板100之雙面（即，第一表面111與第二表面112）皆設有保護層（即，第一保護層160與第二保護層170）來保護其摻雜有摻質的非晶矽層（即，第一非晶矽層140與第二非晶矽層150）。

於此，第二保護層170可為本質非晶矽層或本質微晶矽層。因此，第二保護層170大致上可與第一保護層160之性質相同。此外，在本實施例中，因半導體本體110、第一緩衝層120、第一非晶矽層140、第二緩衝層130、第二非晶矽層150以及第一保護層160大致上皆與第一實施例相同，故不再贅述。

第4圖為本發明之半導體基板之第二實施例的製程流程圖。請搭配參閱第4圖，本發明之半導體基板之第二實施例的製程可包含下列之步驟。

步驟S11：形成第一緩衝層120於半導體本體110之第一表面111上。

一般而言，於進行步驟S11前，亦可先進行一些前置程序，以增進後續的換效率。而此些前置程序已概述於第一實施例中，故於此不再贅述。

在步驟S11中，第一緩衝層120可藉由化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）法沉積於經由前置程序而去除表面氧化層之半導體本體110的第一表面111上。於此，第一緩衝層120可為本質非晶矽（Amorphous Silicon）層。而在另一實施例中，第一緩衝層120可為具有1×10¹⁴ 至1×10¹⁶ 原子/公分³ （atom/cm³ ）微摻雜之非晶矽（Lightly doped amorphous silicon）層。

步驟S12：形成第一非晶矽層140於第一緩衝層120上。

在步驟S12中，第一非晶矽層140可藉由化學氣相沉積法沉積於第一緩衝層120上。此外，第一非晶矽層140可摻雜有第一型摻質。於此，第一型摻質可為N型摻質，例如：磷、砷等，然本發明不以此為限，亦即第一型摻質亦可為P型摻質，例如：硼、鎵等。

步驟S13：形成第一保護層160於第一非晶矽層140上。

在步驟S13中，第一保護層160可藉由化學氣相沉積法沉積於第一非晶矽層140上，以保護第一非晶矽層140。於此，第一保護層160可為本質非晶矽層或本質微晶矽層。此外，第一保護層160可具有疏水性。於此，第一保護層160相對於第一非晶矽層140具有較高的疏水性，因而更可保護第一非晶矽層140不易因暴露於大氣之中而致使其表面受水氣影響或被氧化。

在一實施態樣中，第一保護層160之厚度D1是小於等於10奈米（nm）。換言之，第一保護層160之厚度D1不大於10奈米（nm）。

在另一實施態樣中，第一保護層160之厚度D1是小於等於5奈米（nm）。換言之，第一保護層160之厚度D1不大於5奈米（nm）。

在又一實施態樣中，第一保護層160之厚度D1則是介於2至3奈米（nm）之間。

步驟S14：形成第二緩衝層130於半導體本體110之第二表面112上。

在步驟S14中，第二緩衝層130可藉由化學氣相沉積法沉積於半導體本體110的第二表面112上。於此，第二緩衝層130可為本質非晶矽層。而在另一實施例中，第二緩衝層130可為具有1×10¹⁴ 至1×10¹⁶ 原子/公分³ (atom/cm³ )微摻雜之非晶矽（Lightly doped amorphous silicon）層。

步驟S15：形成第二非晶矽層150於第二緩衝層130上。

在步驟S15中，第二非晶矽層150可藉由化學氣相沉積法沉積於第二緩衝層130上。此外，第二非晶矽層150可摻雜有第二型摻質，而與第一非晶矽層140之類型相反。於此，第二型摻質可為P型摻質，例如：硼、鎵等，然本發明不以此為限，亦即第二型摻質亦可為N型摻質，例如：磷、砷等。換言之，當第一非晶矽層140所摻雜之第一型摻質為N型時，第二非晶矽層150所摻雜之第二型摻質即為P型；而當第一非晶矽層140所摻雜之第一型摻質為P型時，第二非晶矽層150所摻雜之第二型摻質即為N型。

步驟S16：形成第二保護層170於第二非晶矽層150上。

在步驟S16中，第二保護層170可藉由化學氣相沉積法沉積於第二非晶矽層150上，以保護第二非晶矽層150。於此，第二保護層170可為本質非晶矽層或本質微晶矽層。此外，第二保護層170具有疏水性。於此，第二保護層170相對於第二非晶矽層150具有較高的疏水性，因而更可保護第二非晶矽層150不易因暴露於大氣之中而致使其表面受水氣影響或被氧化。

在一實施態樣中，第二保護層170之厚度D2是小於等於10奈米（nm）。換言之，第二保護層170之厚度D2不大於10奈米（nm）。

在另一實施態樣中，第二保護層170之厚度D2是小於等於5奈米（nm）。換言之，第二保護層170之厚度D2不大於5奈米（nm）。

在又一實施態樣中，第二保護層170之厚度D2則是介於2至3奈米（nm）之間。

因此，藉由依序執行步驟S11到步驟S16，而於半導體基板100之二面分別形成具有適當厚度之保護層於非晶矽層上，相較於第一實施例僅於半導體基板100之其中一面形成具有適當厚度之保護層而言，第二實施例是可獲得更完善的保護效果。

然而，在本實施例中，步驟S11至步驟S16之順序性並非絕對，亦即，在執行完步驟S12（即，第一非晶矽層140形成於第一緩衝層120上）後，可先依序執行步驟S14與S15後，再同步執行步驟S13與步驟S16。換言之，第一保護層160與第二保護層170可於第一緩衝層120、第一非晶矽層140依序形成於半導體本體110之第一表面111上，且第二緩衝層130、第二非晶矽層150依序形成於半導體本體110之第二表面112後，再分別同時形成於第一非晶矽層140以及第二非晶矽層150上。

綜上所述，根據本發明實施之半導體基板，藉由形成適當厚度之保護層於摻雜有摻質的非晶矽層上，來保護非晶矽層之表面於後續製備為太陽能電池之製程銜接過程中不因暴露於大氣之中而被氧化或受水氣影響，因此可延長留置時間（Q-Time），解決了習知太陽能電池在製造時因留置時間過長而導致太陽能電池之轉換效率下降的問題，進而允許太陽能電池在製作流程與時間上有更大的彈性。

本發明之技術內容已以較佳實施例揭示如上述，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本創作之精神所做些許之更動與潤飾，皆應涵蓋於本發明之範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體基板
110‧‧‧半導體本體
111‧‧‧第一表面
112‧‧‧第二表面
120‧‧‧第一緩衝層
130‧‧‧第二緩衝層
140‧‧‧第一非晶矽層
150‧‧‧第二非晶矽層
160‧‧‧第一保護層
170‧‧‧第二保護層
D1‧‧‧厚度
D2‧‧‧厚度
步驟S01‧‧‧形成第一緩衝層於半導體本體之第一表面上
步驟S02‧‧‧形成第一非晶矽層於第一緩衝層上
步驟S03‧‧‧形成第一保護層於第一非晶矽層上
步驟S04‧‧‧形成第二緩衝層於半導體本體之第二表面上
步驟S05‧‧‧形成第二非晶矽層於第二緩衝層上
步驟S11‧‧‧形成第一緩衝層於半導體本體之第一表面上
步驟S12‧‧‧形成第一非晶矽層於第一緩衝層上
步驟S13‧‧‧形成第一保護層於第一非晶矽層上
步驟S14‧‧‧形成第二緩衝層於半導體本體之第二表面上
步驟S15‧‧‧形成第二非晶矽層於第二緩衝層上
步驟S16‧‧‧形成第二保護層於第二非晶矽層上

[第1圖]為本發明之半導體基板之第一實施例的側面剖視圖。 [第2圖]為本發明之半導體基板之第一實施例的製程流程圖。 [第3圖]為本發明之半導體基板之第二實施例的側面剖視圖。 [第4圖]為本發明之半導體基板之第二實施例的製程流程圖。

100‧‧‧半導體基板

110‧‧‧半導體本體

111‧‧‧第一表面

112‧‧‧第二表面

120‧‧‧第一緩衝層

130‧‧‧第二緩衝層

140‧‧‧第一非晶矽層

150‧‧‧第二非晶矽層

160‧‧‧第一保護層

D1‧‧‧厚度

Claims

一種半導體基板，包含：一半導體本體，具有一第一表面與相對於該第一表面之一第二表面；一第一緩衝層，設置於該第一表面上；一第一非晶矽層，設置於該第一緩衝層上，摻雜有一第一型摻質；一第二緩衝層，設置於該第二表面上；一第二非晶矽層，設置於該第二緩衝層上，摻雜有一第二型摻質；及一第一保護層，設置於該第一非晶矽層上，其中該第一保護層為具有疏水性的本質非晶矽層或本質微晶矽層。
如請求項1所述的半導體基板，其中該第一保護層之厚度不大於10奈米(nm)。
如請求項1所述的半導體基板，其中該第一保護層之厚度不大於5奈米(nm)。
如請求項1所述的半導體基板，其中該第一保護層之厚度介於2至3奈米(nm)之間。
如請求項1所述的半導體基板，更包含：一第二保護層，設置於該第二非晶矽層上。
如請求項5所述的半導體基板，其中該第二保護層之厚度不大於10奈米(nm)。
如請求項5所述的半導體基板，其中該第二保護層之厚度不大於5奈米(nm)。
如請求項5所述的半導體基板，其中該第二保護層之厚度介於2至3奈米(nm)之間。
如請求項5所述的半導體基板，其中該第二保護層為本質非晶矽層或本質微晶矽層。
如請求項1至9任一項所述的半導體基板，其中當該第一型摻質為P型時，該第二型摻質係為N型，而當該第一型摻質為N型時，該第二型摻質係為P型。
如請求項5或9所述的半導體基板，其中該第二保護層為疏水性保護層。