JP5826944B2 - パイプライン式アナログデジタル変換器における中間ステージ利得誤差および非線形性を減少させるための相関に基づくバックグラウンド較正 - Google Patents

Description

本発明は、パイプライン式アナログデジタル変換器における中間ステージ利得誤差および非線形性を減少させるための相関に基づくバックグラウンド較正に関する。
[関連出願の相互参照]
本出願は、米国特許法第１１９条（ｅ）の下、２０１１年１１月１４日に出願された米国特許仮出願第６１／５５９、３８８号に対する利点を主張するものであり、その内容は、参照によりその全体が本明細書に組み込まれる。

パイプライン式アナログデジタル変換器（ＡＤＣ）の性能は、中間ステージ利得誤差および非線形性によりしばしば限定される。利得誤差は、（増幅器が有限の利得を有する）ステージ内部の増幅器の機能を産出する利得における任意の固有のステージおよび限定における、コンデンサでの不適合を含む、多様な要因により生じる。１つのステージに導入される利得誤差は、パイプラインで後続のステージを伝播する傾向があり、その結果ＡＤＣ出力の精度および線形性（すなわちＡＤＣの全般的な線形性）に悪影響を及ぼし得る中間ステージ利得誤差に至る。増幅器の非線形性はさらに、全般的な線形性を劣化させ得、増幅器の出力がもはや入力の線形関数ではないときに言及する。

米国特許第７、７８６、９１０号のバックグラウンド技術のセクション（「第‘９１０号特許、」参照によりその全体が本明細書に組み込まれる）は、利得誤差の補正のための多様な較正テクニックを記載する。これらのおよび他の従来の較正テクニックは、無作為または疑似無作為信号（ディザとして言及される）がステージの構成要素に導入される。具体的には、複式デジタルアナログ変換器（ＭＤＡＣ）に導入される。ディザは、そのエラーを主要入力信号として見なし、それゆえ出力で検出されるディザでの誤差は、入力信号により経験される誤差の標示である。ディザは、入力信号と無相関なので、出力からデジタル処理で（それを相関させることにより）分離され得る。これは通常デジタル相関器または最小平均二乗（ＬＭＳ）アルゴリズムの使用で行われる。さらに、分離されたディザをそれの理想の値と比較することにより、その導入点からＡＤＣの出力にわたって進行するディザとして接触された利得誤差を推定することが可能である。

従来の較正テクニックの１つの不利点は、ディザ信号が、ディザが伝播するＡＤＣの各々のステージでＤＡＣのダイナミックレンジのかなりの部分を奪うことである。この不利点を克服するために、「第‘９１０号特許」は、比較的小さい（低振り幅）ディザ信号を使用することを提案する。複数の平行するコンデンサ型ブランチ（小さいコンデンサを使用する形態で）を伴う導入ネットワークはディザを生成するために使用される。ディザが導入されるとき、全てのブランチ未満のものが使用される。これは、ディザの振り幅を減少させ、ひいては節電およびダイナミックレンジの保存になる。

「第‘９１０号特許」により提案されたテクニックは、多くのＡＤＣアプリケーションのために好適である一方、ＡＤＣのバックエンドの解像度により限定される。この限定はまた、他の従来の較正テクニックによって共有され、それらは較正の精度と同じくらい精密になるためにバックエンドのパイプラインを必要とする。具体的に、バックエンドで各々のステージは、入力を処理するために利用可能なビット数により特徴付けられる、有限の解析度を有する。例えば、第１のステージの出力が１４ビット精度に較正される場合、バックエンドのパイプラインは、ディザを処理するとき１４ビットになる必要がある。バックエンドは、ディザをデジタル化するのに向いているのと同じく、利得を推定するのに向いている。ディザ信号は、最大測定限界（ＦＳ）入力信号より小さいので、その実効的な解像度に到達するためにバックエンドでより多くのビットが必要とされる。ＦＳ入力を処理するとき、より多くのビットが使用され、それゆえ、実効的な解像度は、ディザ信号のような小さい信号が適用されるときより高度である。例えば、ディザ信号の度合いがフルスケール信号の度合いの４分の１の場合、ディザ信号が１４ビット精度でデジタル化されるために、１６ビットバックエンドのデジタイザーが必要である。バックエンドの精度がディザを動かすのに十分でない場合、ディザ誤差を推定するときエラーになり、同じくＡＤＣ出力にとって推定誤差の結果を招く。

この問題への従来の解決策は、単純により多くの、バックエンドの精度を上げる、解析度を追加することである。しかしながら、追加の含まれるハードウエアは、余分な電力を奪い、性能オーバーヘッドを被る。全般的なＡＤＣの精度を確保するために（バックエンドから始まり）いくつかのステージを較正することが必要である。それでもなお、精度は、ディザが入力信号に比べて小さすぎる可能性があるため、まだ不十分になる場合がある。これは、バックエンドをさらに高い精度に較正することを必要とする。いくつかの場合においては、全般的なパイプラインの精度を増やすために、追加のステージを追加することなく所望の精度に到達することが可能でない場合がある。

本発明の実施形態例は、パイプライン式ＡＤＣでの中間ステージ利得誤差および非線形性を減少させることを提供する。

一実施形態においては、ディザは、ＡＤＣにおける少なくとも１つのステージで１つまたは他のＭＤＡＣおよびフラッシュ（ＡＤＣ構成要素）に導入される。伝播からの利得誤差を阻止するために、入力からさらに遠位のステージより前で本発明の方法を使用し、入力に最も近いステージが較正されることが望ましい場合がある。

別の実施形態においては、ディザは、無作為または疑似無作為に生成される、小さい（ＡＤＣ入力信号に対して）マルチレベルデジタル信号である。レベルの数は奇数である場合がある。ディザの振り幅は、ＡＤＣ最大測定限界値の、奇数の分母を伴う、真分数である場合がある。

別の実施形態においては、較正のために使用されるディザとは非依存的に、大きい（再度言うが、入力に対して）マルチレベルディザがＭＤＡＣおよびフラッシュ両方への入力で導入される。追加のディザを導入する目的は、較正のために使用されるディザ信号上でバックエンドステージの非線形性の影響を減少させるためである。

図１は、従来のパイプライン式ＡＤＣのブロック図を示す。 図２は、本発明に従う、中間ステージ利得誤差を較正するための例示的なシステムを示す。 図３ａは、従来のディザ導入回路を示す。 図３ｂは、本発明の較正方法と共に使用するために好適で例示的なディザ導入回路を示す。 図４は、本発明に従う、中間ステージ利得誤差を較正するための例示的な方法を示す。 図５は、本発明に従う、中間ステージ利得の非線形性を較正するための例示的な方法を示す。 図６ａは、ディザが偶数のレベルから選択されるとき、パイプライン式ＡＤＣの第１および第２のステージで中間ステージ利得誤差のための伝達関数を示す。 図６ｂは、ディザが奇数のレベルから選択されるとき、パイプライン式ＡＤＣの第１および第２のステージで中間ステージ利得誤差のための伝達関数を示す。

本発明は、パイプライン式ＡＤＣでの中間ステージ利得誤差および非線形性を減少させるためのシステムおよび方法に関する。

図１は、１つのステージの出力が次のステージの入力として働くように連続して連結する複数のステージ１００／１１０／１２０を有するパイプライン１０５を含む、従来のパイプライン式ＡＤＣのブロック図を示す。便宜上、最初の２つのステージおよび最終（Ｎ番目）のステージのみ示される。しかしながら、任意の数のステージがこの形式で連結し得る。第１のステージ１００は、詳細に示されアナログ入力電圧Ｖｉｎ１に連結され、ＡＤＣ１０（「フラッシュ」としても知られる）および複式デジタルアナログ変換器（ＭＤＡＣ）５０とを含む。ＭＤＡＣ５０は、デジタルアナログ変換器（ＤＡＣ）２０および増幅器３０とを含む。Ｖｉｎ１は、ＤＡＣ２０へのデジタル入力を生成するための、ＡＤＣ１０への入力であって、同じくＡＤＣ１０のデジタル出力をアナログ信号に変換し戻す。ＤＡＣ２０のアナログ出力は次いで、残余信号を取得するためにＶｉｎ１（１７）から差し引かれ、残余信号は次いで、次のステージ、すなわちステージ１１０への入力としてアナログ出力電圧ＶＯを生成するための、増幅器３０への入力である。ステージ１００／１１０／１２０は、次のステージの入力以前の１つのステージのアナログ出力に対して類似の構成要素を含む場合がある。しかしながら、最終のステージ、すなわちステージ１２０は、ＡＤＣの最終の出力が、例えば、ＡＤＣ１０の出力から直接生成され得るデジタル信号であるため、ＤＡＣまたは増幅器を含まない場合がある。

図２は、本発明に従う、例示的なシステム１５０を示す。システム１５０は、較正回路２００に加えて、上記載の通りパイプライン１０５を含む場合がある。較正回路２００は、ディザ導入回路２１０、相関回路２２０、および補正回路２３０を含む場合がある。パイプライン１０５は、一対の差異の入力Ｖｉｎ１＋およびＶｉｎ１−に連結されて示される。本明細書に記載の例示的な回路および方法は、それらの入力のいずれかに関連付けられるハードウエアと併用して使用されることが理解されるであろう。

ディザ導入回路２１０は、パイプライン１０５でディザを生成することおよびＭＤＡＣまたは少なくとも１つのステージのフラッシュにディザを導入するために回路配置を含む場合がある。一実施形態では、較正回路２００は、ディザを各々のステージに導入し、それゆえ各々のステージ１００／１１０／１２０で選択された位置へアナログまたはデジタル信号としてディザを導入するための、連結２７を含む場合がある。しかしながら、ディザは全てのステージで導入される必要はないことは理解されるであろう。代わりに、性能の観点から入力に最も近い少数のステージ、例えばステージ１００および／またはステージ１１０、で、ディザを導入することが好ましい場合がある。

ディザは、以下に説明されるように、無作為または疑似無作為電圧として、所定の電圧の範囲（すなわち説明されるように、離散、等間隔の電圧レベル一式）内で生成され、各々のステージで好適な導入点に適用される場合がある。選択電圧を生成し適用する任意の方法は、ディザを提供するために使用される場合がある。例えば、疑似無作為デジタル数は、各々のステージで（例えばＤＡＣ２０に位置するサンプリングコンデンサで）サンプリングコンデンサと平行して連結される１つ以上のコンデンサを介してディザが導入される、切替られたコンデンサネットワークを使用してディザ電圧を生成するために使用される場合がある。

図３ａは、ディザ電圧ＶｄとＭＤＡＣ（ＭＤＡＣはサンプリングコンデンサＣ１〜Ｃ８および増幅器Ａを含む）との間で静電容量Ｃｄを連結することによりディザが導入される従来のディザ導入回路の実施例を示す。図３ａの従来の導入回路は、ディザ電圧Ｖｄが一般的に２つの可能性のある出力レベル：一部の無作為に選択される電圧、プラスまたはマイナスを有する。クロック信号Ф２がアクティブであるとき、ＭＤＡＣが機能中でＶｄがＣｄに連結される。逆位相Ф１では、Ｃｄが接地されてＶｉｎがＤＡＣコンデンサに連結される。

図３ａの従来のディザ導入回路への改善点は、本明細書に図３ｂとして再現される、第‘９１０号特許の図３に示される。改善された導入回路は、一部分において、図３ａの、単一の静電容量Ｃｄが、平行に連結される複数のより小さい静電容量（各々の導入コンデンサはＤＡＣ構成要素でのコンデンサに対してより小さい）により置換される回路、と異なる。これらの小さい静電容量の組み合わせを選択することにより、異なるディザ値を必要に応じて生成することができ、その値はコンデンサのうちの１つのみが選択される場合の小さいディザ値から全てのコンデンサが選択される場合の大きいディザ値までの範囲に及ぶ。小さい静電容量の使用は、ディザ振り幅が入力信号振り幅よりもっと小さくなるようにでき、よって電力のおよびダイナミックレンジオーバーヘッド問題を最小化する。

他の導入回路もまた可能である。例えば、２０１１年１２月８日に出願された米国特許出願第１３／３１４、４５１号（「第‘４５１号出願」、参照によりその全体が本明細書に組み込まれる）は、ステージでアナログまたはデジタル信号としてディザをフラッシュ構成要素に導入するための回路を含む、多様なディザ導入回路を記載する。第‘４５１号出願に記載される回路は、原則として、本発明に固有の導入要件を担持するために一部の若干の改良後、本発明と共に使用するために好適である。１つの可能性のある要件は、上記に触れた従来の２レベルディザに代わり、ディザが複式離散、等間隔の値（これらの値の重要性は以下に説明される）の１つになることである。当業者は複式ディザ値の導入を担持するために、第‘４５１号出願に記載される回路を容易に改良することが可能であろうし、それゆえ、ディザ導入回路の実現の詳述はさらには論議されない。さらには、図３ｂの導入回路は、すでにディザの複式の値（レベル）を提供することが可能であり、それゆえ追加のハードウエアをほとんどまたは全く必要とすることなく、本発明の方法に従って（例えば、ディザ導入回路２１０または較正回路２００内の適した制御回路を使用して）制御されることのみを必要とすることが注記される。

較正回路２００は、パイプライン１０５により生成されるデジタルビットを処理するための回路を含む場合がある。パイプライン１０５は、異なるステージからビットを生成し、適した回路を使用してそれらのビットを適正に組み合わせて、デジタル表現がパイプラインの任意の点でアナログ信号のために構築され得る。一実施形態においては、較正回路２００は、各々のステージのデジタル出力を検出するための連結２９を含む場合がある。各々のステージからの出力は、組み合わされる場合があり、例えば、パイプライン出力を表現する単一のデジタル数、すなわちアナログ入力Ｖｉｎ１のデジタル化バージョン、を生成するために、コンストラクター回路を使用することである。この様式において、回路２００は全般的な出力および各々のステージの個別のデジタル出力の両方を取得する場合がある。一代替実施形態においては、パイプラインによって生成されるデジタルビットを処理するための回路、例えばコンストラクター回路は、回路２００の外部に位置する場合がある。

相関回路２２０は、各々のチャンネルの出力を取得してディザを出力に相関付ける。相関は任意の統計に基づく相関テクニックを使用して実施される場合がある。一実施形態においては、使用された相関テクニックは、最小平均二乗（ＬＭＳ）である。ＬＭＳアルゴリズムを適用して、パイプライン１０５を伝播した後ディザが経験される、利得の推定値を取得するために、相関回路２２０がデジタル処理でディザと入力Ｖｉｎ１とを分離（相関を失わせる）する場合がある。以下のＬＭＳアルゴリズムは例示的なものである。

Ｇｅ_ｎ＋１＝Ｇｅ_ｎ−μ^＊Ｖｄ^＊［Ｖｄ^＊Ｇｅ_ｎ−Ｖｓ］ （１）

Ｇｅは、推定された利得、Ｖｄは、理想的なディザ、Ｖｓは、信号（入力＋ディザ）、およびμはアルゴリズムステップサイズである。

導入されたディザはその利得の量を入力Ｖｉｎ１として経験するため、Ｇｅは、入力の利得を表現する。補正回路２３０は、次いで任意の利得誤差（較正回路２００のメモリに記憶される場合がある、Ｇｅと理想的な利得の値との間の偏差）を補正する場合がある。補正は、普通任意の所与のステージのデジタル出力に係数乗算器を適用することにより取得される、出力のデジタル値を調節することにより実施される。補正を取得するために、ディザが導入されたステージに関連付けられる乗算器は、Ｇｅと理想的な利得の値との間の偏差をキャンセルするように改良される場合がある。

複式のＧｅ値が算出されるように、ディザが導入される各々のステージ１つ１つで、ディザは複数のステージで同時に導入される場合がある。各々のＧｅ値は、ディザがそれぞれのステージを伝播する際ディザにより経験された利得の表示で、それぞれのステージの較正のために使用される場合がある。

上記に触れたように、本発明の可能性のある導入要件の１つは、ディザが複式離散の等間隔の値の１つだということである。一実施形態では、ディザは、等間隔に離れる離散レベルの奇数（非偶）から選択されるように設計される。加えて、有理数であること、具体的に分母が奇数Ｍである、ＦＳ値の真分数は、ディザの増幅器（各々のレベルの）にとって有利である。よって、ディザは以下により求めることができる。

ＭＤＡＣの出力でのディザの振り幅＝ｋ^＊ＶＦＳ／Ｍ。Ｍは、奇数である、ＶＦＳは最大測定限界電圧、およびｋはＭより小さい任意の数である。

通常の場合、ディザは、離散値の範囲から選択される任意の値になり得る。しかしながら、上記の計算式に基づく奇数のレベルおよび真分数振り幅の組み合わせは、全てのバックエンドステージで導入された無作為シーケンスに線形性誤差を「ディザさせ」て、ディザがパイプラインを下って伝播しパイプラインのあらゆるステージで実効的にディザリングすることを確保する。これは、図６ａおよび６ｂとを比較することにより理解できる。図６ａでは、ディザが偶数（すなわち２進数）のレベルから選択されるとき、数積分非線形性（本事例で中間ステージ利得誤差に対応するＩＮＬ）のための例示的な伝達関数が示される。ＩＮＬの鋸歯状の性質のため、第１のステージ（ステージ１）で異なるＩＮＬ値にマップする、ある入力値（４２、４４、４６、４８）は、後続のステージ（ステージ２）でそのＩＮＬ値（４２／４６および４４／４８）に最終的にマッピングすることになる。対照的に、（奇数分母に基づく真分数の振り幅に揃う）奇数のレベルを使用することは、図６ｂに示される、各々のステージで異なる入力値（５３、５５、５７）が異なるＩＮＬ値にマップする、伝達関数を産出する。

図３ｂに戻って参照すると、ディザ振り幅は、導入回路で静電容量値の適した組み合わせを使用して選択される場合がある。ＭＤＡＣの出力でのディザ振り幅は、およそＶｄ^＊Ｃｄ／Ｃｆで、Ｖｄがディザ電圧、Ｃｄが入力により引き起こされるサンプリングコンデンサの組み合わされる静電容量、およびＣｆが選択される導入コンデンサのみ合わされる静電容量である。それゆえ、許容されるディザ振り幅を産出するＣｄの値を選択することは比較的簡単である。許容されるディザ振り幅の例には、ディザ振り幅＝ＭＤＡＣ−１の４／２５（第１のステージＭＤＡＣ）最大測定限界出力、ディザ振り幅＝ＭＤＡＣ−１の２／２３最大測定限界出力等が挙げられる。

加えて、ディザレベルの数（およびそれゆえディザ導入回路のために必要とされる導入コンデンサの数）は、精度において必要な改善に基づいて選ぶことができ、例えば、以下の計算式に基づく。

精度の追加バイト数＝ｌｏｇ_２ Ｎ

Ｎの値は、ディザが、因数ＦによるＦＳ入力信号より小さいという事実を相殺するために選択される。それゆえ、ＮはＮ≧Ｆであるように選ばれるべきである。

図４は、本発明に従う、中間ステージ利得誤差を較正するための例示的な方法４００である。方法４００は、無作為または疑似無作為値である、ディザが、生成され導入される、ステップ４１０で始まる場合がある。前に説明されたように、ディザ振り幅は、（奇数分母に基づく）ＦＳ値の真分数であり、奇数のレベルから選択されるべきである。ディザは、導入配置を通じて単一のステージ（ＭＤＡＣまたはフラッシュ、しかし両方ではない）または同時に複数のステージで導入される場合がある。例えば、ディザは、同時に、１つのステージのフラッシュおよび別のステージのＭＤＡＣで導入される場合がある。

４１２において、ＡＤＣの出力は、各々のステージからのデジタル出力がデジタル処理で組み合わされることにより取得される場合がある。

４１４において、ディザは、例えば、ＬＭＳのようなアルゴリズム相関テクニックを使用して、ディザが導入された各々のステージの利得を推定するために、ＡＤＣの出力から分離される場合がある。

４１６において、ＡＤＣの出力は、推定されるゲートと理想的な利得との間の偏差に基づいて推定された利得（複数含む）の関数として補正される。利得が推定された、各々のステージのデジタル出力は、例えば、そのステージと関連付けられる乗算器の調節、および補正されたＡＤＣ出力を産出するために組み合わされた結果を通じて補正される場合がある。

本発明の別の様態は、中間ステージ利得非線形性の較正に関する。図５は、本発明に従う、中間ステージ利得非線形性を較正するための例示的な方法５００である。方法５００のステップ５１０から５１４は、方法４００のステップ４１０から４１４に似たもので、導入されたディザに応答してディザの導入および利得の推定を含む。ステップ５１０から５１４は、ＡＤＣ全体（５１６）の利得伝達関数の線形近似値を生成するために十分な利得推定値の数が取得されるまで反復される。粗近似値のためには、わずか３つのデータ点を有することで十分な場合があり、各々のデータ点は利得推定入力値ペアからなる。しかしながら、細かい近似値のためには、追加のデータ点が取得される場合がある。一実施形態においては、ＡＤＣの入力は、複数のセグメントに分けられる場合があり、各々のセグメントのためには、複数のデータ点を使用し利得伝達関数の線形近似値が取得される。この形式において、異なるセグメントに属する利得推定値は、非依存的に各々のセグメントの利得誤差を見出すように処理される。線形近似値は次いで、例えば較正回路２００によって、利得伝達関数全体の区分的線形近似値を形成するためにまとまって連結される。

利得伝達関数の線形近似値を生成した後、ＡＤＣの出力は、利得伝達関数がより密接に理想の利得伝達関数の近似値を求められるように、利得誤差に類似の様式で、例えば、多様なステージに関連付けられる乗算器の適した調節を通じて補正される。例えば、１つの固有のセグメントの利得値が高すぎる場合、そのセグメントに関係付けられるステージの乗算器が減少される場合がある。

一次非線形性を補正することに加えて、本発明の実施形態に準拠して、利得伝達関数の多項式近似値（例えば二次または三次）を生成し多項式近似値に基づいてＡＤＣの出力を較正することが可能である。

静電容量シャフリングテクニックは、上に記載の較正方法および回路に連動して使用される場合がある。静電容量シャフリングは、導入コンデンサのシャフリング並びにサンプリングコンデンサと連結して第‘９１０号特許に記載される。導入コンデンサのシャフリングの場合、経時的な平均利得誤差は、全ての導入コンデンサの集合的な利得誤差に等しい。サンプリングコンデンサの場合は、サンプリングコンデンサ間の不適合に関連付けられる誤差が経時的に平均化される。これら２つのシャフリングテクニックのいずれかは、本発明の実施形態と連動して使用される場合がある。静電容量シャフリングが、ディザが導入される最早のステージに続く１つ以上のステージのサンプリングコンデンサで使用されるとき、マルチレベルディザは限定される振り幅を有し、ディザレベルにより保護されたＡＤＣの入力レンジ（サブレンジ）の固有の一部分内でただ誤差を補正することのみ可能であるため特に有益である。サンプリングコンデンサシャフリングが後続のステージで使用されていなかった場合、ディザレベルによって保護されるサブレンジを超える入力信号に応答して作動されるのみの、コンデンサによって生じる利得誤差は、補正されないであろう。性能の点においては、静電容量シャフリングに連動する小さい静電容量の使用は、より広範なサブレンジを保護するために、大きいディザ導入静電容量を使用することより好ましい。静電容量シャフリングは、較正回路またはシャッフルされるステージに連結する分離の制御回路により制御される場合がある。導入およびサンプリング静電容量シャフリング両方が使用されるとき、その制御配置（例えば、較正回路２００）は、両方の種類のシャフリングを実現する場合がある。各々１つの種類のシャフリングを制御する、分離した制御器を有することはまた、可能である場合がある。

先に触れたように、静電容量シャフリングは、ディザ導入ステージに続くステージ、すなわち較正されたステージに続く、に適用される場合がある。これは、静電容量シャフリングが従来的にどのように適用されたかから異なる。この様式のシャフリングは、ディザがＦＳレンジ全体を保護するにはまだ小さすぎる、全ての続くステージで実施される場合がある。一旦ディザが十分に大きくなる（例えば、いくつかの事前に選択された閾値振り幅と比較して）と、シャフリングは、より重要でなくなりシャフリングは後続のステージで中断される場合がある。

本発明の別の実施形態においては、追加のマルチレベルディザ信号は、較正に使用されるディザから別々に導入される場合がある。追加のディザは、較正ディザに連動してＭＤＡＣまたはＭＤＡＣおよびフラッシュの両方に同時に導入される場合があり、較正ディザ信号のデジタル化上でバックエンド非理想性の影響を減少させるために使用される可能性がある。それゆえ、追加のディザは較正のために直接使用されないが、追加のディザが導入されるステージおよび全ての後続のステージで非理想性をディザリングすることにより、較正ディザ信号の実効性を改善するように動作する。較正のために使用されたマルチレベルディザ上の前に触れた要件はまた、この追加のディザ（例えば、あらゆる等間隔のレベルの奇数）に適用する。較正ディザと共に、追加のディザは、最終のＡＤＣ出力を形成するために分離して出されなければならない。追加のディザは、較正のためには使用されないため、相関する必要はなく、それが導入されるステージのデジタル出力から直接差し引かれる可能性がある。

追加のディザが、ＭＤＡＣおよび任意の１つのステージのフラッシュの両方に導入される場合、補正レンジの任意の部分を奪わず、それゆえ追加のディザは通常のＡＤＣ稼動を妨げることなく振り幅で大きく作成される。理想的には、ステージサブレンジの＋／−１／２と同じくらい大きくなる可能性がある。これは、較正ディザの実効性を改善するであろうし、大きい追加のディザがすでに最大測定限界レンジ全体をシャフリング前であっても保護するであろうため、続くステージ（複数を含む）で静電容量シャフリングのための不足をまた減少させる場合がある。それゆえ、追加のディザは、できれば、較正されている最早のステージ、すなわち較正ディザが導入される最早のステージ、に導入されるのが好ましい。

較正されているステージに追加のディザを導入する代わりに、追加のディザが前のステージに導入される場合がある。追加のディザは、事実、前のステージからの較正ディザである場合がある。例えば、マルチレベルディザは、ステージ１を較正することおよびステージ１の非理想性をディザリングすること、および全ての後続のステージ（ステージ２、ステージ３・・・等）である。前に記載した要件に合致して第１のステージに導入される任意のマルチレベルディザは、マルチレベルディザが較正のために使用されるかどうかを問わず、全てのバックエンドステージ（第１のステージから最終のステージまでずっと）の非理想性をディザリングするために動作する。

追加のディザが使用されるとき（例えば、較正するまたは非理想性をディザリングするため）、後続のステージの較正は、従来の２レベルディザ信号を使用して行われる可能性がある。マルチレベルディザがステージ１の較正のために使用される、実施例において、ステージ１でマルチレベルディザを導入するのに十分である場合なので、２レベルディザは、ステージ２、ステージ３、等の較正のために使用される可能性がある。それゆえ、上に記載の実施形態が較正の目的のためのマルチレベルディザの使用について言及する一方で、マルチレベルディザは、ＡＤＣでの全ての較正のため独占的に使用される必要はない。事実、マルチレベルディザは、マルチレベルディザが他の目的のために導入される限り任意の較正のために使用される必要はない。例えば、ステージ１、２、および３は、マルチレベルディザがステージ１（例えば、ＭＤＡＣおよびステージ１のフラッシュで同時に導入される大きいマルチレベルディザ）に全てのバックエンドステージの非理想性をディザリングする目的のために導入される場合は、２レベルディザを使用し較正される可能性がある。

先行の明細書において、本発明はその固有の実施形態例について言及され記載される。それは、しかしながら、続く請求項の範囲に説明されるように、本発明のより広範の原理および範囲から逸脱することなく、多様な改良および変更が、それらの上に行われる場合があることは明白であろう。本明細書に記載の実施形態は、各々の他の多様な組み合わせと共に組み合わされて提示される場合がある。本明細書および図面は、したがって限定的な意味よりもむしろ例解としてみなされる。

３０ 増幅器
１００ ステージ１
１１０ ステージ２
１２０ ステージＮ
１５０ システム
２００ 較正回路
２１０ ディザ導入回路
２２０ 相関回路
２３０ 補正回路

Claims (24)

1. パイプライン式アナログデジタル変換器（ＡＤＣ）を較正するための方法であって、
   前記ＡＤＣにおける少なくとも１つのステージで、無作為に判定される量のディザをフラッシュ構成要素および複式デジタルアナログ変換器（ＭＤＡＣ）のうちの１つに導入することと、
   少なくとも１つのステージの各々のステージについて、
   前記ＡＤＣの出力に基づいて、前記ステージを伝播した後、前記導入されたディザにより経験される利得の量を推定するために、相関手順を実施することと、
   そのそれぞれの利得推定値に基づいて前記ステージを較正することと、を含み、
   前記ディザの振り幅が前記ＡＤＣの最大測定限界値の真分数であって、前記真分数の分母は奇数である、方法。
2. 前記較正が前記利得推定値と理想的な利得値との間の偏差を補正する、請求項１に記載の方法。
3. 前記ディザが所定の範囲の離散値から選択される、請求項１に記載の方法。
4. 前記離散値の範囲が等間隔に離れる奇数の値を有する、請求項３に記載の方法。
5. 前記ディザが因数Ｆにより前記ＡＤＣの最大測定限界値より小さく、前記離散値の数はＦの関数として判定される、請求項４に記載の方法。
6. 前記ディザを生成するコンデンサ一式に静電容量シャフリングスキームを適用することをさらに含む、請求項１に記載の方法。
7. パイプラインで少なくとも１つのステージに続く少なくとも１つの追加のステージでサンプリングコンデンサ一式に静電容量シャフリングスキームを適用することをさらに含む、請求項１に記載の方法。
8. 前記ディザが、パイプラインにおける全ての前記ステージ未満、および前記ＡＤＣの入力に最も近い少なくとも１つのステージに導入される、請求項１に記載の方法。
9. 複数の利得推定値に基づき、前記ＡＤＣの利得伝達関数の近似値を生成することと、
   前記利得伝達関数の近似値に基づき少なくとも１つのステージの各々のステージを較正することと、をさらに含む、請求項１に記載の方法。
10. 前記近似値が区分的線形近似値である、請求項９に記載の方法。
11. 前記近似値が多項式近似値である、請求項９に記載の方法。
12. 前記少なくとも１つのステージから選択されるステージおよび前記少なくとも１つのステージの最早のステージに先行するステージで、少なくとも１つのＭＤＡＣおよびフラッシュ構成要素に、追加の無作為に判定されるディザの量を、導入することと、前記追加のディザが所定の範囲の離散値から選択されることと、
    最終のＡＤＣ出力を形態化するとき前記追加のディザを考慮にいれることと、をさらに含む、請求項１に記載の方法。
13. パイプライン式アナログデジタル変換器（ＡＤＣ）を較正するためのデバイスであって、
    無作為に判定されたディザの量を前記ＡＤＣにおける少なくとも１つのステージで１つのフラッシュ構成要素および複式デジタルアナログ変換器（ＭＤＡＣ）に導入する、導入配置と、
    較正配置であって、少なくとも１つのステージの各々のステージで、
    前記ＡＤＣの出力に基づき、ステージを伝播した後導入したディザにより経験される利得の量を推定するために、相関手順を実施して、そのそれぞれの利得の推定値に基づいてステージを較正する、較正配置と、を含み、
    前記ディザの振り幅が前記ＡＤＣの最大測定限界値の真分数であって、前記真分数の分母は奇数である、デバイス。
14. 前記較正が、前記利得の推定値と理想的な利得値との間の偏差を補正する、請求項１３に記載のデバイス。
15. 前記ディザが、所定の範囲の離散値から選択される、請求項１３に記載のデバイス。
16. 前記離散値の範囲が等間隔に離れる奇数の値を有する、請求項１５に記載のデバイス。
17. 前記ディザが因数Ｆにより前記ＡＤＣの最大測定限界値より小さく、前記離散値の数はＦの関数として判定される、請求項１６に記載のデバイス。
18. 前記ディザを生成するコンデンサ一式に静電容量シャフリングスキームを適用する制御配置をさらに含む、請求項１３に記載のデバイス。
19. パイプラインで少なくとも１つのステージに続く少なくとも１つの追加のステージでサンプリングコンデンサ一式に静電容量シャフリングスキームを適用する制御配置をさらに含む、請求項１３に記載のデバイス。
20. 前記ディザが、パイプラインにおける全ての前記ステージ未満、および前記ＡＤＣの入力に最も近い少なくとも１つのステージに導入される、請求項１３に記載のデバイス。
21. 前記較正配置が、
    複数の利得の推定値に基づき、前記ＡＤＣの利得伝達関数の近似値を生成し、
    前記利得伝達関数の近似値に基づき少なくとも１つのステージの各々のステージを較正する、請求項１３に記載のデバイス。
22. 前記近似値が区分的線形近似値である、請求項２１に記載のデバイス。
23. 前記近似値が多項式近似値である、請求項２１に記載のデバイス。
24. 前記導入配置が、前記少なくとも１つのステージから選択されるステージおよび前記少なくとも１つのステージの最早のステージに先行するステージのうちの１つで、ＭＤＡＣおよびフラッシュ構成要素のうちの少なくとも１つに、追加の無作為に判定されるディザの量を導入し、
    前記較正配置が、最終のＡＤＣ出力を形成するとき前記追加のディザを考慮にいれる、請求項１３に記載のデバイス。

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