JP5875697B2 - インターリーブされたadcにおけるタイミング、利得および帯域幅ミスマッチの較正 - Google Patents
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Description
[関連出願の相互参照]
2 クロック
3 クロック
30 増幅器
150 システム
200 較正回路
210 ディザー注入回路
220 関連付け回路
230 補正回路
Claims (24)
- インターリーブされたアナログ−デジタル変換器(ADC)を較正するための方法であって、
ランダムに決定された量のディザーを、前記ADC内の選択されたチャネルにおけるフラッシュ成分および乗算型デジタル−アナログ変換器(MDAC)の少なくとも1つに注入することと、
関連付け手順を実行して、全体的なADC出力に基づき、前記チャネルを通して伝播した後に前記注入されたディザーにより経験される利得を推定することと、
少なくとも1つの追加的チャネルに対し、前記注入および前記関連付け手順を繰り返し、それぞれの少なくとも1つの追加的チャネルに対する利得を推定することと、
前記選択されたチャネルおよび前記少なくとも1つの追加的チャネルの前記推定された利得を比較して、前記選択されたチャネルとそれぞれの少なくとも1つの追加的チャネルとの間のミスマッチの程度を決定することと、
前記決定されたミスマッチの程度の関数として、少なくとも1つのチャネルを較正することと
を含み、
前記全体的なADC出力は、前記ADC内の全てのチャネル出力を組み合わせることにより形成される、方法。 - 前記較正することは、前記少なくとも1つのチャネルに対するアナログおよびデジタル調節の少なくとも1つを含む、請求項1に記載の方法。
- 前記選択されたチャネルの利得推定値と、それぞれの少なくとも1つの追加的チャネルの利得推定値との間の差を計算することにより、ミスマッチの程度を決定することをさらに含む、請求項2に記載の方法。
- 前記少なくとも1つのチャネルのクロック入力を位相シフトさせることにより、前記デジタル調節を実行することをさらに含む、請求項2に記載の方法。
- 前記少なくとも1つのチャネルにおける段階のRC時定数を変更することにより、前記デジタル調節を実行することさらに含む、請求項2に記載の方法。
- 前記RC時定数は、前記少なくとも1つのチャネルにおける静電容量を調節することにより変更される、請求項5に記載の方法。
- 前記RC時定数は、前記少なくとも1つのチャネルにおける抵抗を調節することにより変更される、請求項5に記載の方法。
- 前記少なくとも1つのチャネルの出力に適用される乗算器の値を変更することにより、前記デジタル調節を実行することをさらに含む、請求項2に記載の方法。
- 前記ディザーは、前記フラッシュ成分および前記MDAC成分の両方に同時に注入される、請求項1に記載の方法。
- 前記ミスマッチの程度が指定された閾値未満であることが決定されるまで、前記注入、前記関連付けおよび前記較正を繰り返すことをさらに含む、請求項1に記載の方法。
- ADCのサンプリング速度を変更し、前記ミスマッチの程度に対する前記サンプリング速度の変更の効果を監視することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの1つであることを特定することをさらに含む、請求項1に記載の方法。
- タイミング調節と別個に利得調節を実行し、どちらの調節が前記ミスマッチの程度に対してより大きい影響を与えたかを決定することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの1つであることを特定することをさらに含む、請求項1に記載の方法。
- インターリーブされたアナログ−デジタル変換器(ADC)を較正するためのデバイスであって、
ランダムに決定された量のディザーを、前記ADC内の選択されたチャネルにおけるフラッシュ成分および乗算型デジタル−アナログ変換器(MDAC)の少なくとも1つに注入するように構成される、注入配置と、
関連付け手順を実行して、全体的なADC出力に基づき、前記チャネルを通して伝播した後に前記注入されたディザーにより経験される利得を推定するように構成される、関連付け配置とを備え、
前記注入配置および前記関連付け配置は、少なくとも1つの追加的チャネルに対し、前記注入および前記関連付け手順を繰り返し、それぞれの少なくとも1つの追加的チャネルに対する利得を推定し、
補正配置であって、前記選択されたチャネルおよび前記少なくとも1つの追加的チャネルの前記推定された利得を比較して、前記選択されたチャネルとそれぞれの少なくとも1つの追加的チャネルとの間のミスマッチの程度を決定し、前記決定されたミスマッチの程度の関数として、少なくとも1つのチャネルを較正するように構成される、補正配置と
を備え、
前記全体的なADC出力は、前記ADC内の全てのチャネル出力を組み合わせることにより形成される、デバイス。 - 前記較正することは、前記少なくとも1つのチャネルに対するアナログおよびデジタル調節の少なくとも1つを含む、請求項13に記載のデバイス。
- 前記補正配置は、前記選択されたチャネルの利得推定値と、それぞれの少なくとも1つの追加的チャネルの利得推定値との間の差を計算することにより、前記ミスマッチの程度を決定する、請求項14に記載のデバイス。
- 前記補正配置は、前記少なくとも1つのチャネルのクロック入力を位相シフトさせることにより、前記デジタル調節を実行する、請求項14に記載のデバイス。
- 前記関連付け配置は、前記少なくとも1つのチャネルにおける段階のRC時定数を変更することにより、前記デジタル調節を実行する、請求項14に記載のデバイス。
- 前記RC時定数は、前記少なくとも1つのチャネルにおける静電容量を調節することにより変更される、請求項17に記載のデバイス。
- 前記RC時定数は、前記少なくとも1つのチャネルにおける抵抗を調節することにより変更される、請求項17に記載のデバイス。
- 前記補正配置は、前記少なくとも1つのチャネルの出力に適用される乗算器の値を変更することにより、前記デジタル調節を実行する、請求項14に記載のデバイス。
- 前記ディザーは、前記フラッシュ成分および前記MDAC成分の両方に同時に注入される、請求項13に記載のデバイス。
- 前記ミスマッチの程度が指定された閾値未満であることが決定されるまで、前記注入、前記関連付けおよび前記較正を繰り返すように構成される、請求項13に記載のデバイス。
- ADCのサンプリング速度を変更し、前記ミスマッチの程度に対する前記サンプリング速度の変更の効果を監視することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの1つであることを特定するように構成される、請求項13に記載のデバイス。
- タイミング調節と別個に利得調節を実行し、どちらの調節が前記ミスマッチの程度に対してより大きい影響を与えたかを決定することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの1つであることを特定するように構成される、請求項13に記載のデバイス。
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