TWI511466B - 使用注入隨機脈衝在交錯類比轉數位轉換器（ａｄｃ）中校準時序、増益及頻寬失配 - Google Patents

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Description

使用注入隨機脈衝在交錯類比轉數位轉換器(ADC)中校準時序、增益及頻寬失配 相關申請案交叉參考
本申請案依據35 U.S.C.§ 119(e)主張於2012年5月18日提出申請之美國臨時專利申請案第61/648,925號之權益，該申請案之內容藉此以全文引用之方式併入。
在交錯類比轉數位轉換器(ADC)中，將一類比輸入施加至連接至數個交錯通道之輸入之一共同節點。該等通道以一交錯方式操作(例如，使用兩個或兩個以上時脈來控制每一通道何時對輸入進行取樣之時序)，以使得每一通道與其他通道並行但對輸入之一不同時間樣本操作。然後，組合通道之輸出以產生一數位輸出，該數位輸出係ADC之總體輸出。通道之間的失配導致總體輸出上之誤差。
失配可分類為增益失配、時序失配、頻寬失配或偏移失配。本發明係關於用於校準前三個類型之失配之方法及裝置。存在用於處置本發明並不具體解決之偏移失配之技術。增益失配係指輸入自一特定通道之輸入至彼通道之輸出所經歷之增益之間的差。時序失配係指與一通道之既定取樣瞬間之偏差。舉例而言，若輸入係一正弦波，則時序失配致使通道之取樣電路經歷與通道本應該經歷不同之正弦波之一 部分。此本質上係一相位偏移。因此，在此申請案中可互換地使用術語時序失配與相位失配。
頻寬失配具有增益失配及時序失配兩者之態樣。頻寬係RC電路之一參數(通常在3dB點處量測)。由於一交錯ADC之每一通道中之取樣電路具有切換電容、外部電阻及取樣電容，因此可將每一通道視為受頻寬影響之一RC電路(其中RC係取樣網路之電阻乘以電容)。頻寬失配之增益部分起因於衰減受頻寬影響(衰減連同輸入信號之頻率一起增加)之事實。衰減直接導致振幅改變及因此增益改變。頻寬失配之時序部分起因於通道之RC時間常數之改變導致時序誤差(例如，在錯誤瞬間處取樣或在錯誤瞬間處輸出)之事實。
本發明提供用以在交錯ADC中校準時序、增益及頻寬失配之新的基於相關之技術。通道之間的失配可導致失真及效能降級。該等技術採用注入與進入至該ADC之取樣網路中之輸入不相關之一隨機或偽隨機信號(稱作顫動)。可將該隨機信號注入至待對輸入取樣電容進行取樣的該等交錯通道之輸入處之一共同節點中。該隨機信號可係具有一脈衝式波形(例如，一方波或一正弦波)之任何週期性信號。當注入脈衝之振幅(峰值)時，可校準增益失配及頻寬失配之振幅部分。當注入脈衝之上升邊緣或下降邊緣時，可校準時序失配及頻寬失配之相位/時序部分。然後，在每一各別通道之輸出處以數位方式量測所注入之顫動以使用最小均方(LMS)演算法(或任何其他相關演算法)來估計通道之增益。該數位增益估計(稱作一增益係數GC)表示輸入網路之時序、增益及/或頻寬之效應，且可用作通道失配之一度量。使用該估計，可在數位域中採用校正或可將誤差回饋至類比域以校正失配誤差。
該數位域中之校正涉及基於失配通道之所計算GC值而調整一失 配通道之數位輸出。舉例而言，當一第一通道與一第二通道之GC不同時，可以數位方式調整該等通道中之一者(例如，該第二通道)之輸出直至使該兩個通道之該等GC值之間的差最小化為止。
該類比域中之校正涉及調整類比組件(例如，每一通道內部之類比組件之電阻及電容)直至該等通道之該等GC值大致相同為止。
校正GC值之差導致校正(校準)增益失配、時序失配及頻寬失配。
10‧‧‧類比轉數位轉換器
20‧‧‧數位轉類比轉換器
27‧‧‧輸出信號/輸出
28‧‧‧輸出信號/輸出/通道
29‧‧‧輸出信號/輸出
30‧‧‧放大器
50‧‧‧倍增數位轉類比轉換器/顫動信號
52‧‧‧較高電壓
54‧‧‧較低電壓
55‧‧‧節點/共同節點/顫動信號
100‧‧‧通道/第一通道
110‧‧‧通道
120‧‧‧通道
150‧‧‧系統
200‧‧‧校準電路
210‧‧‧顫動注入電路
220‧‧‧相關電路
230‧‧‧校正電路
Clock1‧‧‧時脈輸入
Clock2‧‧‧時脈輸入
Clock3‧‧‧時脈輸入
T1‧‧‧取樣瞬間
T2‧‧‧取樣瞬間
T3‧‧‧取樣瞬間
T4‧‧‧取樣瞬間
V_peak‧‧‧振幅
V_edge‧‧‧電壓/理想邊緣值
V_edge1‧‧‧電壓
V_edge2‧‧‧電壓
Vin‧‧‧輸入
Vin+‧‧‧差動輸入
Vin-‧‧‧差動輸入
VO1‧‧‧類比輸出電壓
圖1展示一習用交錯ADC之一方塊圖。
圖2展示根據本發明之一例示性顫動信號之一單個脈衝。
圖3A展示相對於一例示性顫動信號之匹配通道之取樣瞬間。
圖3B展示相對於一例示性顫動信號之失配通道之取樣瞬間。
圖4展示根據本發明之用於校準時序、增益及頻寬失配之一例示性系統。
圖5展示根據本發明之用於校準時序、增益及頻寬失配之一例示性方法。
在美國專利申請案第13/596,626號中闡述由本發明提出之校準三個類型之失配之一替代方法，其中將顫動注入至並聯連接至一交錯ADC之一特定通道中(一DAC組件及/或一快速轉換器(flash)組件)之輸入取樣電容之一電容器上。然後，藉由使用ADC之總體輸出來使用LMS演算法估計彼通道之增益係數而針對彼通道以數位方式量測該顫動。此涉及計算表示在一先前取樣循環中注入之顫動與由於在一隨後取樣循環中儲存於取樣電容器上之殘餘電荷變為疊加至輸入信號之值上而在該隨後循環期間反彈至輸入中之顫動之部分之間的相關之GC值。類似於根據本發明之例示性實施例計算之GC值，使用反彈效應 計算之GC值可用作通道失配之一度量。針對待校準之每一通道重複注入及GC計算，且然後，將所計算GC值彼此進行比較以基於GC值之間的差而執行一數位或一類比校正。
美國專利申請案第13/596,626號中之校準方法依賴於將並聯電容器預充電至一指定顫動值且然後量測彼預存在電荷耗散多少。然而，此方法具有以下之一顯著缺點：若取樣持續時間過長，則並聯電容器上之電荷將降低至零，以使得不存在電壓用以增益，且因此在輸出處無法偵測到來自所注入顫動之增益。可藉由以下操作規避此問題：使用高振幅顫動以使得在並聯電容器上仍存在某些殘餘電荷(該電荷歸因於顫動)。
為避免使用高振幅顫動，本發明之實例性實施例涉及將顫動(例如，一電荷或一電壓)以施加至ADC之類比輸入信號之一脈衝式信號之形式直接注入至每一通道中之取樣電容中。該脈衝式信號可係具有一脈衝式波形之任何週期性信號。在下文所論述之例示性實施例中，該脈衝式信號係一電壓信號。然而，同樣可能使用一電流信號作為脈衝式信號。若將顫動施加至所有通道之一共同輸入點，則顫動變為疊加至類比輸入上且每一通道將對顫動連同輸入一起進行取樣。然後，可將諸如LMS演算法之一相關演算法應用於每一通道之一輸出以計算彼通道之一GC值。可比較每一通道之GC值且可使用類比或數位技術來相應地調整通道直至所有通道之GC值大致相同為止，屆時認為通道充分匹配。
圖1展示一習用交錯ADC之一方塊圖。三個通道100/110/120並聯連接至一輸入Vin。出於圖解說明目的，每一通道展示為具有一單個級。然而，應理解，可藉由管線化多個級來形成通道。然而，管線化係選用的。出於圖解說明之目的，僅展示前兩個通道及最後(第N)通道。然而，交錯ADC可具有任何數目個通道。第一通道100可包含一 ADC 10(亦稱為一「快速轉換器」)及一倍增數位轉類比轉換器(MDAC)50。MDAC 50包含一數位轉類比轉換器(DAC)20及一放大器30。將Vin輸入至ADC 10以產生至DAC 20之一數位輸入，DAC 20又將ADC 10之數位輸出轉換回成一類比信號。然後，自Vin及至放大器30之所得輸入減去DAC 20之類比輸出以產生一類比輸出電壓VO1，若通道係一經管線化通道，則類比輸出電壓VO1可用作至下一級之輸入。通道100/110/120可包含類似組件，且如同通道100，通道110及120亦可經管線化。每一通道100/110/120由一各別時脈輸入(Clock1、Clock2及Clock3)來控制從而以與ADC之其他通道交錯之一方式操作。
時脈輸入之時序組態可變化。舉例而言，可使Clock1及Clock2相位偏移，然後可將通道110(未展示)之後的下一通道連接至與Clock1同相之一時脈，以使得時脈之相位以連續方式交替。在另一實施例中，時脈中之每一者可以不同相位操作。舉例而言，如下文所闡釋，時脈可具有等距間隔開之不同相位。其他組態亦係可行的。
在所提出之技術中，將一顫動信號注入於輸入網路中且在ADC之數位輸出中進行偵測該顫動信號。經由其中通道交會之一共同點(例如，其中施加輸入Vin的圖1中之節點55)將顫動信號注入至每一通道中。以此方式，將顫動信號施加至每一通道之輸入處之快速轉換器組件。因此，可在通道之一各別取樣瞬間期間由每一通道對顫動信號連同輸入一起進行取樣。
顫動可作為一隨機化平脈衝(例如，一方波)或任何其他脈衝式波形而注入。顫動之振幅可隨機地變化(例如，在+1伏特與-1伏特之間，或在+2、+1、-1伏特與-2伏特之間)。使振幅變化不僅影響振幅，而且亦改變脈衝之斜率以及因此邊緣之上升及下降時間。
參考圖2，展示一例示性顫動信號50之一單個脈衝，其具有對應 於該脈衝之峰值之一振幅V_peak。若欲應用振幅V_peak，則在顫動信號50之值等於V_peak時(例如)使用將顫動信號50直接連接至共同節點55之一切換器來將顫動信號50連接至共同節點55。另外，相對於一通道之取樣瞬間而選擇顫動信號50之時序以使得該通道然後將在通道之各別取樣瞬間期間對V_peak連同輸入Vin一起進行取樣。達成此之一種方式係產生顫動信號50以使得其與控制對一特定通道之取樣之時脈同相。若所有通道以本質上相同之時脈操作(惟時脈相對於彼此而相位偏移除外)，則可能產生顫動信號以使得每一通道將在通道匹配時對一各別脈衝之相同部分進行取樣。因此，假定通道匹配，則隨後可回應於一隨後脈衝(未展示)之V_peak而由另一通道對V_peak進行取樣。此可無限期地持續，只要顫動信號50保持連接至共同節點55即可。當存在增益失配或頻寬失配時，失配通道將回應於對顫動進行取樣而產生不同輸出。因此，當應用振幅時，可使用通道之輸出來判定指示通道之間的增益失配及/或頻帶失配之振幅部分之GC值。
若欲應用邊緣，則產生顫動信號50以使得通道之取樣瞬間與一脈衝之一上升或下降邊緣一致。在圖2中，沿著一上升邊緣之一電壓V_edge對應於被取樣之顫動電壓(若取樣發生於一理想取樣瞬間T0處)。當通道失配時，取樣瞬間可變化。舉例而言，若取樣瞬間係T1，則對一較低電壓54進行取樣，而若取樣瞬間係T2，則對一較高電壓52進行取樣。不同於振幅，上升邊緣或下降邊緣之持續改變之性質使得邊緣對時序誤差(例如，相移)更加敏感，此乃因甚至取樣瞬間之一小的差異亦將導致對實質上不同顫動值進行取樣，如圖2中所展示。因此，當應用一上升邊緣或下降邊緣時，可使用通道之輸出來判定指示通道之間的時序失配及頻寬失配之相位部分之GC值。
圖3A及圖3B更加清晰地圖解說明兩個通道之間的時序失配之效應。在此實例中，兩個通道使用本質上相同時脈之不同相位來控制其 各別取樣瞬間。理想地，相位應係等距的以使得通道應全部對相同邊緣或相同振幅進行取樣。舉例而言，若存在僅兩個通道，則兩個通道之時脈之間的相位差係180度。若存在三個通道，則相位差係120度，等等。因此，此等時脈之間的相位差取決於交錯之通道之數目。然而，時序失配改變相位之相對間距，以使得通道將對不同邊緣振幅進行取樣。在圖3A中，通道相對於彼此匹配，且一第一通道在取樣瞬間T1及T3期間對V_edge進行取樣，而一第二通道在取樣瞬間T2及T4期間對V_edge進行取樣。在圖3B中，兩個通道失配，以使得第一通道在取樣瞬間T1及T3期間對V_edge1進行取樣，而第二通道在取樣瞬間T2及T4期間對V_edge2進行取樣。
圖4展示根據本發明之用於校準時序、增益及頻寬失配之一例示性系統150之一方塊圖。除一校準電路200之外，系統150亦可包含來自圖1之交錯ADC。校準電路200可包含一顫動注入電路210、一相關電路220及一校正電路230。每一通道展示為連接至一對差動輸入Vin+及Vin-。已省略用於產生顫動信號之電路。然而，熟習此項技術者將理解如何使用諸如一數控振盪器等習用電路元件來產生一適合顫動信號。
顫動注入電路210可包含用於產生顫動並將其注入至在彼處施加輸入Vinl+或Vinl-之共同節點中之一電路配置。顫動注入電路210隨機地或偽隨機地判定顫動信號之振幅以確保顫動與輸入不相關。顫動注入電路210可控制顫動信號之相位偏移以使得一振幅或一邊緣由通道中之每一者進行取樣。舉例而言，顫動注入電路210可將脈衝之邊緣設定為充分長以保證對該等邊緣進行取樣。此可藉由調整脈衝之上升時間或下降時間來執行。類似地，顫動注入電路210可(例如)藉由調整脈衝之寬度來控制振幅之一持續時間以確保每一脈衝之一振幅由每一各別通道進行取樣。
校準電路200可包含用於處理來自通道之輸出信號27至29之一相關電路220。輸出27至29中之每一者對應於一各別通道之輸出。在此實例中，輸出27係通道100之輸出，輸出28係通道110之輸出，而輸出29則係通道120之輸出。輸出27至29可係數位輸出，其中之每一者係藉由組合一各別通道中之快速轉換器之數位輸出來獲得。可組合所有通道之輸出來產生ADC之一總體輸出。此可(舉例而言)使用位於校準電路200中之適當電路來執行。另一選擇係，組合電路可位於校準電路200外部。
相關電路220可獲得每一通道之輸出且使顫動(例如，振幅V_peak或理想邊緣值V_edge)與每一通道之輸出相關。該相關可使用任何統計相關技術來執行。在一項實施例中，所使用之相關技術係LMS演算法。應用一LMS演算法，相關電路220可使顫動與輸入Vinl+或Vinl-以數位方式分離(解除相關)以獲得對顫動在傳播經過每一通道之後所經歷之增益之一估計。以下LMS演算法係例示性的：
Gc(k) 係來自樣本k 之顫動係數，μ 係演算法步長大小，Vd k 係所注入之顫動(例如，V_edge或V_peak)，且Vin k 係由針對其計算GC(k) 之一特定通道之輸出表示的ADC之電流輸入(或數位輸出)之部分，且包含回應於經顫動修改之輸入而產生之資訊。舉例而言，Vin k 可係圖2中之輸出27至29中之任一者。若欲針對通道100計算GC，則輸出27可係在於已回應於對輸入Vin連同一顫動邊緣或一顫動振幅一起進行取樣而產生輸出27之後的一適當時間處獲得。
校正電路230可基於所估計增益來執行類比及/或數位校正。當多個通道失配時，可選擇一個通道作為一參考通道且剩餘通道經調整以匹配該參考通道。參考通道之選擇可係任意的且可指定任一通道作為參考通道。舉例而言，可選擇最小編號通道，可選擇最大編號通道， 或可隨機地選擇一通道。
數位校正可藉由調整一個通道之數位輸出來執行以使得該通道之增益/時序/頻寬特性匹配另一通道之特性。該等通道無需確切地匹配，只要校正之後剩餘的失配足夠小以使得總體ADC輸出相當準確即可。執行數位校正之一種方式係遞增應用於一特定通道之輸出之一乘數項。為獲得數位校正，與除參考通道外之所有通道相關聯之乘數可經修改以消除其各別GC值與參考通道之間的偏差。舉例而言，若通道1之GC小於通道2之GC，則參考通道可係通道2且可增加通道1之乘數同時使通道2之乘數保持相同。另一選擇係，可減少通道2之乘數同時使通道1之乘數保持相同或僅稍微增加通道1之乘數。
另一方式係迫使一失配通道之GC與參考通道相同。舉例而言，若通道1與通道2失配，則通道2之輸出可乘以GC1/GC2，從而使GC1不變。此與將一第一數位校正項(1減去GC2)應用至通道2以約去GC2然後將GC1作為一第二校正項相加至通道2本質上相同。此一校正將減小增益失配但不減小時序失配。
可使用一回饋環路調整RC組件(例如，每一通道中之可調整電阻或電容)來達成類比域中之校正。可調整之一個RC組件可係連接至取樣時脈之一切換器(例如，一MOS電晶體)。此切換器之電阻可藉由改變其輸入電壓來調整。亦可使用類比回饋來調整任何一特定通道之取樣時脈之時序。舉例而言，可使一失配通道之取樣時脈向左或向右相移直至其與其他通道之取樣時脈對準為止。
類比校正可涉及反覆地改變被調整之通道中之一或多個級之電路參數直至由校正電路320判定之兩個通道之間的失配充分減小為止。舉例而言，可使對通道1之時脈輸入之時序向左或向右相移直至通道1之GC匹配通道2之GC為止。移位之方向取決於誤差之極性，例如，通道1之GC與通道2之GC之間的差之正負號。舉例而言，可回應 於一負誤差而使用一左移位來增加通道1之GC，此乃因一負號指示通道1GC小於通道2GC。每當計算出一新GC差時可執行校正且當GC差低於某一預定義臨限值時可終止校正。
另一選擇係，可藉由改變取樣時脈之電壓位準或位於失配通道中之一或多個級之MDAC中之取樣切換器(上文所提及之MOS電晶體)之DC偏壓來達成時序調整。取樣瞬間可發生於形成取樣切換器之電晶體裝置之閘極至源極電壓(Vgs)下降為低於該裝置之臨限值時。若調整閘極電壓(其係取樣時脈位準)或源極電壓(其係由取樣切換器之DC偏壓來設定)，則取樣瞬間將改變。
可將其他電路參數用於類比校正，包含調整失配通道中之一或多個級中之RC組件。舉例而言，一選定級中之切換器之電阻可係藉由包含與切換器串聯之一可調整電晶體或藉由使得切換器之電阻自身可調整來調整。作為調整電阻之一替代方案，取樣電容器可係可調整的且其電容值經調整以更改該級之RC時間常數直至使GC差最小化(若通道1之GC較大，則此意指存在較少信號衰減且因此通道1具有一較大RC時間常數，然後可藉由(例如)降低通道1之一或多個選定級中之電阻或電容來減小該較大RC時間常數)。
除上文所論述之校正技術之外，亦可執行其他類型之類比或數位校正。舉例而言，對增益失配之類比校正可係藉由調整電容器值來達成，但因此可改變時序及頻寬。對時序失配之數位校正可藉由在由不同通道進行取樣之信號之間內插以估計校正值而係可行的。舉例而言，若正調整通道100，則可內插由通道110進行取樣之值以基於Clock 1與Clock2之間的相位差且基於由GC差指示之時序失配程度來估計應由通道100對何值進行取樣，且然後依據由通道100進行取樣之實際值與所估計值之間的差來調整該實際值。
圖5展示根據本發明之用於校準時序、增益及頻寬失配之一例示 性方法400。方法400可連同圖4中之系統一起使用且以步驟410開始，在步驟410處產生顫動(其係一隨機或偽隨機值)作為一脈衝式信號並在一適合時間處將其施加至在彼處亦施加輸入Vin之共同節點。如上文所闡釋，可控制顫動信號之脈衝特性(例如，上升或下降時間及脈衝寬度)及相位偏移以使得由通道中之每一者對一振幅或一邊緣進行取樣。
在412處，藉由將顫動值及各別通道之輸出應用於一相關演算法而針對每一通道計算一GC值。
在414處，將通道之GC值彼此進行比較，且若GC值充分不同，則判定該等通道失配。舉例而言，若一第一通道與一第二通道之GC值之間的差大於一臨限差值，則可認為第一通道與第二通道彼此失配。然後，可比較該等失配通道中之至少一者之GC值與一其他通道之GC值以判定是否有必要調整通道中之一或多者。舉例而言，若第一通道之GC值接近於一第三通道之GC值，則可調整第二通道以更加緊密地匹配第一通道及第三通道。
在416處，使用類比及/或數位技術來調整至少一個通道以使得針對該至少一個通道而計算之一隨後GC值更緊密地匹配剩餘通道之GC值。可(例如)使用試誤法單獨地執行增益及時序調整以判定哪一者具有一較佳失配減小效應。調整程度可依據失配程度而變化，例如，較大GC差可需要較大調整。可重複步驟410至416直至所有通道之GC值大致相同為止，屆時認為該等通道充分匹配。
在前述說明書中，已參考本發明之特定實例性實施例闡述了本發明。然而，顯而易見，可在不背離如隨附專利申請範圍中所陳述之本發明之較廣義精神及範疇之情況下對本發明做出各種修改及改變。舉例而言，可孤立地或一起使用邊緣注入及振幅注入。在一項實施例中，可使用一第一顫動信號之振幅來執行一初始校準以執行一增益調 整。此初始校準可後續接著使用一第二顫動信號之邊緣之一額外校準以執行一時序調整。可同時施加兩個顫動信號，以使得第一顫動信號注入其振幅而第二顫動信號注入其邊緣。用於邊緣及振幅之取樣瞬間可甚至相同。兩個顫動信號亦可以一交替方式週期性地或以一隨機方式(亦即，在峰值脈衝信號與邊緣脈衝信號之間隨機地切換)注入。由於校準電路控制注入之時序，因此其知曉在通道之輸出處有何所期望的。因此，可注入邊緣或脈衝，只要脈衝振幅自身係實質上隨機的即可。
本文中所闡述之實施例可以各種組合彼此組合。因此，應將本說明書及圖式視為一說明性意義而非限制性意義。
27‧‧‧輸出信號/輸出
28‧‧‧輸出信號/輸出/通道
29‧‧‧輸出信號/輸出
100‧‧‧通道/第一通道
110‧‧‧通道
120‧‧‧通道
150‧‧‧系統
200‧‧‧校準電路
210‧‧‧顫動注入電路
220‧‧‧相關電路
230‧‧‧校正電路
Vin+‧‧‧差動輸入
Vin-‧‧‧差動輸入

Claims (22)

  1. 一種用於校準一交錯類比轉數位轉換器(ADC)之方法，其包括：將一脈衝式實質上隨機信號注入至該ADC中之複數個通道中；在注入該實質上隨機信號之後，針對每一通道判定指示該所注入實質上隨機信號與該各別通道之一輸出之間的一相關程度的一增益相關值；比較該等增益相關值以判定該等通道之間的一失配程度；及依據該所判定失配程度來校準該等通道中之至少一者。
  2. 如請求項1之方法，其中將該實質上隨機信號注入至該ADC之一類比輸入上，該類比輸入形成至該複數個通道中之每一者之一輸入。
  3. 如請求項1之方法，其中該校準包含：對該至少一個通道之一類比調整及一數位調整中之至少一者。
  4. 如請求項3之方法，其進一步包括：藉由使該至少一個通道之一時脈輸入相移來執行該調整。
  5. 如請求項3之方法，其進一步包括：藉由改變該至少一個通道中之一級之一RC時間常數來執行該調整。
  6. 如請求項5之方法，其中藉由調整該至少一個通道中之一電容來改變該RC時間常數。
  7. 如請求項5之方法，其中藉由調整該至少一個通道中之一電阻來改變該RC時間常數。
  8. 如請求項3之方法，其進一步包括：藉由改變應用至該至少一個通道之一輸出之一乘數之一值來 執行該調整。
  9. 如請求項1之方法，其進一步包括：藉由計算該至少一個通道之該增益相關值與至少一個額外通道之該增益相關值之間的一差來判定該失配程度。
  10. 如請求項1之方法，其進一步包括：控制該實質上隨機信號之一時序以使得該複數個通道中之每一者對該實質上隨機信號之一各別脈衝之一振幅進行取樣。
  11. 如請求項1之方法，其進一步包括：控制該實質上隨機信號之一時序以使得該複數個通道中之每一者對該實質上隨機信號之一各別脈衝之一邊緣進行取樣。
  12. 如請求項1之方法，其中該實質上隨機信號係注入至該複數個通道之一共同輸入點中。
  13. 一種用於校準一交錯類比轉數位轉換器(ADC)之裝置，其包括：一注入配置，其經組態以將一脈衝式實質上隨機信號注入至該ADC中之複數個通道中；一相關配置，其經組態以在注入該實質上隨機信號之後針對每一通道判定指示該所注入實質上隨機信號與該各別通道之一輸出之間的一相關程度之一增益相關值；及一校正配置，其經組態以：比較該等增益相關值以判定該等通道之間的一失配程度；且依據該所判定之失配程度來校準該等通道中之至少一者。
  14. 如請求項13之裝置，其中該注入配置將該實質上隨機信號注入至該ADC之一類比輸入上，該類比輸入形成至該複數個通道中之每一者之一輸入。
  15. 如請求項13之裝置，其中該校準包含：對該至少一個通道之一類比調整及一數位調整中之至少一者。
  16. 如請求項15之裝置，其中該校正配置藉由使該至少一個通道之一時脈輸入相移來執行該調整。
  17. 如請求項15之裝置，其中該校正配置藉由改變該至少一個通道中之一級之一RC時間常數來執行該調整。
  18. 如請求項15之裝置，其中該校正配置藉由改變應用至該至少一個通道之一輸出之一乘數之一值來執行該調整。
  19. 如請求項13之裝置，其中該校正配置藉由計算該至少一個通道之該增益相關值與至少一個額外通道之該增益相關值之間的一差來判定該失配程度。
  20. 如請求項13之裝置，其中該注入配置控制該實質上隨機信號之一時序以使得該複數個通道中之每一者對該實質上隨機信號之一各別脈衝之一振幅進行取樣。
  21. 如請求項13之裝置，其中該注入配置控制該實質上隨機信號之一時序以使得該複數個通道中之每一者對該實質上隨機信號之一各別脈衝之一邊緣進行取樣。
  22. 如請求項13之裝置，其中該注入配置將該實質上隨機信號注入至該複數個通道之一共同輸入點中。
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