JP5786008B2 - 液晶表示装置、表示モジュール及び電子機器 - Google Patents

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Description

本発明は、表示装置または半導体装置に関するものである。さらに、その表示装置を表示
部に有する電子機器に関する。
液晶表示装置は、陰極線管（ＣＲＴ）を用いた表示装置に比べて、薄く、軽くすることか
でき、さらに、消費電力が小さい等の利点を有する。その上、液晶表示装置は、表示部の
対角長が数インチ程度の小型のものから、１００インチを超える大型のものまで、幅広く
適用することができるため、携帯電話機、スチルカメラ、ビデオカメラ、テレビ受像機等
、様々な電子機器の表示装置として広く用いられている。
液晶表示装置は、このように汎用性に優れる一方で、ＣＲＴ等の他の表示装置に比べて画
質が低いという問題を有している。その原因としては、表示の視野角依存性が大きく、斜
めから見たときに画質が低下する点、バックライトの光が漏れることにより、コントラス
ト比が低い点、応答速度が遅く、動画表示の品質が低い点、等が挙げられる。
しかしながら、近年、新たな液晶モードの開発による画質の改善が進んでいる。従来から
用いられてきたＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードに代わり、視野角特性に
優れたＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードおよびＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、コントラスト比の高いＶＡ（Ｖｅｒｔ
ｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、応答速度が速く、動画表示の品質が高いＯＣＢ
（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、等
、様々な液晶モードが開発され、実用化されている。
ここで、ＶＡモードの液晶表示装置は、コントラスト比を高くしやすいが、表示の視野角
依存性が依然として大きいという問題があった。そのため、画素を複数の領域（ドメイン
）に分割し、それぞれのドメインで液晶の配向を変えることで視野角を広げることを実現
したＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ ＶＡ）モードおよびＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ ＶＡ）モードが開発された。しかしながら、このようなマルチドメイン方式を用いて
も、未だ十分な視野角特性とはいえなかった。
そこで、特許文献１には、画素を複数のサブ画素に分割し、サブ画素ごとに異なる信号電
圧を加えることによって、表示の視野角依存性を平均化し、視野角を拡大する方法が提案
されている。
特開２００３‐２９５１６０号公報
特許文献１に公開されている方法は、画素を二つのサブ画素に分割し、それぞれのサブ画
素に異なる信号電圧を供給する構成であるため、二つのサブ画素に信号電圧を供給する信
号線（データ線またはソース線とも記す）が別個に必要となる。さらに、それぞれの信号
線を駆動する信号線ドライバ（データドライバまたはソースドライバとも記す）も必要と
なるため、回路規模が増大し、製造コストおよび消費電力が増大してしまうといった問題
があった。
さらに、近年、液晶表示装置に用いられる液晶パネルの高精細化が進み、テレビ受像機向
けの大型液晶パネルのみならず、携帯電話等向けの中小型液晶パネルにおいても、より高
精細なものが求められるようになってきている。特許文献１に公開されているように、複
数のサブ画素にそれぞれ信号電圧を供給する方法で視野角特性を改善する方法は、それだ
けで回路規模を増大させ、高速な回路を必要とするので、このような高精細化の流れにお
いて不利になってしまうという問題もあった。
さらに、液晶表示装置の画質を向上させるためには、視野角拡大だけではなく、動画表示
時の画質向上、コントラスト比の増大等も同様に実現していかなければならない。このよ
うに、液晶表示装置が持つ諸特性のうち一つだけ向上するだけでは足りず、いずれの特性
も同時に高い水準で向上していくことが、液晶表示装置の画質を全体的に向上させるため
に必要である。さらに、液晶表示装置の表示性能を向上させることと共に、機器の消費電
力を低減することも重要である。機器の消費電力を低減すれば、発熱を抑えられることか
ら機器の安定な動作や安全性の確保が実現できる。さらに、資源枯渇対策や地球温暖化防
止の観点からも、消費電力を低減することは重要である。
本発明は、このような問題を鑑みてなされたものであり、視野角が拡大された表示装置お
よびその駆動方法を提供することを課題とする。または、静止画および動画表示時の画質
が向上された表示装置およびその駆動方法を提供することを課題とする。または、コント
ラスト比の向上した表示装置およびその駆動方法を提供することを課題とする。または、
ちらつきのない表示装置およびその駆動方法を提供することを課題とする。または、応答
速度が向上された表示装置およびその駆動方法を提供することを課題とする。または、消
費電力が低減された表示装置およびその駆動方法を提供することを課題とする。または、
製造コストが低減された表示装置およびその駆動方法を提供することを課題とする。
本発明は、上記課題を解決するために、案出されたものである。具体的には、複数のスイ
ッチによって導通状態を変化させることのできる回路を設け、複数のサブ画素および容量
素子内の電荷を相互に移動させることによって、外部から複数回の電圧の印加を行なうこ
となく、複数のサブ画素に所望の電圧を印加するものである。さらに、電荷の移動に伴い
、各サブ画素に黒を表示させる期間を設けるものである。
本発明の液晶表示装置の一は、第１の液晶素子と、第２の液晶素子と、容量素子と、第１
の液晶素子または第２の液晶素子と、第１の配線と、を導通させることにより、第１の液
晶素子及び容量素子、または第２の液晶素子及び容量素子に、第１の電圧を印加する機能
と、第１の液晶素子と容量素子とを導通状態、且つ第２の液晶素子と容量素子とを非導通
状態とする第１の状態と、第１の液晶素子と容量素子とを非導通状態、且つ第２の液晶素
子と容量素子とを導通状態とする第２の状態と、を切り替える機能と、第１の液晶素子、
第２の液晶素子、及び容量素子と、第２の配線と、を導通させることにより、第１の液晶
素子、第２の液晶素子、及び容量素子に第２の電圧を印加する機能と、を有する回路を含
む画素が複数設けられていることを特徴とする。
また別の本発明の液晶表示装置の一は、第１の液晶素子と、第２の液晶素子と、容量素子
と、第１の液晶素子及び第２の液晶素子と、第１の配線と、を導通させることにより、第
１の液晶素子及び第２の液晶素子に、第１の電圧を印加する機能と、第１の液晶素子と容
量素子とを導通状態、且つ第２の液晶素子と容量素子とを非導通状態とする第１の状態と
、第１の液晶素子と容量素子とを非導通状態、且つ第２の液晶素子と容量素子とを導通状
態とする第２の状態と、を切り替える機能と、第１の液晶素子、第２の液晶素子、及び容
量素子と、第２の配線と、を導通させることにより、第１の液晶素子、第２の液晶素子、
及び容量素子に第２の電圧を印加する機能と、を有する回路と、を含む画素が複数設けら
れていることを特徴とする。
また別の本発明の液晶表示装置の一は、第１の液晶素子と、第２の液晶素子と、容量素子
と、第１の液晶素子、第２の液晶素子、及び容量素子と、第１の配線と、を導通させるこ
とにより、第１の液晶素子、第２の液晶素子、及び容量素子に、第１の電圧を印加する機
能と、第１の液晶素子と容量素子とを導通状態、且つ第２の液晶素子と容量素子とを非導
通状態とする第１の状態と、第１の液晶素子と容量素子とを非導通状態、且つ第２の液晶
素子と容量素子とを導通状態とする第２の状態と、を切り替える機能と、容量素子と、第
２の配線と、を導通させることにより、容量素子に第２の電圧を印加する機能と、を有す
る回路と、を含む画素が複数設けられていることを特徴とする。
また別の本発明の液晶表示装置の一は、第１の液晶素子と、第２の液晶素子と、一方の端
子が第２の配線に電気的に接続された第１のスイッチと、容量素子と、一方の端子が第１
のスイッチの他方の端子及び容量素子に電気的に接続され、他方の端子が第１の液晶素子
に電気的に接続された第２のスイッチと、一方の端子が第１のスイッチの他方の端子及び
容量素子に電気的に接続され、他方の端子が第２の液晶素子に電気的に接続された第３の
スイッチと、一方の端子が第１のスイッチの他方の端子及び容量素子に電気的に接続され
、他方の端子が第１の配線に電気的に接続された第４のスイッチと、を有する画素が複数
設けられていることを特徴とする。
また別の本発明の液晶表示装置の一は、第１の液晶素子と、第２の液晶素子と、一方の端
子が第２の配線に電気的に接続された第１のスイッチと、容量素子と、一方の端子が第１
のスイッチの他方の端子及び容量素子に電気的に接続され、他方の端子が第１の液晶素子
に電気的に接続された第２のスイッチと、一方の端子が第１のスイッチの他方の端子及び
容量素子に電気的に接続され、他方の端子が第２の液晶素子に電気的に接続された第３の
スイッチと、一方の端子が第１のスイッチの他方の端子及び容量素子に電気的に接続され
、他方の端子が第１の配線に電気的に接続された第４のスイッチと、を含む複数の画素を
有し、第１の液晶素子及び第２の液晶素子を駆動するための電圧の印加状態を制御する信
号により第１のスイッチを制御する第１の走査線と、容量素子と第１の液晶素子との電気
的接続を制御する信号により第２のスイッチを制御する第２の走査線と、容量素子と第２
の液晶素子との電気的接続を制御する信号により第３のスイッチを制御する第３の走査線
と、容量素子と第１の配線との電気的接続を制御する信号により第４のスイッチを制御す
る第４の走査線と、が設けられていることを特徴とする。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイ
ッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく
、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポ
ーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、
ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、サイリスタなどを用
いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いること
が出来る。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。特に、ＡとＢとが電気的に接続されている場合には、
ＡとＢとの間に何らかの電気的作用を有する対象物が存在する場合も含むものとする。こ
こで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接
続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって
、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、
微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどに代表される非
単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴ
を用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で
製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装
置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装
置を製造できるため、低コストで製造できる。さらに、製造温度が低いため、耐熱性の弱
い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造で
きる。そして、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制
御することが出来る。あるいは、トランジスタの膜厚が薄いため、トランジスタを構成す
る膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができ
る。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ
などの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合
物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。
これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能
となる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接ト
ランジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を
、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来
る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性を
有する電極として用いることができる。さらに、それらをトランジスタと同時に成膜又は
形成できるため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出
来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することがで
きる。マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタ
のレイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がないので
、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、
全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コスト
にできる。
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例と
しては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する
。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場
合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるも
のとする。なお、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外
の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。
あるいは、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色
などを一色以上追加することも可能である。あるいは、例えば、ＲＧＢの中の少なくとも
一色に類似した色を、ＲＧＢに追加することも可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２
としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。同
様に、Ｒ１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることによ
り、より実物に近い表示を行うことができる。このような色要素を用いることにより、消
費電力を低減することが出来る。別の例としては、一つの色要素について、複数の領域を
用いて明るさを制御する場合は、その領域一つ分を一画素とすることも可能である。よっ
て、一例として、面積階調を行う場合または副画素（サブ画素）を有している場合、一つ
の色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するが、明る
さを制御する領域の一つ分を一画素とすることも可能である。よって、その場合は、一つ
の色要素は、複数の画素で構成されることとなる。あるいは、明るさを制御する領域が一
つの色要素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい
。よって、その場合は、一つの色要素は、一つの画素で構成されることとなる。あるいは
、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表
示に寄与する領域の大きさが異なっている場合がある。あるいは、一つの色要素につき複
数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるように
して、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領
域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶
分子に加わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出
来る。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と
考える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素に
つき、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
なお、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマ
トリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上
に並んで配置されている場合、又はギザギザな線上に配置されている場合を含む。よって
、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置
されている場合、又は三つの色要素のドットがデルタ配置されている場合も含む。さらに
、ベイヤー配置されている場合も含む。なお、色要素は、三色に限定されず、それ以上で
もよく、例えば、ＲＧＢＷ（Ｗは白）、又はＲＧＢに、イエロー、シアン、マゼンタなど
を一色以上追加したものなどがある。なお、色要素のドット毎にその表示領域の大きさが
異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることが
できる。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソ
ースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特
許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と
表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査
信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極
とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている
部分の導電膜のことを言う。なお、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域またはソース領域（またはドレイン領域）と、ゲート絶縁膜を
介してオーバーラップしている場合もある。ゲート配線とは、各トランジスタのゲート電
極の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又
はゲート電極と別の配線とを接続するための配線のことを言う。
なお、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線など）または、ゲート
電極と電気的に接続されている部分（領域、導電膜、配線など）について、その一部分の
ことを言う。
なお、ある配線を、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと
呼ぶ場合、その配線にトランジスタのゲートが接続されていない場合もある。この場合、
ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線は、トランジスタのゲートと
同じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線またはトラ
ンジスタのゲートと同時に成膜された配線を意味している場合がある。例としては、保持
容量用配線、電源線、基準電位供給配線などがある。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、
データ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを
言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素
など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純
物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、
ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソ
ース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トラ
ンジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続
するための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接
続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ある配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線な
どと呼ぶ場合、その配線にトランジスタのソース（ドレイン）が接続されていない場合も
ある。この場合、ソース配線、ソース線、ソース信号線、データ線、データ信号線は、ト
ランジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ド
レイン）と同じ材料で形成された配線またはトランジスタのソース（ドレイン）と同時に
成膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準
電位供給配線などがある。
なお、ドレインについては、ソースと同様である。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含
む回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置
全般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置
と言う。
なお、表示素子とは、光学変調素子、液晶素子、発光素子、ＥＬ素子（有機ＥＬ素子、
無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、電気泳動素子、放
電素子、光反射素子、光回折素子、デジタルマイクロミラーデバイス（ＤＭＤ）、などの
ことを言う。ただし、これに限定されない。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素
子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周
辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の
画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプ
などによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）
で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良
い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタな
どが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、
表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチ
ップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配
線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの
光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、
光センサなどを含んでいても良い。
なお照明装置は、導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷
陰極管など）、冷却装置（水冷式、空冷式）などを含んでいても良い。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、
直視型、投写型、透過型、反射型、半透過型などがある。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
本発明にかかる液晶表示装置およびその駆動方法は、視野角を拡大するために一つの画素
を複数のサブ画素に分割し、サブ画素ごとに異なる信号電圧を加えることによって視野角
を拡大する方法を用いた場合でも、サブ画素の駆動のための回路規模の増大または回路の
駆動速度の増大等を引き起こすことがない。その結果、消費電力の低減および製造コスト
の低減を実現できる。さらに、正確な信号をそれぞれのサブ画素に入力することができる
ため、静止画表示時の画質を向上できる。さらに、特別な回路の追加および構成変更をす
ることなく、黒画像を任意のタイミングで表示することができるので、動画表示時の画質
を向上できる。
さらに、本発明にかかる液晶表示装置およびその駆動方法は、黒画像を表示する期間を設
けることによってコントラスト比を向上させることができ、黒画像を表示する期間を短く
することによって表示のちらつきを低減することができ、オーバードライブによって表示
の応答速度を向上させることができる。さらに、液晶パネルの駆動回路の駆動周波数を小
さくすることができるので、消費電力を低減させることができる。
本発明における第１の回路１０の導通状態を説明する図。 本発明における第１の回路１０の導通状態を説明する図。 本発明における第１の回路１０の導通状態を説明する図。 本発明における第１の回路１０の導通状態を説明する図。 本発明における第１の回路１０の導通状態を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の具体例を説明する図。 本発明における画素回路の具体例を説明する図。 本発明における画素回路の具体例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における画素回路の回路例を説明する図。 本発明における周辺駆動回路の作製例を説明する図。 本発明における半導体素子の作製例を説明する図。 本発明における半導体素子の作製例を説明する図。 本発明における半導体素子の作製例を説明する図。 本発明における電子機器を説明する図。
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる
態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実
施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
＜動作と画素構成例＞
まず、上記課題を解決するために画素回路が有するべき動作と、それを実現する画素構成
例について説明する。上記課題を解決するために画素回路が有するべき動作は、主として
次の２つが挙げられる。すなわち、（動作Ａ）１回の書き込みによって、画素が有する複
数のサブ画素にそれぞれ異なる電圧を書き込む動作、（動作Ｂ）１フレーム期間内におい
て、全てのサブ画素が黒表示となる期間を設ける動作、である。動作Ａを実現することに
よって、サブ画素の駆動のための回路規模の増大または回路の駆動速度の増大等を引き起
こすことなく、視野角を拡大することができる。さらに、動作Ａを実現しつつ動作Ｂも実
現することによって、視野角が広く、消費電力が小さく、かつ、動画表示時の画質が向上
される。このように、液晶表示装置が持つ諸特性のうち一つだけ向上するだけではなく、
複数の特性を同時に高い水準で向上していくことが、液晶表示装置の画質を全体的に向上
させる上で非常に有効である。なお、動作Ｂについて、全てのサブ画素が黒表示となる期
間の長さを変えることができるようにすれば、液晶表示装置に様々な動画を表示させる場
合に、それぞれの動画の特性に最適な画質を提供することができるため、好ましい。
上記動作を実現する画素構成例として、第１の画素構成を図１（Ａ）に示す。第１の画素
構成は、第１の配線１１と第２の配線１２に電気的に接続された第１の回路１０と、第１
の回路１０に電気的に接続された第１の液晶素子３１と、第１の回路１０に電気的に接続
された第２の液晶素子３２と、第１の回路１０に電気的に接続された第１の容量素子５０
と、を有するものである。
ここで、第１の容量素子５０が有する２つの電極のうち、第１の回路１０と電気的に接続
されている方とは別の電極は、第３の配線１３に電気的に接続されている。そして、第１
の容量素子５０と第３の配線１３を合わせて、第２の回路６０とする。
さらに、第１の液晶素子３１が有する２つの電極のうち、第１の回路１０と電気的に接続
されている方の電極を第１の画素電極、他方の電極を第１の共通電極と呼ぶこととする。
そして、第１の共通電極は、第４の配線２１と電気的に接続されているとする。ただし、
これに限定されず、他の配線と電気的に接続されていてもよい。さらに、第１の液晶素子
３１と第４の配線２１を合わせて、第１のサブ画素４１とする。
同様に、第２の液晶素子３２が有する２つの電極のうち、第１の回路１０と電気的に接続
されている方の電極を第２の画素電極、他方の電極を第２の共通電極と呼ぶこととする。
そして、第２の共通電極は、第５の配線２２と電気的に接続されているとする。ただし、
これに限定されず、他の配線と電気的に接続されていてもよい。さらに、第２の液晶素子
３２および第５の配線２２を合わせて、第２のサブ画素４２とする。
なお、第１の画素構成における回路が有する第１乃至第５の配線を、それぞれが有する役
割から区別すると、次のようになっている。第１の配線１１は、リセット電圧Ｖ１が加え
られるリセット線としての機能を有することができる。第２の配線１２は、データ電圧Ｖ
２が加えられるデータ線としての機能を有することができる。第３の配線１３は、第１の
容量素子５０に加えられる電圧を制御するためのコモン線としての機能を有することがで
きる。第４の配線２１は、第１の液晶素子３１に加えられる電圧を制御するための液晶共
通電極としての機能を有することができる。第５の配線２２は、第２の液晶素子３２に加
えられる電圧を制御するための液晶共通電極としての機能を有することができる。
ただし、これに限定されず、各配線は様々な役割を有することができる。特に、同じ電圧
を加えるための配線同士は、互いに電気的に接続された、共通の配線とすることができる
。共通の配線とすることで、回路における配線の面積を低減することができるので、開口
率を向上させることができ、その結果、消費電力を低減することができる。
＜第１の画素構成と機能（１）＞
次に、上述した動作Ａおよび動作Ｂを、第１の画素構成によって実現するために、第１の
回路１０が有するべき機能について詳細に説明する。ここで、第１の配線１１には第１の
電圧Ｖ１が加えられているとし、第２の配線１２には第２の電圧Ｖ２が加えられていると
し、第３の配線１３には第３の電圧Ｖ３が加えられているとし、第４の配線２１には第４
の電圧Ｖ４が加えられているとし、第５の配線２２には第５の電圧Ｖ５が加えられている
とする。
第１の回路１０は、第１の回路１０に電気的に接続された第１の配線１１、第２の配線１
２、第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０の導通状態を制
御する複数のスイッチによって構成されている。そして、第１の回路１０が有するべき機
能とは、上述した動作Ａおよび動作Ｂを実現するために必要となる導通状態を、順序だて
てとることができる機能である。
＜第１の導通状態（リセット）＞
第１の画素構成の機能（１）における第１の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）に
加えられている電圧を初期状態の電圧（リセット電圧とも記す）に戻すものである。その
ため、この状態をリセット状態とも呼ぶ。
第１の回路１０をリセット状態とするには、第１の回路１０を、次のような導通状態とす
ることで実現できる。すなわち、第１の液晶素子３１、第２の液晶素子３２および第１の
容量素子５０と、第１の配線１１を、互いに導通状態とする。この状態を表す模式図を、
図１（Ｂ）に示す。このような導通状態とすることで、第１の液晶素子３１、第２の液晶
素子３２および第１の容量素子５０に、第１の電圧Ｖ１を加えることができる。つまり、
第１の電圧Ｖ１とは、リセット電圧のことである。ここで、第１の電圧Ｖ１は、第１の液
晶素子３１および第２の液晶素子３２が黒表示となる電圧であることが好ましい。たとえ
ば、第１の液晶素子３１および第２の液晶素子３２がノーマリーブラックの性質を持つな
らば、第１の電圧は、０Ｖから液晶の閾値電圧（透過率が上昇し始める電圧）までとする
ことが好ましい。一方、第１の液晶素子３１および第２の液晶素子３２がノーマリーホワ
イトの性質を持つならば、第１の電圧Ｖ１は、液晶の飽和電圧（透過率が下降し終わる電
圧）以上とすることが好ましい。
なお、液晶にかかる電圧は、第１の電圧Ｖ１と、第４の電圧Ｖ４または第５の電圧Ｖ５と
の差となることに注意が必要である。たとえば、第１の液晶素子に０Ｖを加える場合、第
４の電圧Ｖ４または第５の電圧Ｖ５が０Ｖであったときは、第１の電圧Ｖ１は０Ｖとする
。同じく第１の液晶素子に０Ｖを加える場合でも、第４の電圧Ｖ４または第５の電圧Ｖ５
がたとえば５Ｖであったときは、第１の電圧Ｖ１は５Ｖとする。このように、第１の電圧
Ｖ１は、各液晶素子に加えるべき電圧と、第４の電圧Ｖ４または第５の電圧Ｖ５によって
決められる。本実施の形態においては、簡単のため、第４の電圧Ｖ４および第５の電圧Ｖ
５は０Ｖであるとし、液晶に加えられる電圧は第１の電圧Ｖ１と等しいとする。ただし、
これは説明の簡便さを考慮したためであり、実際の第４の電圧Ｖ４または第５の電圧Ｖ５
は０Ｖに限定されるものではない。なお、第１の容量素子における第３の電圧Ｖ３につい
ても、説明に用いる具体的な電圧は、第４の電圧Ｖ４または第５の電圧Ｖ５と同様である
とする。
このように、第１の回路１０に電気的に接続された各素子をリセット状態とするのは、以
下の理由による。第１には、第１の導通状態後に各液晶素子に書き込まれるべき電圧を、
第１の導通状態以前に書き込まれた電圧に依存しないようにするためである。これが仮に
依存してしまうとすると、各液晶素子に書き込まれるべき電圧を正常に制御することが難
しくなってしまい、結果として液晶表示装置の表示を正常に行なうことが難しくなってし
まう。第２には、リセット状態とすることにより各液晶素子の表示を黒表示とし、これを
全ての液晶素子に対して行なうことによって、液晶表示装置の表示を黒表示とするためで
ある。つまり、液晶表示装置の表示を黒表示とすることによって、上述した動作Ｂを実現
することができ、動画表示時の画質を向上できる。なお、リセット状態とするタイミング
を制御することにより、黒表示の期間の長さを制御できる。黒表示の期間を長くすれば、
動画表示時の画質がより向上する。一方、黒表示の期間を短くすれば、液晶表示装置のち
らつきを低減できる。
＜第２の導通状態（書き込み）＞
第１の画素構成の機能（１）における第２の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うち、第１の容量素子５０と、第１の液晶素子３１と第２の液晶素子３２のいずれか一方
に、映像信号に従った電圧（データ電圧、データ信号とも記す）を選択的に書き込むもの
である。そのため、この状態を書き込み状態とも呼ぶ。なお、このとき、第１の液晶素子
３１と第２の液晶素子３２のうち、データ電圧が書き込まれなかった方は、第２の導通状
態となる以前の電圧を維持する。
第１の回路１０を書き込み状態とするには、第１の回路１０を、次のような導通状態とす
ることで実現できる。すなわち、第２の配線１２と、第１の容量素子５０と、第１の液晶
素子３１および第２の液晶素子３２のうちいずれか一方とを、互いに導通状態とする。さ
らに、第１の液晶素子３１および第２の液晶素子３２の他方については、上に挙げたどの
素子とも導通しない非導通状態とする。このときのそれぞれの導通状態を、図１（Ｃ１）
および図１（Ｃ２）に示す。図１（Ｃ１）は、第２の配線１２と、第１の容量素子５０と
、第１の液晶素子３１を、互いに導通状態とし、さらに、第２の液晶素子３２を非導通状
態としている場合である。図１（Ｃ２）は、第２の配線１２と、第１の容量素子５０と、
第２の液晶素子３２を、互いに導通状態とし、さらに、第１の液晶素子３１を非導通状態
としている場合である。第２の導通状態においては、図１（Ｃ１）および図１（Ｃ２）に
示す導通状態のうち、いずれかの導通状態とすることができる。
このような導通状態とすることで、第１の容量素子５０と、第１の液晶素子３１（または
第２の液晶素子３２）とに、第２の電圧を加え、かつ、第２の液晶素子３２（または第１
の液晶素子３１）は、第２の導通状態となる以前の電圧を維持することができる。ここで
、第２の電圧は、データ電圧であり、第１の画素構成の機能（１）が繰り返される周期（
１フレーム期間とも呼ぶ）ごとに異なる電圧値をとることができる。液晶表示装置の表示
は、書き込み状態において書き込まれる第２の電圧に従って行なわれる。
なお、液晶素子に加える電圧の向きを一定周期（例えば、１フレーム期間）毎に反転させ
ることで液晶素子に焼き付きを防止することができる（反転駆動または交流駆動という）
。反転駆動を実現するためには、例えばＶ２＞Ｖ１という状態と、Ｖ２＜Ｖ１という状態
を１フレーム期間毎に繰り返すことで実現できる。あるいはＶ２＞Ｖ４（Ｖ５）という状
態と、Ｖ２＜Ｖ４（Ｖ５）という状態を１フレーム期間毎に繰り返すことで実現できる。
第２の導通状態において、第１の液晶素子３１（または第２の液晶素子３２）はデータ電
圧を書き込まれ、第２の液晶素子３２（または第１の液晶素子３１）は第２の導通状態と
なる以前の電圧を維持させるという状態とするのは、以下の理由による。すなわち、第３
の導通状態となる前において、第１の容量素子と、第１の液晶素子３１および第２の液晶
素子３２のいずれか一方とに、書き込まれた電圧の差が生じている状況が必要となるから
である。こうすることによって、第３の導通状態を有効なものとすることができ、その結
果、上述した動作Ａを実現できる。
＜第３の導通状態（分配）＞
第１の画素構成の機能（１）における第３の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うち、第１の容量素子５０と、第１の液晶素子３１と第２の液晶素子３２のうち第２の導
通状態において書き込みが行なわれなかった方（第２の導通状態となる以前の電圧を維持
した方）において電荷を分配させ、分配によって電圧の変化を生じさせるものである。そ
のため、この状態を分配状態とも呼ぶ。なお、このとき、第１の液晶素子３１と第２の液
晶素子３２のうち、第１の容量素子５０と電荷の分配が行われなかった方は、第３の導通
状態となる以前の電圧を維持する。
第１の回路１０を分配状態とするには、第１の回路１０を、次のような導通状態とするこ
とで実現できる。すなわち、第１の容量素子５０と、第１の液晶素子３１と第２の液晶素
子３２のうち第２の導通状態において書き込みが行なわれなかった方とを、互いに導通状
態とする。さらに、第１の液晶素子３１および第２の液晶素子３２の他方については、上
に挙げたどの素子とも導通しない非導通状態とする。このときのそれぞれの導通状態を、
図１（Ｄ１）および図１（Ｄ２）に示す。図１（Ｄ１）は、第１の容量素子５０と、第２
の液晶素子３２を導通状態とし、さらに、第１の液晶素子３１を非導通状態としている場
合である。図１（Ｄ２）は、第１の容量素子５０と、第１の液晶素子３１を導通状態とし
、さらに、第２の液晶素子３２を非導通状態としている場合である。図１（Ｄ１）に示す
導通状態は、第２の導通状態において、図１（Ｃ１）に示す導通状態が選択された場合に
行なわれる。一方、図１（Ｄ２）に示す導通状態は、第２の導通状態において、図１（Ｃ
２）に示す導通状態が選択された場合に行なわれる。このような導通状態とすることで、
第１の容量素子５０と、第２の液晶素子３２（または第１の液晶素子３１）とにおいて電
荷の分配が発生し、かつ、第１の液晶素子３１（または第２の液晶素子３２）は、第３の
導通状態となる以前の電圧を維持する。図１（Ｄ１）に示す導通状態における電荷の分配
は、次に示す式によって行なわれ、電荷の分配後の電圧が決定される。
（数式１）Ｃ５０Ｖ２＋Ｃ３２Ｖ１＝Ｃ５０Ｖ２´＋Ｃ３２Ｖ２´
これをＶ２´について解くと、
（数式２）Ｖ２´＝（Ｃ５０Ｖ２＋Ｃ３２Ｖ１）／（Ｃ５０＋Ｃ３２）
ここで、Ｖ１は第１の電圧、Ｖ２は第２の電圧、Ｖ２´は電荷の分配後の電圧、Ｃ５０は
第１の容量素子５０の静電容量、Ｃ３２は第２の液晶素子３２の静電容量である。なお、
図１（Ｄ２）に示す導通状態における電荷の分配の式は、Ｃ３２を第１の液晶素子３１の
静電容量Ｃ３１に置き換えれば得られる。ここで、仮に、Ｖ１とＶ２が同じ電圧だった場
合、Ｖ２´はＶ２と等しくなってしまい、第３の導通状態における目的である、電荷の分
配によって電圧の変化を生じさせることができない。すなわち、上述した、第３の導通状
態となる前において、第１の容量素子と、第１の液晶素子３１および第２の液晶素子３２
のいずれか一方とに、書き込まれた電圧の差が生じている状況が必要となるということは
、これが理由である。
第３の導通状態において、第１の液晶素子３１（または第２の液晶素子３２）は第３の導
通状態となる以前の電圧を維持させ、第２の液晶素子３２（または第１の液晶素子３１）
は第１の容量素子５０との電荷の分配によって電圧の変化を生じさせることによって、第
１の液晶素子３１に加えられた電圧と、第２の液晶素子３２に加えられた電圧に、差を生
じさせることができる。この電圧の差は、液晶素子が有する液晶分子の光学的状態の差を
生み、液晶分子の光学的状態の差は、液晶表示装置の視野角を拡大するという結果をもた
らす。さらに、この電圧の差は、画素回路内の電荷を分配することによって実現されてい
るため、画素回路外部からの電圧の供給は必要ない。すなわち、上述した動作Ａを満足す
ることができるため、サブ画素の駆動のための回路規模の増大または回路の駆動速度の増
大等を引き起こすことなく、視野角を拡大することができる。
＜導通状態の順序＞
以上に説明したように、第１の画素構成の機能（１）において第１の回路１０が有するべ
き機能とは、上述した動作Ａおよび動作Ｂを実現するために必要となる導通状態を、順序
だててとることができる機能である。この機能における導通状態の順序を簡単に示すと、
図１（Ｅ）に示すようなものとなっている。
一つ目は、初めに第１の導通状態として図１（Ｂ）に示す導通状態をとり、次に、第２の
導通状態として図１（Ｃ１）に示す導通状態をとり、次に、第３の導通状態として図１（
Ｄ１）に示す導通状態をとるという順序である。なお、第３の導通状態をとった後、第４
の導通状態として、図１（Ｄ２）に示す導通状態をとることもできる。この場合、分配を
２回行なうこととなり、その結果、第１の液晶素子３１にかかる電圧と、第２の液晶素子
３２にかかる電圧の差を、分配が１回である場合よりも小さくすることができる。
二つ目は、初めに第１の導通状態として図１（Ｂ）に示す導通状態をとり、次に、第２の
導通状態として図１（Ｃ２）に示す導通状態をとり、次に、第３の導通状態として図１（
Ｄ２）に示す導通状態をとるという順序である。なお、第３の導通状態をとった後、第４
の導通状態として、図１（Ｄ１）に示す導通状態をとることもできる。この場合、分配を
２回行なうこととなり、その結果、第１の液晶素子３１にかかる電圧と、第２の液晶素子
３２にかかる電圧の差を、分配が１回である場合よりも小さくすることができる。
第１の画素構成における第１の回路１０がこのような機能を有することによって、上述し
た動作Ａおよび動作Ｂを実現することができるので、上述した利点を有する液晶表示装置
を実現することができる。
＜第１の画素構成と機能（２）＞
第１の画素構成において、上述した動作Ａおよび動作Ｂを同時に満足させるために、第１
の回路１０が有するべき機能は、他にも存在する。第１の画素構成の機能（１）を簡単に
要約すると、リセット状態、書き込み状態（Ｃ５０とＣ３１（Ｃ３２））、分配状態（Ｃ
５０とＣ３２（Ｃ３１））を順番に実現する機能であった。以下に説明する第１の画素構
成の機能（２）は、リセット状態、書き込み状態（Ｃ３１とＣ３２）、分配状態（Ｃ５０
とＣ３２（Ｃ３１））を順番に実現する機能であると表現することができる。この機能に
ついて、以下に説明する。なお、第１の画素構成の機能（１）と重複する部分については
説明を省略する。
＜第１の導通状態（リセット）＞
第１の画素構成の機能（２）における第１の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）に
加えられている電圧を初期状態の電圧に戻すための状態である。この導通状態を図２（Ａ
）に示す。図２（Ａ）に示す導通状態と、図１（Ｂ）に示す導通状態は、その作用および
効果が同様であるため、詳細な説明は省略する。
＜第２の導通状態（書き込み）＞
第１の画素構成の機能（２）における第２の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うち、第１の液晶素子３１と、第２の液晶素子３２に、データ電圧を選択的に書き込むも
のである。このとき、第１の容量素子５０は、第２の導通状態となる以前の電圧を維持す
る。
第２の導通状態における第１の回路１０導通状態を図２（Ｂ１）に示す。第２の導通状態
においては、第２の配線１２と、第１の液晶素子３１および第２の液晶素子３２とを、互
いに導通状態とし、第１の容量素子５０については、どの素子とも非導通状態とする。こ
うすることで、第１の液晶素子３１と第２の液晶素子３２にデータ電圧を選択的に書き込
み、かつ、第１の容量素子５０は、第２の導通状態となる以前の電圧を維持することがで
きる。
なお、第２の導通状態においては、図２（Ｂ１）に示す導通状態の代わりに、図２（Ｂ２
）に示す導通状態もとることができる。図２（Ｂ２）に示す導通状態は、第２の配線１２
と第１の回路１０の接続点が２つであり、それぞれの接続点が個別に、第１の液晶素子３
１および第２の液晶素子３２と導通している。このように、第１の回路１０の内部で導通
路が分岐し、複数の素子に導通が行なわれている場合（たとえば図２（Ｂ１）に示す導通
状態）は、第１の回路１０の外部で導通路が分岐して、それぞれが第１の回路１０に接続
されている場合と置き換えることが可能である。このことは、図２（Ｂ２）に示すもの以
外では特に図示しないが、本明細書において説明する全ての回路において適用できる。図
２（Ｂ２）に示すもの以外の例としては、たとえば、図１（Ｂ）、図２（Ａ）等に示され
るリセット状態において、第１の配線１１と第１の回路１０の接続点を３つとし、それぞ
れの接続点が個別に、第１の容量素子５０、第１の液晶素子３１および第２の液晶素子３
２と導通している状態もとることができる。
＜第３の導通状態（分配）＞
第１の画素構成の機能（２）における第３の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うち、第１の容量素子５０と、第１の液晶素子３１と第２の液晶素子３２のいずれか一方
において電荷を分配させ、分配によって電圧の変化を生じさせるものである。このとき、
第１の液晶素子３１と第２の液晶素子３２のうち、第１の容量素子５０と電荷の分配が行
われなかった方は、第３の導通状態となる以前の電圧を維持する。
第３の導通状態における第１の回路１０導通状態を図２（Ｃ１）および図２（Ｃ２）に示
す。これは図１（Ｄ１）および図１（Ｄ２）と同じ導通状態であるため、詳細な説明は省
略するが、第３の導通状態となる前に各素子にかかっていた電圧が、第１の画素構成の機
能（１）で説明したものとは異なるため、分配後に各素子にかかる電圧が異なる。図２（
Ｃ１）に示す導通状態における電荷の分配は、次に示す式によって行なわれ、電荷の分配
後の電圧が決定される。
（数式３）Ｃ５０Ｖ１＋Ｃ３２Ｖ２＝Ｃ５０Ｖ２´´＋Ｃ３２Ｖ２´´
これをＶ２´´について解くと、
（数式４）Ｖ２´´＝（Ｃ５０Ｖ１＋Ｃ３２Ｖ２）／（Ｃ５０＋Ｃ３２）
ここで、Ｖ２´´は、第１の画素構成の機能（２）における電荷の分配後の電圧である。
なお、図２（Ｃ２）に示す導通状態における電荷の分配の式は、Ｃ３２を第１の液晶素子
３１の静電容量Ｃ３１に置き換えれば得られる。
このように、第１の画素構成の機能（２）においても、第１の画素構成の機能（１）と同
様に、第３の導通状態において、第１の液晶素子３１（または第２の液晶素子３２）は、
第３の導通状態となる以前の電圧を維持させ、第２の液晶素子３２（または第１の液晶素
子３１）は、第１の容量素子５０と電荷を分配することによって、電圧の変化を生じさせ
、その結果、第１の液晶素子３１に加えられた電圧と、第２の液晶素子３２に加えられた
電圧に、差を生じさせることができる。
ただし、第１の画素構成の機能（２）における分配後の電圧Ｖ２´´は、第１の画素構成
の機能（１）における分配後の電圧Ｖ２´とは異なってくる。これによる影響について、
図１（Ｄ１）と図２（Ｃ１）の導通状態をとった場合を比較して、以下に説明する。第１
の画素構成の機能（１）における分配後の電圧Ｖ２´を与える（数式２）と、第１の画素
構成の機能（２）における分配後の電圧Ｖ２´´を与える（数式４）との違いは、右辺の
分子部分である。（数式２）における当該部分は（Ｃ５０Ｖ２＋Ｃ３２Ｖ１）であり、（
数式４）における当該部分は（Ｃ５０Ｖ１＋Ｃ３２Ｖ２）である。Ｖ１は液晶素子に黒表
示を与えるリセット電圧であり、Ｖ２は液晶素子に何らか表示を与えるデータ電圧である
から、液晶素子がノーマリーブラックである場合、Ｖ１≦Ｖ２である。すなわち、（数式
２）においては、分配後の電圧Ｖ２´は、Ｃ５０の大きさに、より大きく影響を受けるこ
ととなる。（数式４）においては、分配後の電圧Ｖ２´´は、Ｃ３２の大きさに、より大
きく影響を受けることとなる。この性質によると、たとえば、Ｃ３２の画素間ばらつきの
制御が、Ｃ５０の画素間ばらつきの制御よりも難しい場合は、Ｃ３２の画素間ばらつきの
影響を受けにくい、第１の画素構成の機能（１）を採用した方が、分配後の電圧をより正
確に制御できるといえる。逆に、Ｃ５０の画素間ばらつきの制御が、Ｃ３２の画素間ばら
つきの制御よりも難しい場合は、Ｃ５０の画素間ばらつきの影響を受けにくい、第１の画
素構成の機能（２）を採用した方が、分配後の電圧をより正確に制御できるといえる。な
お、ノーマリーホワイトの液晶素子の場合は、この関係は逆になる。このように、実際の
液晶表示装置の製造時の状況により、最適な機能を適宜選択することができる。
＜導通状態の順序＞
以上に説明したように、第１の画素構成の機能（２）において第１の回路１０が有するべ
き機能とは、上述した動作Ａおよび動作Ｂを実現するために必要となる導通状態を、順序
だててとることができる機能である。この機能における導通状態の順序を簡単に示すと、
図２（Ｄ）に示すようなものとなっている。
一つ目は、初めに第１の導通状態として図２（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図２（Ｂ１）または図２（Ｂ２）に示す導通状態をとり、次に、第３の導
通状態として図２（Ｃ１）に示す導通状態をとるという順序である。なお、第３の導通状
態をとった後、第４の導通状態として、図２（Ｃ２）に示す導通状態をとることもできる
。この場合、分配を２回行なうこととなり、その結果、第１の液晶素子３１にかかる電圧
と、第２の液晶素子３２にかかる電圧の差を、分配が１回である場合よりも小さくするこ
とができる。
二つ目は、初めに第１の導通状態として図２（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図２（Ｂ１）または図２（Ｂ２）に示す導通状態をとり、次に、第３の導
通状態として図２（Ｃ２）に示す導通状態をとるという順序である。なお、第３の導通状
態をとった後、第４の導通状態として、図２（Ｃ１）に示す導通状態をとることもできる
。この場合、分配を２回行なうこととなり、その結果、第１の液晶素子３１にかかる電圧
と、第２の液晶素子３２にかかる電圧の差を、分配が１回である場合よりも小さくするこ
とができる。
第１の画素構成における第１の回路１０がこのような機能を有することによって、上述し
た動作Ａおよび動作Ｂを実現することができるので、上述した利点を有する液晶表示装置
を実現することができる。
＜第１の画素構成と機能（３）＞
第１の画素構成において、上述した動作Ａおよび動作Ｂを同時に満足させるために、第１
の回路１０が有するべき機能は、他にも存在する。第１の画素構成の機能（１）および（
２）は、書き込み状態のときに、第１の容量素子５０、第１の液晶素子３１、第２の液晶
素子３２のうち、２つを選択的に書き込む方法であり、機能（１）は第１の容量素子５０
および第１の液晶素子３１（または第２の液晶素子３２）に選択的に書き込み、機能（２
）は第１の液晶素子３１および第２の液晶素子３２に選択的に書き込む方法であった。以
下に説明する第１の画素構成の機能（３）は、書き込み状態のときに、第１の容量素子５
０、第１の液晶素子３１、第２の液晶素子３２のうち、１つを選択的に書き込む方法であ
る。より詳細には、第１の回路１０は、リセット状態、書き込み状態（Ｃ５０、Ｃ３２、
Ｃ３１のうち１つ）、分配状態１（Ｃ５０とＣ３２（Ｃ３１））、分配状態２（Ｃ５０と
Ｃ３１（Ｃ３２））という導通状態をとることができ、これらの導通状態を順番に実現す
る機能を有する。なお、以下に述べる機能（３）の説明において、これまでの説明と重複
する部分については説明を省略する。
＜第１の導通状態（リセット）＞
第１の画素構成の機能（３）における第１の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）に
加えられている電圧を初期状態の電圧に戻すための状態である。この導通状態を図３（Ａ
）に示す。図３（Ａ）に示す導通状態と、図１（Ｂ）に示す導通状態は、その作用および
効果が同様であるため、詳細な説明は省略する。
＜第２の導通状態（書き込み）＞
第１の画素構成の機能（３）における第２の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うちの一つに、データ電圧を選択的に書き込むものである。このとき、データ電圧を書き
込まれる素子以外の素子は、第２の導通状態となる以前の電圧を維持する。
第２の導通状態において、第１の容量素子５０に選択的にデータ電圧が書き込まれるとき
の第１の回路１０の導通状態を図３（Ｂ１）に示す。図３（Ｂ１）に示す導通状態におい
ては、第２の配線１２と、第１の容量素子５０とを、互いに導通状態とし、第１の液晶素
子３１および第２の液晶素子３２については、それぞれ、どの素子とも非導通状態とする
。
さらに、第２の導通状態において、第１の液晶素子３１に選択的にデータ電圧が書き込ま
れるときの第１の回路１０の導通状態を図３（Ｂ２）に示す。図３（Ｂ２）に示す導通状
態においては、第２の配線１２と、第１の液晶素子３１とを、互いに導通状態とし、第１
の容量素子５０および第２の液晶素子３２については、それぞれ、どの素子とも非導通状
態とする。
さらに、第２の導通状態において、第２の液晶素子３２に選択的にデータ電圧が書き込ま
れるときの第１の回路１０の導通状態を図３（Ｂ３）に示す。図３（Ｂ３）に示す導通状
態においては、第２の配線１２と、第２の液晶素子３２とを、互いに導通状態とし、第１
の容量素子５０および第１の液晶素子３１については、それぞれ、どの素子とも非導通状
態とする。
第１の画素構成の機能（３）における第２の導通状態は、図３（Ｂ１）、図３（Ｂ２）、
図３（Ｂ３）のいずれかに示した導通状態とすることができる。こうすることで、第１の
回路１０に電気的に接続された各素子（第１の液晶素子３１、第２の液晶素子３２および
第１の容量素子５０）のうちの一つに、データ電圧を選択的に書き込み、データ電圧を書
き込まれる素子以外の素子は、第２の導通状態となる以前の電圧を維持することができる
。
＜第３、第４の導通状態（分配）＞
第１の画素構成の機能（３）における第３の導通状態は、第１の回路１０に電気的に接続
された各素子（第１の液晶素子３１、第２の液晶素子３２および第１の容量素子５０）の
うち、第１の液晶素子３１と第２の液晶素子３２のいずれか一方と、第１の容量素子５０
において電荷を分配させ、分配によって電圧の変化を生じさせるものである。さらに、第
４の導通状態においても電荷の分配を行なうが、このときは、第１の液晶素子３１と第２
の液晶素子３２のうち、第３の導通状態において第１の容量素子５０と電荷を分配した方
とは別の方の液晶素子と、第１の容量素子５０において電荷を分配させる。
第３または第４の導通状態において、第２の液晶素子３２と、第１の容量素子５０におい
て電荷が分配されるときの第１の回路１０の導通状態を図３（Ｃ１）に示す。図３（Ｃ１
）に示す導通状態においては、第１の容量素子５０と、第２の液晶素子３２とを、互いに
導通状態とし、第１の液晶素子３１については、どの素子とも非導通状態とする。
さらに、第３または第４の導通状態において、第１の液晶素子３１と、第１の容量素子５
０において電荷が分配されるときの第１の回路１０の導通状態を図３（Ｃ２）に示す。図
３（Ｃ２）に示す導通状態においては、第１の容量素子５０と、第１の液晶素子３１とを
、互いに導通状態とし、第２の液晶素子３２については、どの素子とも非導通状態とする
。
＜導通状態の順序＞
以上に説明したように、第１の画素構成の機能（３）において第１の回路１０が有するべ
き機能とは、上述した動作Ａおよび動作Ｂを実現するために必要となる導通状態を、順序
だててとることができる機能である。この機能における導通状態の順序を簡単に示すと、
図３（Ｄ）に示すようなものとなっている。
一つ目は、初めに第１の導通状態として図３（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図３（Ｂ１）に示す導通状態をとり、次に、第３の導通状態として図３（
Ｃ１）に示す導通状態をとり、次に、第４の導通状態として図３（Ｃ２）に示す導通状態
をとるという順序である。なお、この順序のとき、第１の導通状態となってリセットされ
た後の電圧をＶ１、第２の導通状態となって書き込みが行なわれた後の電圧をＶ２、第３
の導通状態となって電荷が分配された後の電圧をＶ２´、第４の導通状態となって電荷が
分配された後の電圧をＶ２´´とすると、液晶素子がノーマリーブラックの場合は、Ｖ１
＜Ｖ２´´＜Ｖ２´＜Ｖ２が成り立つ。液晶素子がノーマリーホワイトの場合は、Ｖ２＜
Ｖ２´＜Ｖ２´´＜Ｖ１が成り立つ。具体的に、第４の導通状態となった後、各液晶素子
にかかる電圧は、第１の液晶素子３１にはＶ２´´、第２の液晶素子３２にはＶ２´であ
る（Ｖ４＝Ｖ５＝０のとき）。したがって、上述した動作Ａおよび動作Ｂを実現すること
ができるので、上述した利点を有する液晶表示装置を実現することができる。
二つ目は、初めに第１の導通状態として図３（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図３（Ｂ１）に示す導通状態をとり、次に、第３の導通状態として図３（
Ｃ２）に示す導通状態をとり、次に、第４の導通状態として図３（Ｃ１）に示す導通状態
をとるという順序である。なお、導通状態の変化によって生じる電圧（Ｖ２´、Ｖ２´´
）の大小関係は、一つ目の場合と同じであるが、それぞれの液晶素子でかかる電圧が逆に
なっている。具体的には、第４の導通状態となった後、各液晶素子にかかる電圧は、第１
の液晶素子３１にはＶ２´、第２の液晶素子３２にはＶ２´´である（Ｖ４＝Ｖ５＝０の
とき）。したがって、上述した動作Ａおよび動作Ｂを実現することができるので、上述し
た利点を有する液晶表示装置を実現することができる。
三つ目は、初めに第１の導通状態として図３（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図３（Ｂ２）に示す導通状態をとり、次に、第３の導通状態として図３（
Ｃ２）に示す導通状態をとり、次に、第４の導通状態として図３（Ｃ１）に示す導通状態
をとるという順序である。なお、導通状態の変化によって生じる電圧（Ｖ２´、Ｖ２´´
）の大小関係は、一つ目の場合と同じであるが、それぞれの液晶素子でかかる電圧が逆に
なっている。具体的には、第４の導通状態となった後、各液晶素子にかかる電圧は、第１
の液晶素子３１にはＶ２´、第２の液晶素子３２にはＶ２´´である（Ｖ４＝Ｖ５＝０の
とき）。したがって、上述した動作Ａおよび動作Ｂを実現することができるので、上述し
た利点を有する液晶表示装置を実現することができる。
四つ目は、初めに第１の導通状態として図３（Ａ）に示す導通状態をとり、次に、第２の
導通状態として図３（Ｂ３）に示す導通状態をとり、次に、第３の導通状態として図３（
Ｃ１）に示す導通状態をとり、次に、第４の導通状態として図３（Ｃ２）に示す導通状態
をとるという順序である。導通状態の変化によって生じる電圧（Ｖ２´、Ｖ２´´）の大
小関係は、一つ目の場合と同じである。具体的には、第４の導通状態となった後、各液晶
素子にかかる電圧は、第１の液晶素子３１にはＶ２´´、第２の液晶素子３２にはＶ２´
である（Ｖ４＝Ｖ５＝０のとき）。したがって、上述した動作Ａおよび動作Ｂを実現する
ことができるので、上述した利点を有する液晶表示装置を実現することができる。
なお、一つ目に挙げた順序によって生じる電圧（Ｖ２´、Ｖ２´´）と、四つ目に挙げた
順序によって生じる電圧（Ｖ２´、Ｖ２´´）とでは、電圧値としては必ずしも同じとは
ならないことに注意が必要である。なぜならば、一つ目に挙げた順序におけるデータ電圧
の書き込みは第１の容量素子５０に対して行なわれる一方、四つ目に挙げた順序における
データ電圧の書き込みは第２の液晶素子３２に対して行なわれるという違いがあるからで
ある。つまり、書き込み状態以後の分配状態が同じであっても、第１の容量素子５０と第
２の液晶素子３２で静電容量値が異なれば、分配される電荷量の総和が異なってくるため
、分配後に生じる電圧も異なってくるのである。この違いによって、各素子の製造上のば
らつきの度合いに従って最適な機能を選択できるという利点が生じる。この利点について
は、既に述べたため、詳細な説明は省略する。なお、二つ目の順序と三つ目の順序にも同
様な関係があるため、これらも同様な利点を有している。
＜第２の画素構成＞
ここまでは、一つの第１の回路１０に対し、二つの液晶素子を有する画素構成について説
明してきた。しかしながら、上述した動作Ａおよび動作Ｂを同時に満足させるための画素
構成が有する液晶素子の数は、二つよりも多くてもよい。ここでは、第２の画素構成とし
て、一つの第１の回路１０に対し、三つの液晶素子を有する画素構成について説明する。
一般的に、サブ画素の数が多いほど、表示の視野角依存性をうまく平均化できるようにな
るため、視野角拡大の効果は大きい。しかし、従来の画素構成では、サブ画素の数を多く
すればするほど、その駆動にかかる周辺回路の負担が増大し、消費電力の増加等を招く。
しかし、本実施の形態における画素構成では、サブ画素の数を多くしても、その駆動は分
配を行なう導通状態の数を増やすことで実現することができ、周辺回路の負担はほとんど
増大しないことが、大きな利点となっている。
図４（Ａ）に、第２の画素構成を示す。第２の画素構成は、図１（Ａ）に示した第１の画
素構成に、第３のサブ画素４３を加えた構成である。第３のサブ画素４３は、第３の液晶
素子３３と、第６の配線２３を含んでいる。そして、第３の液晶素子３３の一方の電極は
、第１の回路１０と電気的に接続され、他方の電極は、第６の配線２３と電気的に接続さ
れている。なお、第６の配線２３には、電圧Ｖ６が加えられているとする。
なお、第２の画素構成における回路が有する第１乃至第６の配線を、それぞれが有する役
割から区別すると、次のようになっている。第１の配線１１は、リセット電圧Ｖ１が加え
られるリセット線としての機能を有することができる。第２の配線１２は、データ電圧Ｖ
２が加えられるデータ線としての機能を有することができる。第３の配線１３は、第１の
容量素子５０に加えられる電圧を制御するためのコモン線としての機能を有することがで
きる。第４の配線２１は、第１の液晶素子３１に加えられる電圧を制御するための液晶共
通電極としての機能を有することができる。第５の配線２２は、第２の液晶素子３２に加
えられる電圧を制御するための液晶共通電極としての機能を有することができる。第６の
配線２３は、第３の液晶素子３３に加えられる電圧を制御するための液晶共通電極として
の機能を有することができる。ただし、これに限定されず、各配線は様々な役割を有する
ことができる。特に、同じ電圧を加えるための配線同士は、互いに電気的に接続された、
共通の配線とすることができる。共通の配線とすることで、回路における配線の面積を低
減することができるので、開口率を向上させることができ、その結果、消費電力を低減す
ることができる。
＜導通状態の順序＞
第２の画素構成に含まれる第１の回路１０が有するべき機能は、第１の画素構成と同様に
、上述した動作Ａおよび動作Ｂを実現するために必要となる導通状態を、順序だててとる
ことができる機能である。各導通状態の詳細な説明はここでは省略するが、図４（Ｂ）は
リセット状態、図４（Ｃ１）は第３の液晶素子３３だけ非導通状態とした書き込み状態、
図４（Ｃ２）は第２の液晶素子３２だけ非導通状態とした書き込み状態、図４（Ｃ３）は
第１の液晶素子３１だけ非導通状態とした書き込み状態、図４（Ｃ４）は第１の容量素子
５０だけ非導通状態とした書き込み状態、図５（Ｄ１）は第１の容量素子５０と第３の液
晶素子３３を導通状態として他の素子は非導通状態とした分配状態、図５（Ｄ２）は第１
の容量素子５０と第２の液晶素子３２を導通状態として他の素子は非導通状態とした分配
状態、図５（Ｄ３）は第１の容量素子５０と第１の液晶素子３１を導通状態として他の素
子は非導通状態とした分配状態を、それぞれ表している。
そして、この機能における導通状態の順序を簡単に示すと、図５（Ｅ）に示すように、少
なくとも１２通りの順序が考えられる。詳細な説明は省略するが、図４（Ｂ）のリセット
状態の後、図４（Ｃ１）乃至（Ｃ３）の書き込み状態をとった場合は、第１の分配状態と
して、書き込み状態時に書き込みが行なわれなかった液晶素子と第１の容量素子５０が導
通される。その後、第２の分配状態として、第１の分配状態において第１の容量素子５０
と導通されなかったいずれかの液晶素子と第１の容量素子５０を導通させる。したがって
、図４（Ｃ１）乃至（Ｃ３）の書き込み状態をとった場合は、それぞれ２通りの分配状態
をとり得るので、合わせて６通りの順序となる。一方、図４（Ｂ）のリセット状態の後、
図４（Ｃ４）の書き込み状態をとった場合は、第１の分配状態として、図５（Ｄ１）乃至
図５（Ｄ３）のいずれか１つの分配状態をとり得る。そして、これら３通りの第１の分配
状態に対し、それぞれ２通りの第２の分配状態をとり得るので、合わせて６通りの順序と
なる。したがって、全て合わせて１２通りの順序となる。
なお、動作Ａおよび動作Ｂを実現するために必要となる導通状態は、上に挙げたもの以外
にも存在する。上に挙げた例は、第２の画素構成において、書き込み状態時に４つの素子
（第１の容量素子５０、第１の液晶素子３１、第２の液晶素子３２、第３の液晶素子３３
）のうち、どれか３つに書き込みを行い、残りの１つは書き込みを行なわない場合である
。これ以外にも、書き込み状態時に４つの素子のうちどれか２つを書き込み状態とし、残
りの２つは書き込みを行なわない場合、または、書き込み状態時に４つの素子のうちどれ
か１つを書き込み状態とし、残りの３つは書き込みを行なわない場合、を挙げることがで
きる。詳細な説明は省略するが、どの書き込み状態であっても、その後に図５（Ｄ１）乃
至図５（Ｄ３）に示した分配状態を適切に選択することで、書き込まれた電荷を複数の液
晶素子に分配し、上述した動作Ａおよび動作Ｂを実現することができる。
なお、サブ画素の数が４つ以上となった場合においても、これまでに挙げた例と同様に、
書き込み状態および分配状態を適切に選択することで、書き込まれた電荷を複数の液晶素
子に分配し、上述した動作Ａおよび動作Ｂを実現することができるので、上述した利点を
有する液晶表示装置を実現することができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態２）
本実施の形態においては、実施の形態１で説明した第１の画素構成について、より具体化
して説明する。実施の形態１においては、第１の回路１０について、その内部の導通状態
のみに着目して説明したが、本実施の形態においては、第１の回路１０に含まれる複数の
スイッチの導通状態、および各スイッチの導通状態が切り替わるタイミング（タイミング
チャート）にも言及する。
＜回路例（１）＞
回路例（１）として、図６（Ａ）乃至（Ｄ）に、実施の形態１で説明した第１の回路１０
の機能（３）の一部と、機能（１）を実現できる回路を示す。ここで、機能（３）の一部
とは、既に述べた機能（３）のうち、第１の容量素子５０だけに選択的にデータ電圧を書
き込む導通状態を含む機能である。
まず、図６（Ａ）に示す回路例について説明する。図６（Ａ）に示す回路例は、第１のス
イッチ（ＳＷ１）、第２のスイッチ（ＳＷ２）、第３のスイッチ（ＳＷ３）、第４のスイ
ッチ（ＳＷ４）、第１の容量素子５０、第２の容量素子５１、第３の容量素子５２、第１
の液晶素子３１、第２の液晶素子３２、第１の配線１１、第２の配線１２、第３の配線１
３、第４の配線２１、第５の配線２２、第６の配線７１、第７の配線７２、を含む。
第１の容量素子５０の一方の電極は、第３の配線１３と電気的に接続される。ここで、第
１の容量素子５０の電極のうち、第３の配線１３と電気的に接続された電極とは別の電極
の方を、容量電極と呼ぶこととする。
第１の液晶素子３１の一方の電極は、第４の配線２１と電気的に接続される。ここで、第
１の液晶素子３１の電極のうち、第４の配線２１と電気的に接続された電極とは別の電極
の方を、第１の画素電極と呼ぶこととする。
第２の液晶素子３２の一方の電極は、第５の配線２２と電気的に接続される。ここで、第
２の液晶素子３２の電極のうち、第５の配線２２と電気的に接続された電極とは別の電極
の方を、第２の画素電極と呼ぶこととする。
第１のスイッチＳＷ１の一方の電極は、第２の配線１２と電気的に接続され、第１のスイ
ッチＳＷ１の他方の電極は、容量電極と電気的に接続される。第２のスイッチＳＷ２の一
方の電極は、容量電極と電気的に接続され、第２のスイッチＳＷ２の他方の電極は、第１
の画素電極と電気的に接続される。第３のスイッチＳＷ３の一方の電極は、容量電極と電
気的に接続され、第３のスイッチＳＷ３の他方の電極は、第２の画素電極と電気的に接続
される。第４のスイッチＳＷ４の一方の電極は、容量電極と電気的に接続され、第４のス
イッチＳＷ４の他方の電極は、第１の配線１１と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第６の配線７１と電気的に接続される。第３の容量素子５２の一
方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は、
第７の配線７２と電気的に接続される。
なお、第２の容量素子５１および第３の容量素子５２は、後に述べるリセット保持状態ま
たはデータ保持状態において、それぞれ第１の液晶素子３１および第２の液晶素子３２に
加えられる電圧の経時変化の抑制、すなわち電圧の保持を図るために設けられるものであ
る。ここで、電圧の経時変化は、各スイッチのオフ状態時の電流（漏れ電流）、各液晶素
子に流れる漏れ電流、または各液晶素子の静電容量の変化、等によって引き起こされるも
のであるため、これらの影響が小さい状態にある場合、第２の容量素子５１および第３の
容量素子５２は設けられなくてもよい。なお、このことは、回路例（１）だけではなく、
本明細書における全ての回路について適用できる。
なお、第１の容量素子５０、第２の容量素子５１および第３の容量素子５２が有する静電
容量値Ｃ５０、Ｃ５１およびＣ５２は、Ｃ５０＞Ｃ５１およびＣ５０＞Ｃ５２という大小
関係であることが好ましい。なぜならば、第１の容量素子５０は、分配状態時に単独で用
いられるが、第２の容量素子５１および第３の容量素子５２は、それぞれ第１の液晶素子
３１および第２の液晶素子３２の補助容量として用いられるためである。より詳細には、
（１／２）Ｃ５０＞Ｃ５１および（１／２）Ｃ５０＞Ｃ５２であることが好ましい。Ｃ５
１およびＣ５２については、ほぼ同じであってもよいし、それぞれの画素電極の大きさに
したがって差が設けられていてもよい。たとえば、第１の画素電極の大きさが第２の画素
電極の大きさよりも大きい場合は、Ｃ５１＞Ｃ５２とすることが好ましい。同様に、第１
の液晶素子３１の静電容量値Ｃ３１と、第２の液晶素子３２の静電容量値Ｃ３２について
も、これらはほぼ同じであってもよいし、それぞれの画素電極の大きさにしたがって差が
設けられていてもよい。たとえば、第１の画素電極の大きさが第２の画素電極の大きさよ
りも大きい場合は、Ｃ３１＞Ｃ３２とすることが好ましい。
＜回路例（１）の制御（１）＞
次に、図６（Ａ）に示す回路例の各スイッチの制御タイミングについて、図６（Ｅ）を参
照して説明する。図６（Ｅ）に示すタイミングチャートに従って各スイッチを制御するこ
とで、実施の形態１で説明した機能（１）を実現できる。図６（Ｅ）に示すタイミングチ
ャートの横軸は時間であり、時間軸に沿って、第１のスイッチＳＷ１、第２のスイッチＳ
Ｗ２、第３のスイッチＳＷ３および第４のスイッチＳＷ４のそれぞれの導通状態が示され
ている。さらに、それぞれのタイミングにおける第１の容量素子５０、第１の液晶素子３
１および第２の液晶素子３２に加えられている電圧も、合わせて示されている。
＜リセット状態＞
まず、前のフレームにおいて画素に書き込まれた電圧が、当該フレームにおいて書き込ま
れる電圧に影響を及ぼすことを避けるために、第１の回路１０はリセット状態をとる。こ
の状態を表したのが、期間＜Ｐ１＞である。期間＜Ｐ１＞においては、第１の容量素子５
０、第１の液晶素子３１および第２の液晶素子３２に、リセット電圧Ｖ１を加えることが
目的である。その一方で、データ電圧Ｖ２を加えられている第２の配線１２と、リセット
電圧Ｖ１を加えられている第１の配線１１は非導通状態であるのが好ましい。これは、電
圧差のある第１の配線１１と第２の配線１２が直接に導通状態となると、大きな電流が流
れて消費電力が増大するためである。以上の理由により、期間＜Ｐ１＞において、第１の
スイッチＳＷ１はオフ状態であり、第２のスイッチＳＷ２はオン状態であり、第３のスイ
ッチＳＷ３はオン状態であり、第４のスイッチＳＷ４はオン状態とする。なお、期間＜Ｐ
１＞は、１ゲート選択期間と同程度の長さであることが好ましいが、電荷の移動が完了す
るまでの時間を考慮し、１ゲート選択期間より長くしてもよい。
＜リセット保持状態＞
期間＜Ｐ２＞は、第１の液晶素子３１および第２の液晶素子３２に、リセット電圧Ｖ１を
加え続けることが目的である。かつ、期間＜Ｐ１＞と同様に、第２の配線１２と第１の配
線１１は非導通状態であるのが好ましい。この目的のため、図６（Ｅ）に示すタイミング
チャートにおいては、ＳＷ１乃至ＳＷ４を全てオフ状態としている。しかしながら、上記
の目的を達成するための各スイッチの状態は、図６（Ｅ）に示したもの以外にも存在する
。つまり、期間＜Ｐ２＞おいては、第１の液晶素子３１および第２の液晶素子３２にリセ
ット電圧Ｖ１を加え続けることができればよいわけだから、たとえば、期間＜Ｐ１＞と同
様に、ＳＷ１はオフ状態、ＳＷ２乃至ＳＷ４はオン状態であってもよい。より一般化する
と、ＳＷ１がオフ状態であれば、ＳＷ２乃至ＳＷ４はそれぞれオン状態でもよいし、オフ
状態でもよい。こうすることで、第１の液晶素子３１および第２の液晶素子３２にリセッ
ト電圧Ｖ１を加え続けることができ、かつ、第１の配線１１と第２の配線１２が直接導通
状態とはならないので、期間＜Ｐ２＞における目的を達することができる。
なお、期間＜Ｐ２＞においては、表示装置の表示は黒表示となる。したがって、期間＜Ｐ
２＞が長いほど、動画表示時の画質を向上できる。一方、期間＜Ｐ２＞が短いほど、表示
のちらつきを低減できる。なお、期間＜Ｐ２＞は、期間＜Ｐ１＞よりも長い方が好ましい
。
＜書き込み状態＞
期間＜Ｐ３＞は、第１の容量素子５０および第１の液晶素子３１に、データ電圧Ｖ２を加
えることが目的である。この目的のため、図６（Ｅ）に示すタイミングチャートにおいて
は、ＳＷ１はオン状態、ＳＷ２はオン状態、ＳＷ３はオフ状態、ＳＷ４はオフ状態として
いる。なお、回路例（１）においては、期間＜Ｐ３＞において、第１の容量素子５０およ
び第２の液晶素子３２に、データ電圧Ｖ２を加えることもできる。その場合は、ＳＷ１は
オン状態、ＳＷ２はオフ状態、ＳＷ３はオン状態、ＳＷ４はオフ状態とする。
期間＜Ｐ３＞における導通状態によって、図６（Ｅ）に示すように、第１の容量素子５０
および第１の液晶素子３１（または第２の液晶素子３２）に加えられる電圧は、データ電
圧Ｖ２となり、第２の液晶素子３２（または第１の液晶素子３１）に加えられる電圧は、
リセット電圧Ｖ１のままである。なお、期間＜Ｐ３＞は、１ゲート選択期間と同程度の長
さであることが好ましい。
＜分配状態＞
期間＜Ｐ４＞は、第１の容量素子５０と第２の液晶素子３２を導通状態とし、電荷を分配
することが目的である。この目的のため、図６（Ｅ）に示すタイミングチャートにおいて
は、ＳＷ１はオフ状態、ＳＷ２はオフ状態、ＳＷ３はオン状態、ＳＷ４はオフ状態として
いる。なお、期間＜Ｐ３＞において、第１の容量素子５０および第２の液晶素子３２にデ
ータ電圧Ｖ２を加えた場合は、期間＜Ｐ４＞においては、第１の容量素子５０と第１の液
晶素子３１を導通状態とし、電荷を分配する。この場合は、ＳＷ１はオフ状態、ＳＷ２は
オン状態、ＳＷ３はオフ状態、ＳＷ４はオフ状態とする。
図６（Ｅ）に示すように、期間＜Ｐ４＞における導通状態によって、第１の容量素子５０
および第２の液晶素子３２（または第１の液晶素子３１）に加えられる電圧は、分配後の
データ電圧Ｖ２´となり、第１の液晶素子３１（または第２の液晶素子３２）に加えられ
る電圧は、データ電圧Ｖ２のままである。なお、期間＜Ｐ４＞は、１ゲート選択期間と同
程度の長さであることが好ましいが、電荷の移動が完了するまでの時間を考慮し、期間＜
Ｐ３＞より長くしてもよい。
＜データ保持状態＞
期間＜Ｐ５＞においては、期間＜Ｐ４＞において、各液晶素子に加えられた電圧を加え続
けることが目的である。かつ、他の期間と同様に、第２の配線１２と第１の配線１１は非
導通状態であるのが好ましい。この目的のため、図６（Ｅ）に示すタイミングチャートに
おいては、ＳＷ１乃至ＳＷ４を全てオフ状態としている。しかしながら、上記の目的を達
成するための各スイッチの状態は、図６（Ｅ）に示したもの以外にも存在する。たとえば
、ＳＷ１、ＳＷ２、ＳＷ４がオフ状態であるならば、ＳＷ３はオフ状態であってもよいし
、オン状態であってもよい。このような状態とすることで、期間＜Ｐ４＞において各液晶
素子に加えられた電圧を加え続けることができ、かつ、第１の配線１１と第２の配線１２
が直接導通状態とはならないので、期間＜Ｐ５＞における目的を達することができる。な
お、期間＜Ｐ５＞は、期間＜Ｐ３＞よりも長い方が好ましい。
＜回路例（１）の制御（２）＞
次に、図６（Ａ）に示す回路例が有する各スイッチの制御タイミングの他の例について、
図６（Ｆ）を参照して説明する。図６（Ｆ）に示すタイミングチャートに従って各スイッ
チを制御することで、実施の形態１で説明した機能（３）の一部を実現できる。図６（Ｆ
）に示すタイミングチャートの表示形式は、図６（Ｅ）に示すタイミングチャートの表示
形式と同様である。
ここで、機能（３）の一部とは、既に述べた機能（３）のうち、第１の容量素子５０だけ
に選択的に書き込む導通状態を含む機能である。なお、回路例（１）の制御（１）と制御
（２）の各スイッチの導通状態の違いは、書き込み状態と分配状態だけであるため、その
他の導通状態の詳細な説明は省略する。
＜書き込み状態＞
期間＜Ｐ１＞におけるリセット状態と、期間＜Ｐ２＞におけるリセット保持状態を経た後
、期間＜Ｐ３＞においては、第１の容量素子５０に対してのみデータ電圧Ｖ２を加えるの
が目的である。この目的のため、図６（Ｆ）に示すタイミングチャートにおいては、ＳＷ
１はオン状態、ＳＷ２はオフ状態、ＳＷ３はオフ状態、ＳＷ４はオフ状態としている。回
路例（１）の制御（１）では、ＳＷ２はオン状態であったところを、オフ状態とする点が
、制御（２）が制御（１）とは異なっている点である。この違いにより、第１の容量素子
５０に対してのみ、データ電圧Ｖ２を加えることができる。なお、期間＜Ｐ３＞は、１ゲ
ート選択期間と同程度の長さであることが好ましい。
＜分配状態＞
期間＜Ｐ４‐１＞は、第１の容量素子５０と第１の液晶素子３１を導通状態とし、電荷を
分配することが目的である。この目的のため、図６（Ｆ）に示すタイミングチャートにお
いては、ＳＷ１はオフ状態、ＳＷ２はオン状態、ＳＷ３はオフ状態、ＳＷ４はオフ状態と
している。期間＜Ｐ４‐２＞は、第１の容量素子５０と第２の液晶素子３２を導通状態と
し、電荷を分配することが目的である。この目的のため、図６（Ｆ）に示すタイミングチ
ャートにおいては、ＳＷ１はオフ状態、ＳＷ２はオフ状態、ＳＷ３はオン状態、ＳＷ４は
オフ状態としている。このように、第１の液晶素子３１と第２の液晶素子３２を、異なる
タイミングで第１の容量素子５０と電荷の分配を行なうことで、図６（Ｆ）に示すように
、第１の液晶素子３１に加えられる電圧は、分配後のデータ電圧Ｖ２´となり、第１の容
量素子５０および第２の液晶素子３２に加えられる電圧は、２回目の分配後のデータ電圧
Ｖ２´´とすることができる。なお、期間＜Ｐ４‐１＞および＜Ｐ４‐２＞は、１ゲート
選択期間と同程度の長さであることが好ましいが、電荷の移動が完了するまでの時間を考
慮し、期間＜Ｐ３＞より長くしてもよい。
なお、第１の液晶素子３１と第２の液晶素子３２で分配する順番を逆にしてもよい。その
場合、２回目の分配後に第１の液晶素子３１と第２の液晶素子３２に加えられる電圧は、
上に示した例とは逆となる。
＜回路例（１）の他の例＞
ここで、上に説明した回路例（１）と同様な制御を行なうことが可能な、他の回路例につ
いて説明する。図６（Ａ）に示す回路例（１）の中で、第４のスイッチＳＷ４と、第４の
スイッチＳＷ４の一方の電極と電気的に接続された第１の配線１１を合わせた部分を、リ
セット回路９０と呼ぶこととする。第１の回路１０がリセット状態をとることができるよ
うにするためには、リセット回路９０は、第１の回路の内部電極（代表的には容量電極、
第１の画素電極および第２の画素電極）のうち、いずれか一つと電気的に接続されていれ
ばよい。すなわち、リセット回路９０を容量電極と電気的に接続した例が図６（Ａ）に示
す回路であり、リセット回路９０を第１の画素電極と電気的に接続した例が図６（Ｂ）に
示す回路であり、リセット回路９０を第２の画素電極と電気的に接続した例が図６（Ｃ）
に示す回路である。図６（Ｂ）および図６（Ｃ）に示す回路の制御については、既に説明
した図６（Ａ）に示す回路の制御と同様なものを用いることができるため、詳細な説明は
省略する。
図６（Ｄ）に示す回路は、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示す回路における
リセット回路９０が省略された例である。図６（Ｄ）に示す回路においては、第２の配線
１２に供給される電圧を、期間＜Ｐ３＞においてはデータ電圧Ｖ２とし、期間＜Ｐ１＞に
おいてはリセット電圧Ｖ１とする。かつ、期間＜Ｐ１＞において第１のスイッチＳＷ１を
オン状態とすることで、リセット状態を実現する。一方、他の期間においては、これまで
説明したのと同様な制御を行なうことで、書き込み状態を実現する。このように、リセッ
ト回路９０を用いなくても、第２の配線１２および第１のスイッチＳＷ１をリセット用に
も用いることで、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示す回路と同様な機能を実
現することが可能である。
なお、図６（Ｅ）および図６（Ｆ）に示すタイミングチャートは一例であり、目的を達成
することのできる制御方法は他にも存在する。図６（Ａ）に示す回路については、他の制
御方法について詳細に説明したが、図６（Ｂ）、図６（Ｃ）および図６（Ｄ）に示す回路
については、説明を省略する。他の制御方法における各回路の各スイッチの導通状態は、
図６（Ａ）に示す回路の制御方法の部分で説明した考え方にしたがって決められればよい
。
＜回路例（２）＞
回路例（２）として、図７（Ａ）乃至（Ｄ）に、実施の形態１で説明した第１の回路１０
の機能（２）を実現できる回路を示す。
まず、図７（Ａ）に示す回路例について説明する。図７（Ａ）に示す回路例は、第１のス
イッチ（ＳＷ１）、第２のスイッチ（ＳＷ２）、第３のスイッチ（ＳＷ３）、第４のスイ
ッチ（ＳＷ４）、第１の容量素子５０、第２の容量素子５１、第３の容量素子５２、第１
の液晶素子３１、第２の液晶素子３２、第１の配線１１、第２の配線１２、第３の配線１
３、第４の配線２１、第５の配線２２、第６の配線７１、第７の配線７２、を含む。
第１の容量素子５０の一方の電極は、第３の配線１３と電気的に接続される。ここで、第
１の容量素子５０の電極のうち、第３の配線１３と電気的に接続された電極とは別の電極
の方を、容量電極と呼ぶこととする。これは、回路例（１）と同様である。
第１の液晶素子３１の一方の電極は、第４の配線２１と電気的に接続される。ここで、第
１の液晶素子３１の電極のうち、第４の配線２１と電気的に接続された電極とは別の電極
の方を、第１の画素電極と呼ぶこととする。これは、回路例（１）と同様である。
第２の液晶素子３２の一方の電極は、第５の配線２２と電気的に接続される。ここで、第
２の液晶素子３２の電極のうち、第５の配線２２と電気的に接続された電極とは別の電極
の方を、第２の画素電極と呼ぶこととする。これは、回路例（１）と同様である。
第１のスイッチＳＷ１の一方の電極は、第２の配線１２と電気的に接続され、第１のスイ
ッチＳＷ１の他方の電極は、第２の画素電極と電気的に接続される。第２のスイッチＳＷ
２の一方の電極は、第２の画素電極と電気的に接続され、第２のスイッチＳＷ２の他方の
電極は、第１の画素電極と電気的に接続される。第３のスイッチＳＷ３の一方の電極は、
容量電極と電気的に接続され、第３のスイッチＳＷ３の他方の電極は、第２の画素電極と
電気的に接続される。第４のスイッチＳＷ４の一方の電極は、第２の画素電極と電気的に
接続され、第４のスイッチＳＷ４の他方の電極は、第１の配線１１と電気的に接続される
。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第６の配線７１と電気的に接続される。第３の容量素子５２の一
方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は、
第７の配線７２と電気的に接続される。
＜回路例（２）の制御＞
次に、図７（Ａ）に示す回路例の各スイッチの制御タイミングについて、図７（Ｅ）を参
照して説明する。図７（Ｅ）に示すタイミングチャートに従って各スイッチを制御するこ
とで、実施の形態１で説明した機能（２）を実現できる。なお、図７（Ｅ）に示すタイミ
ングチャートは、各スイッチの制御タイミングについては図６（Ｅ）に示すものと同じで
あるが、下段に示す第１の容量素子５０、第１の液晶素子３１、第２の液晶素子３２にそ
れぞれ加えられる電圧値が図６（Ｅ）に示すものとは異なっている。
なお、回路例（１）の説明と重複する部分については、説明を省略する。
＜リセット状態＞
まず、前のフレームにおいて画素に書き込まれた電圧が、当該フレームにおいて書き込ま
れる電圧に影響を及ぼすことを避けるために、第１の回路１０はリセット状態をとる。こ
の状態を表したのが、期間＜Ｐ１＞である。期間＜Ｐ１＞においては、第１の容量素子５
０、第１の液晶素子３１および第２の液晶素子３２に、リセット電圧Ｖ１を加えることが
目的である。その一方で、データ電圧Ｖ２を加えられている第２の配線１２と、リセット
電圧Ｖ１を加えられている第１の配線１１は非導通状態であるのが好ましい。これは、電
圧差のある第１の配線１１と第２の配線１２が直接に導通状態となると、大きな電流が流
れて消費電力が増大するためである。以上の理由により、期間＜Ｐ１＞において、第１の
スイッチＳＷ１はオフ状態であり、第２のスイッチＳＷ２はオン状態であり、第３のスイ
ッチＳＷ３はオン状態であり、第４のスイッチＳＷ４はオン状態とする。なお、期間＜Ｐ
１＞は、１ゲート選択期間と同程度の長さであることが好ましいが、電荷の移動が完了す
るまでの時間を考慮し、１ゲート選択期間より長くしてもよい。
＜リセット保持状態＞
期間＜Ｐ２＞は、第１の液晶素子３１および第２の液晶素子３２に、リセット電圧Ｖ１を
加え続けることが目的である。かつ、期間＜Ｐ１＞と同様に、第２の配線１２と第１の配
線１１は非導通状態であるのが好ましい。この目的のため、図７（Ｅ）に示すタイミング
チャートにおいては、ＳＷ１乃至ＳＷ４を全てオフ状態としている。しかしながら、上記
の目的を達成するための各スイッチの状態は、図７（Ｅ）に示したもの以外にも存在する
。つまり、期間＜Ｐ２＞おいては、第１の液晶素子３１および第２の液晶素子３２にリセ
ット電圧Ｖ１を加え続けることができればよいわけだから、たとえば、期間＜Ｐ１＞と同
様に、ＳＷ１はオフ状態、ＳＷ２乃至ＳＷ４はオン状態であってもよい。より一般化する
と、ＳＷ１がオフ状態であれば、ＳＷ２乃至ＳＷ４はそれぞれオン状態でもよいし、オフ
状態でもよい。このような状態であれば、第１の液晶素子３１および第２の液晶素子３２
にリセット電圧Ｖ１を加え続けることができ、かつ、第１の配線１１と第２の配線１２が
直接導通状態とはならないので、期間＜Ｐ２＞における目的を達することができる。
なお、期間＜Ｐ２＞においては、表示装置の表示は黒表示となる。したがって、期間＜Ｐ
２＞が長いほど、動画表示時の画質を向上できる。一方、期間＜Ｐ２＞が短いほど、表示
のちらつきを低減できる。なお、期間＜Ｐ２＞は、期間＜Ｐ１＞よりも長い方が好ましい
。
＜書き込み状態＞
期間＜Ｐ３＞は、第１の液晶素子３１および第２の液晶素子３２にデータ電圧Ｖ２を加え
る一方で、第１の容量素子５０にはリセット電圧Ｖ１を加え続けることが目的である。こ
の目的のため、図７（Ｅ）に示すタイミングチャートにおいては、ＳＷ１はオン状態、Ｓ
Ｗ２はオン状態、ＳＷ３はオフ状態、ＳＷ４はオフ状態としている。なお、期間＜Ｐ３＞
は、１ゲート選択期間と同程度の長さであることが好ましい。
＜分配状態＞
期間＜Ｐ４＞は、第１の容量素子５０と第２の液晶素子３２を導通状態とし、電荷を分配
することが目的である。この目的のため、図７（Ｅ）に示すタイミングチャートにおいて
は、ＳＷ１はオフ状態、ＳＷ２はオフ状態、ＳＷ３はオン状態、ＳＷ４はオフ状態として
いる。
図７（Ｅ）に示すように、期間＜Ｐ４＞における導通状態によって、第１の容量素子５０
および第２の液晶素子３２（または第１の液晶素子３１）に加えられる電圧は、分配後の
データ電圧Ｖ２´となり、第１の液晶素子３１（または第２の液晶素子３２）に加えられ
る電圧は、データ電圧Ｖ２のままである。なお、期間＜Ｐ４＞は、１ゲート選択期間と同
程度の長さであることが好ましいが、電荷の移動が完了するまでの時間を考慮し、期間＜
Ｐ３＞より長くしてもよい。
＜データ保持状態＞
期間＜Ｐ５＞においては、期間＜Ｐ４＞において各液晶素子に加えられた電圧を加え続け
ることが目的である。かつ、他の期間と同様に、第２の配線１２と第１の配線１１は非導
通状態であるのが好ましい。この目的のため、図７（Ｅ）に示すタイミングチャートにお
いては、ＳＷ１乃至ＳＷ４を全てオフ状態としている。しかしながら、上記の目的を達成
するための各スイッチの状態は、図７（Ｅ）に示したもの以外にも存在する。たとえば、
ＳＷ１、ＳＷ２、ＳＷ４がオフ状態であるならば、ＳＷ３はオフ状態であってもよいし、
オン状態であってもよい。このような状態とすることで、期間＜Ｐ４＞において各液晶素
子に加えられた電圧を加え続けることができ、かつ、第１の配線１１と第２の配線１２が
直接導通状態とはならないので、期間＜Ｐ５＞における目的を達することができる。なお
、期間＜Ｐ５＞は、期間＜Ｐ３＞よりも長い方が好ましい。
なお、図７（Ａ）では、第２のスイッチＳＷ２は、第１の液晶素子３１と第１のスイッチ
ＳＷ１の間に配置されているが、第２のスイッチＳＷ２は、第２の液晶素子３２と第１の
スイッチＳＷ１の間に配置されてもよい。より詳細には、第１のスイッチＳＷ１、第３の
スイッチＳＷ３および第４のスイッチＳＷ４がそれぞれ有する電極のうち、図７（Ａ）で
は第２の画素電極と電気的に接続されている電極を、第２の画素電極ではなく第１の画素
電極と電気的に接続されるようにしてもよい。この場合、分配後に第１の液晶素子３１と
第２の液晶素子３２に加えられる電圧は、上に示した例とは逆となる。なお、このように
第２のスイッチＳＷ２の配置を変えることで、分配後に第１の液晶素子３１と第２の液晶
素子３２に加えられる電圧を入れ替えることは、他の回路（たとえば図７（Ｂ）、図７（
Ｃ）および図７（Ｄ）に示す回路）でも適用され得る。
＜回路例（２）の他の例＞
ここで、上に説明した回路例（２）と同様な制御を行なうことが可能な、他の回路例につ
いて説明する。図７（Ａ）に示す回路例（２）の中で、第４のスイッチＳＷ４と、第４の
スイッチＳＷ４の一方の電極と電気的に接続された第１の配線１１を合わせた部分を、回
路例（１）のときと同様に、リセット回路９０と呼ぶこととする。第１の回路１０がリセ
ット状態をとることができるようにするためには、リセット回路９０は、第１の回路の内
部電極（代表的には容量電極、第１の画素電極および第２の画素電極）のうち、いずれか
一つと電気的に接続されていればよい。すなわち、リセット回路９０を容量電極と電気的
に接続した例が図７（Ａ）に示す回路であり、リセット回路９０を第１の画素電極と電気
的に接続した例が図７（Ｂ）に示す回路であり、リセット回路９０を第２の画素電極と電
気的に接続した例が図７（Ｃ）に示す回路である。図７（Ｂ）および図７（Ｃ）に示す回
路の制御については、既に説明した図７（Ａ）に示す回路の制御と同様なものを用いるこ
とができるため、詳細な説明は省略する。
図７（Ｄ）に示す回路は、図７（Ａ）、図７（Ｂ）および図７（Ｃ）に示す回路における
リセット回路９０が省略された例である。図７（Ｄ）に示す回路においては、リセット状
態とするためにリセット回路９０を用いるのではなく、第２の配線１２および第１のスイ
ッチＳＷ１を用いて実現する。すなわち、図７（Ｄ）に示す回路においては、第２の配線
１２に供給される電圧を、期間＜Ｐ３＞においてはデータ電圧Ｖ２とし、期間＜Ｐ１＞に
おいてはリセット電圧Ｖ１とする。かつ、期間＜Ｐ１＞において第１のスイッチＳＷ１を
オン状態とすることで、リセット状態を実現する。一方、他の期間においては、これまで
説明したのと同様な制御を行なうことで、書き込み状態を実現する。このように、リセッ
ト回路９０を用いなくても、第２の配線１２および第１のスイッチＳＷ１をリセット用に
も用いることで、図７（Ａ）、図７（Ｂ）および図７（Ｃ）に示す回路と同様な機能を実
現することが可能である。
＜回路例（３）＞
次に、回路例（３）として、図８（Ａ）乃至（Ｄ）に、実施の形態１で説明した第１の回
路１０の機能（３）の一部と、機能（１）を実現できる回路を示す。回路例（３）におけ
る機能（３）の一部とは、既に述べた機能（３）のうち、第１の液晶素子３１だけに選択
的にデータ電圧を書き込む導通状態を含む機能である。なお、ここでは、既に述べた機能
（３）のうち、第１の液晶素子３１だけに選択的にデータ電圧を書き込む導通状態を含む
機能についてのみ説明を行なうが、図８（Ａ）乃至（Ｄ）に示す第１の液晶素子３１およ
び第２の液晶素子３２の配置を交換すれば、既に述べた機能（３）のうち、第２の液晶素
子３２だけに選択的にデータ電圧を書き込む導通状態を含む機能を実現できることは明ら
かである。
まず、図８（Ａ）に示す回路例について説明する。図８（Ａ）に示す回路例は、第１のス
イッチ（ＳＷ１）、第２のスイッチ（ＳＷ２）、第３のスイッチ（ＳＷ３）、第４のスイ
ッチ（ＳＷ４）、第１の容量素子５０、第２の容量素子５１、第３の容量素子５２、第１
の液晶素子３１、第２の液晶素子３２、第１の配線１１、第２の配線１２、第３の配線１
３、第４の配線２１、第５の配線２２、第６の配線７１、第７の配線７２、を含む。
第１の容量素子５０の一方の電極は、第３の配線１３と電気的に接続される。ここで、第
１の容量素子５０の電極のうち、第３の配線１３と電気的に接続された電極とは別の電極
の方を、容量電極と呼ぶこととする。これは、回路例（１）および（２）と同様である。
第１の液晶素子３１の一方の電極は、第４の配線２１と電気的に接続される。ここで、第
１の液晶素子３１の電極のうち、第４の配線２１と電気的に接続された電極とは別の電極
の方を、第１の画素電極と呼ぶこととする。これは、回路例（１）および（２）と同様で
ある。
第２の液晶素子３２の一方の電極は、第５の配線２２と電気的に接続される。ここで、第
２の液晶素子３２の電極のうち、第５の配線２２と電気的に接続された電極とは別の電極
の方を、第２の画素電極と呼ぶこととする。これは、回路例（１）および（２）と同様で
ある。
第１のスイッチＳＷ１の一方の電極は、第２の配線１２と電気的に接続され、第１のスイ
ッチＳＷ１の他方の電極は、第１の画素電極と電気的に接続される。第２のスイッチＳＷ
２の一方の電極は、第１の画素電極と電気的に接続され、第２のスイッチＳＷ２の他方の
電極は、容量電極と電気的に接続される。第３のスイッチＳＷ３の一方の電極は、容量電
極と電気的に接続され、第３のスイッチＳＷ３の他方の電極は、第２の画素電極と電気的
に接続される。第４のスイッチＳＷ４の一方の電極は、容量電極と電気的に接続され、第
４のスイッチＳＷ４の他方の電極は、第１の配線１１と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第６の配線７１と電気的に接続される。第３の容量素子５２の一
方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は、
第７の配線７２と電気的に接続される。
＜回路例（３）の制御（１）＞
既に述べた回路例（１）の制御（１）と同様に、図８（Ｅ）に示すタイミングチャートに
従って、回路例（３）に含まれる各スイッチを制御することで、実施の形態１で説明した
機能（１）を実現できる。この制御方法を回路例（３）の制御（１）と呼ぶこととする。
回路例（１）の制御（１）については既に述べたため、回路例（３）の制御（１）の詳細
な説明は省略するが、簡単に述べると、ＳＷ１だけがオフ状態であるリセット状態、全て
のスイッチがオフ状態（またはリセット状態と同様）であるリセット保持状態、ＳＷ３お
よびＳＷ４がオフ状態である書き込み状態、ＳＷ３のみがオン状態である分配状態、全て
のスイッチがオフ状態（または分配状態と同様）であるデータ保持状態、という各状態を
順番にとることで、実施の形態１で説明した機能（１）を実現する。なお、図８（Ｅ）に
示すタイミングチャートは、各スイッチの制御タイミングについては図６（Ｅ）に示すも
のと同様であり、下段に示す第１の容量素子５０、第１の液晶素子３１、第２の液晶素子
３２にそれぞれ加えられる電圧値も図６（Ｅ）に示すものと同様となっている。
＜回路例（３）の制御（２）＞
さらに、既に述べた回路例（１）の制御（２）と同様に、図８（Ｆ）に示すタイミングチ
ャートに従って、回路例（３）に含まれる各スイッチを制御することで、実施の形態１で
説明した機能（３）の一部を実現できる。この制御方法を回路例（３）の制御（２）と呼
ぶこととする。回路例（１）の制御（２）については既に述べたため、回路例（３）の制
御（２）の詳細な説明は省略するが、簡単に述べると、ＳＷ１だけがオフ状態であるリセ
ット状態、全てのスイッチがオフ状態（またはリセット状態と同様）であるリセット保持
状態、ＳＷ１のみがオン状態である書き込み状態、ＳＷ２のみがオン状態である分配状態
（１）、ＳＷ３のみがオン状態である分配状態（２）、全てのスイッチがオフ状態（また
は分配状態（２）と同様）であるデータ保持状態、という各状態を順番にとることで、実
施の形態１で説明した機能（３）の一部を実現する。なお、図８（Ｆ）に示すタイミング
チャートは、各スイッチの制御タイミングについては図６（Ｆ）に示すものと同じである
が、下段に示す第１の容量素子５０、第１の液晶素子３１、第２の液晶素子３２にそれぞ
れ加えられる電圧値が図６（Ｆ）に示すものとは異なっている。
＜回路例（３）の他の例＞
ここで、上に説明した回路例（３）と同様な制御を行なうことが可能な、他の回路例につ
いて説明する。図８（Ａ）に示す回路例（３）の中で、第４のスイッチＳＷ４と、第４の
スイッチＳＷ４の一方の電極と電気的に接続された第１の配線１１を合わせた部分を、回
路例（１）または回路例（２）のときと同様に、リセット回路９０と呼ぶこととする。第
１の回路１０がリセット状態をとることができるようにするためには、リセット回路９０
は、第１の回路の内部電極（代表的には容量電極、第１の画素電極および第２の画素電極
）のうち、いずれか一つと電気的に接続されていればよい。すなわち、リセット回路９０
を容量電極と電気的に接続した例が図８（Ａ）に示す回路であり、リセット回路９０を第
１の画素電極と電気的に接続した例が図８（Ｂ）に示す回路であり、リセット回路９０を
第２の画素電極と電気的に接続した例が図８（Ｃ）に示す回路である。図８（Ｂ）および
図８（Ｃ）に示す回路の制御については、既に説明した図８（Ａ）に示す回路の制御と同
様なものを用いることができるため、詳細な説明は省略する。
図８（Ｄ）に示す回路は、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示す回路における
リセット回路９０が省略された例である。図８（Ｄ）に示す回路においては、リセット状
態とするためにリセット回路９０を用いるのではなく、第２の配線１２および第１のスイ
ッチＳＷ１を用いて実現する。すなわち、図８（Ｄ）に示す回路においては、第２の配線
１２に供給される電圧を、期間＜Ｐ３＞においてはデータ電圧Ｖ２とし、期間＜Ｐ１＞に
おいてはリセット電圧Ｖ１とする。かつ、期間＜Ｐ１＞において第１のスイッチＳＷ１を
オン状態とすることで、リセット状態を実現する。一方、他の期間においては、これまで
説明したのと同様な制御を行なうことで、書き込み状態を実現する。このように、リセッ
ト回路９０を用いなくても、第２の配線１２および第１のスイッチＳＷ１をリセット用に
も用いることで、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示す回路と同様な機能を実
現することが可能である。
＜回路例（４）＞
次に、回路例（４）として、図９（Ａ）に、実施の形態１で説明した第１の回路１０の機
能（１）、機能（２）および機能（３）を実現できる回路を示す。回路例（４）は、スイ
ッチの数に冗長性を持たせることで、回路構成を変更することなく、スイッチの制御によ
って様々な機能を実現できることが特徴である。
図９（Ａ）に示す回路例は、第１のスイッチ（ＳＷ１）、第２のスイッチ（ＳＷ２‐１）
、第３のスイッチ（ＳＷ３）、第４のスイッチ（ＳＷ４）、第５のスイッチ（ＳＷ２‐２
）、第１の容量素子５０、第２の容量素子５１、第３の容量素子５２、第１の液晶素子３
１、第２の液晶素子３２、第１の配線１１、第２の配線１２、第３の配線１３、第４の配
線２１、第５の配線２２、第６の配線７１、第７の配線７２、を含む。
第１の容量素子５０の一方の電極は、第３の配線１３と電気的に接続される。ここで、第
１の容量素子５０の電極のうち、第３の配線１３と電気的に接続された電極とは別の電極
の方を、容量電極と呼ぶこととする。これは、回路例（１）、（２）および（３）と同様
である。
第１の液晶素子３１の一方の電極は、第４の配線２１と電気的に接続される。ここで、第
１の液晶素子３１の電極のうち、第４の配線２１と電気的に接続された電極とは別の電極
の方を、第１の画素電極と呼ぶこととする。これは、回路例（１）、（２）および（３）
と同様である。
第２の液晶素子３２の一方の電極は、第５の配線２２と電気的に接続される。ここで、第
２の液晶素子３２の電極のうち、第５の配線２２と電気的に接続された電極とは別の電極
の方を、第２の画素電極と呼ぶこととする。これは、回路例（１）、（２）および（３）
と同様である。
さらに、回路例（４）には、上に挙げたもの以外にも内部電極Ｐが設けられているとして
、以下に図９（Ａ）に示す回路例の各素子の電気的接続を説明する。
第１のスイッチＳＷ１の一方の電極は、第２の配線１２と電気的に接続され、第１のスイ
ッチＳＷ１の他方の電極は、内部電極Ｐと電気的に接続される。第２のスイッチ（ＳＷ２
‐１）の一方の電極は、内部電極Ｐと電気的に接続され、第２のスイッチ（ＳＷ２‐１）
の他方の電極は、第１の画素電極と電気的に接続される。第３のスイッチＳＷ３の一方の
電極は、内部電極Ｐと電気的に接続され、第３のスイッチＳＷ３の他方の電極は、容量電
極と電気的に接続される。第４のスイッチＳＷ４の一方の電極は、内部電極Ｐと電気的に
接続され、第４のスイッチＳＷ４の他方の電極は、第１の配線１１と電気的に接続される
。第５のスイッチ（ＳＷ２‐２）の一方の電極は、内部電極Ｐと電気的に接続され、第５
のスイッチ（ＳＷ２‐２）の他方の電極は、第２の画素電極と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第６の配線７１と電気的に接続される。第３の容量素子５２の一
方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は、
第７の配線７２と電気的に接続される。
図９（Ａ）に示す回路例（４）は、各スイッチを適切に制御することによって、今まで述
べてきた第１の回路１０が有する機能（１）、機能（２）および機能（３）を実現するこ
とができる。このように、様々な機能を実現するための各スイッチの制御方法について、
図１０（Ａ）乃至図１０（Ｄ）を参照して説明する。
なお、図１０（Ａ）乃至図１０（Ｄ）では、それぞれの導通状態（リセット状態、リセッ
ト保持状態、書き込み状態、分配状態、データ保持状態）において、各スイッチの状態を
ＯＮまたはＯＦＦで示してある。このような導通状態のうち、リセット状態、リセット保
持状態、データ保持状態は、図１０（Ａ）乃至図１０（Ｄ）において同じである。すなわ
ち、リセット状態ではＳＷ１のみオフ状態でその他はオン状態、リセット保持状態では全
てオフ状態（またはリセット状態と同様）、データ保持状態では全てオフ状態（または分
配状態と同様）となっている。これらについての詳細な説明は既に述べているので省略す
る。ここでは、書き込み状態および分配状態における各スイッチの状態について説明する
。
なお、図１０（Ａ）乃至図１０（Ｄ）に示した全ての制御方法において、第２のスイッチ
（ＳＷ２‐１）および第５のスイッチ（ＳＷ２‐２）の制御方法は交換可能である。つま
り、ＳＷ２‐１をＳＷ２‐２に示すような制御方法で制御し、かつ、ＳＷ２‐２をＳＷ２
‐１に示すような制御方法で制御したとしても、その結果として第１のサブ画素と第２の
サブ画素の役割が交換されるだけで、本質的な動作としては変わりがないことは明らかで
ある。
＜回路例（４）の制御（１）＞
回路例（４）の制御（１）として、図１０（Ａ）に示すように各スイッチを制御する場合
について説明する。図１０（Ａ）に示す制御方法は、回路例（１）または（３）によって
実現される機能（１）を、回路例（４）によって実現する場合の制御方法である。図１０
（Ａ）に示す制御方法は、まず、リセット状態およびリセット保持状態をとった後、書き
込み状態において、ＳＷ１をオン状態、ＳＷ２‐１をオン状態、ＳＷ２‐２をオフ状態、
ＳＷ３をオン状態、ＳＷ４をオフ状態とする。こうすることで、第１の容量素子５０およ
び第１の液晶素子３１にデータ電圧Ｖ２を書き込み、第２の液晶素子３２にはリセット電
圧Ｖ１が加えられた状態を維持することができる。書き込み状態の後の分配状態において
は、ＳＷ１をオフ状態、ＳＷ２‐１をオフ状態、ＳＷ２‐２をオン状態、ＳＷ３をオン状
態、ＳＷ４をオフ状態とする。こうすることで、第１の容量素子５０および第２の液晶素
子３２において電荷を分配させることができる。そして、分配状態の後は、既に述べた方
法によりデータ保持状態をとる。
＜回路例（４）の制御（２）＞
回路例（４）の制御（２）として、図１０（Ｂ）に示すように各スイッチを制御する場合
について説明する。図１０（Ｂ）に示す制御方法は、回路例（２）によって実現される機
能（２）を、回路例（４）によって実現する場合の制御方法である。図１０（Ｂ）に示す
制御方法は、まず、リセット状態およびリセット保持状態をとった後、書き込み状態にお
いて、ＳＷ１をオン状態、ＳＷ２‐１をオン状態、ＳＷ２‐２をオン状態、ＳＷ３をオフ
状態、ＳＷ４をオフ状態とする。こうすることで、第１の液晶素子３１および第２の液晶
素子３２にデータ電圧Ｖ２を書き込み、第１の容量素子５０にはリセット電圧Ｖ１が加え
られた状態を維持することができる。書き込み状態の後の分配状態においては、ＳＷ１を
オフ状態、ＳＷ２‐１をオフ状態、ＳＷ２‐２をオン状態、ＳＷ３をオン状態、ＳＷ４を
オフ状態とする。こうすることで、第１の容量素子５０および第２の液晶素子３２におい
て電荷を分配させることができる。そして、分配状態の後は、既に述べた方法によりデー
タ保持状態をとる。
＜回路例（４）の制御（３）＞
回路例（４）の制御（３）として、図１０（Ｃ）に示すように各スイッチを制御する場合
について説明する。図１０（Ｃ）に示す制御方法は、回路例（３）によって実現される機
能（３）の一部を、回路例（４）によって実現する場合の制御方法である。図１０（Ｃ）
に示す制御方法は、まず、リセット状態およびリセット保持状態をとった後、書き込み状
態において、ＳＷ１をオン状態、ＳＷ２‐１をオン状態、ＳＷ２‐２をオフ状態、ＳＷ３
をオフ状態、ＳＷ４をオフ状態とする。こうすることで、第１の液晶素子３１にデータ電
圧Ｖ２を書き込み、第１の容量素子５０および第２の液晶素子３２にはリセット電圧Ｖ１
が加えられた状態を維持することができる。書き込み状態の後の分配状態（１）において
は、ＳＷ１をオフ状態、ＳＷ２‐１をオン状態、ＳＷ２‐２をオフ状態、ＳＷ３をオン状
態、ＳＷ４をオフ状態とする。こうすることで、第１の容量素子５０および第１の液晶素
子３１において電荷を分配させることができる。その後、分配状態（２）においては、Ｓ
Ｗ１をオフ状態、ＳＷ２‐１をオフ状態、ＳＷ２‐２をオン状態、ＳＷ３をオン状態、Ｓ
Ｗ４をオフ状態とする。こうすることで、第１の容量素子５０および第２の液晶素子３２
において電荷を分配させることができる。そして、分配状態の後は、既に述べた方法によ
りデータ保持状態をとる。
＜回路例（４）の制御（４）＞
回路例（４）の制御（４）として、図１０（Ｄ）に示すように各スイッチを制御する場合
について説明する。図１０（Ｄ）に示す制御方法は、回路例（１）によって実現される機
能（３）の一部を、回路例（４）によって実現する場合の制御方法である。図１０（Ｄ）
に示す制御方法は、まず、リセット状態およびリセット保持状態をとった後、書き込み状
態において、ＳＷ１をオン状態、ＳＷ２‐１をオフ状態、ＳＷ２‐２をオフ状態、ＳＷ３
をオン状態、ＳＷ４をオフ状態とする。こうすることで、第１の容量素子５０にデータ電
圧Ｖ２を書き込み、第１の液晶素子３１および第２の液晶素子３２にはリセット電圧Ｖ１
が加えられた状態を維持することができる。書き込み状態の後の分配状態（１）において
は、ＳＷ１をオフ状態、ＳＷ２‐１をオン状態、ＳＷ２‐２をオフ状態、ＳＷ３をオン状
態、ＳＷ４をオフ状態とする。こうすることで、第１の容量素子５０および第１の液晶素
子３１において電荷を分配させることができる。その後、分配状態（２）においては、Ｓ
Ｗ１をオフ状態、ＳＷ２‐１をオフ状態、ＳＷ２‐２をオン状態、ＳＷ３をオン状態、Ｓ
Ｗ４をオフ状態とする。こうすることで、第１の容量素子５０および第２の液晶素子３２
において電荷を分配させることができる。そして、分配状態の後は、既に述べた方法によ
りデータ保持状態をとる。
＜回路例（４）の制御方法の選択＞
このように、図９（Ａ）に示す回路例（４）は、各素子（第１の容量素子５０、第１の液
晶素子３１、第２の液晶素子３２）にそれぞれ個別にデータ電圧Ｖ２を書き込むことがで
き、さらに、電荷の分配も、全ての組み合わせにおいて行なうことができる。その結果、
これまで述べてきた機能（１）、機能（２）および機能（３）を、回路例（４）だけで全
て実現することができる。そのため、図９（Ａ）に示す回路例（４）は、状況に応じて上
記機能を切り替えるという用途に用いることができる。
図１０（Ａ）に示すように各スイッチを制御する場合（機能（１））の利点について説明
する。このとき、書き込み状態時およびデータ保持状態時に、第１の液晶素子３１には、
データ電圧Ｖ２がそのまま加えられて保持される。これは、第１の液晶素子３１による表
示は、各素子の容量値のばらつきの影響を受けないことを意味する。そのため、均一な表
示が可能となるという利点を有する。なお、図６（Ａ）乃至図６（Ｄ）に示す回路例（１
）によって機能（１）を実現した場合、および図８（Ａ）乃至図８（Ｄ）に示す回路例（
３）によって機能（１）を実現した場合においても、同様な利点を有する。
次に、図１０（Ｂ）に示すように各スイッチを制御する場合（機能（２））の利点につい
て説明する。このとき、書き込み状態時に第１の液晶素子３１および第２の液晶素子３２
に加えられる電圧はＶ２であり、データ保持状態時に加えられる電圧はＶ２´およびＶ２
´´である。ここで、液晶素子がノーマリーブラックの特性を持つ場合、Ｖ２´´＜Ｖ２
´＜Ｖ２が成り立つことから、これは液晶素子の応答速度を速めるオーバードライブであ
ることがわかる。通常、オーバードライブを行なうためには、ルックアップテーブル（Ｌ
ＵＴ）等による画像データの変換処理が必要となり、製造コストおよび消費電力が増大し
てしまうが、機能（２）による駆動では、データ電圧Ｖ２および分配後の電圧Ｖ２´およ
びＶ２´´を適切に設定することにより、画像データの変換処理を伴わずにオーバードラ
イブを行なうことが可能となる。その結果、製造コストおよび消費電力の増大なしに、液
晶素子の応答速度を速めることができ、動画表示時の画質を向上させることができる。な
お、図７（Ａ）乃至図７（Ｄ）に示す回路例（２）によって機能（２）を実現した場合に
おいても、同様な利点を有する。
次に、図１０（Ｃ）または（Ｄ）に示すように各スイッチを制御する場合（機能（３））
の利点について説明する。このとき、書き込み状態時にデータ電圧Ｖ２が書き込まれる対
象となる素子は、第１の容量素子５０、第１の液晶素子３１、第２の液晶素子３２のいず
れか一つである。したがって、書き込み時の負荷が小さいため、消費電力を小さくするこ
とができる。なお、図６（Ａ）乃至図６（Ｄ）に示す回路例（１）によって機能（３）を
実現した場合、および図８（Ａ）乃至図８（Ｄ）に示す回路例（３）によって機能（３）
を実現した場合においても、同様な利点を有する。
図９（Ａ）に示す回路例（４）は、このような利点を持つ各機能を、状況に応じて切り替
えることが可能である。たとえば、均一な表示が特に必要となる状況（静止画表示時等）
においては、機能（１）によって表示を行い、液晶素子の応答速度を速めることが特に必
要となる状況（動画表示時等）においては、機能（２）によって表示を行い、消費電力を
小さくすることが特に必要となる状況（電池駆動時等）においては、機能（３）によって
表示を行う、等の切り替えを行なうこともできる。
なお、上記の例以外にも、機能（１）によって均一な表示を行いつつ、ＬＵＴ等による画
像データ変換を行なうことでオーバードライブすることにより、液晶素子の応答速度も速
めるという構成をとることもできる。
＜回路例（４）の他の例＞
なお、回路例（４）においても、既に述べた回路例（１）、回路例（２）、回路例（３）
と同様に、リセット回路９０の接続先を様々に変更することができる。リセット回路９０
の他の接続先としては、たとえば、第１の画素電極（図９（Ｂ））、第２の画素電極（図
９（Ｃ））、容量電極（図９（Ｄ））、等が挙げられる。さらに、既に述べた回路例（１
）、回路例（２）、回路例（３）と同様に、リセット回路９０を省略してもよい（図９（
Ｅ））。
なお、本実施の形態における回路例（回路例（１）、回路例（２）、回路例（３）および
回路例（４））が有する第１乃至第７の配線を、それぞれが有する役割から区別すると、
次のようになっている。第１の配線１１は、リセット電圧Ｖ１が加えられるリセット線と
しての機能を有することができる。第２の配線１２は、データ電圧Ｖ２が加えられるデー
タ線としての機能を有することができる。第３の配線１３は、第１の容量素子５０に加え
られる電圧を制御するためのコモン線としての機能を有することができる。第４の配線２
１は、第１の液晶素子３１に加えられる電圧を制御するための液晶共通電極としての機能
を有することができる。第５の配線２２は、第２の液晶素子３２に加えられる電圧を制御
するための液晶共通電極としての機能を有することができる。第６の配線７１は、第２の
容量素子５１に加えられる電圧を制御するためのコモン線としての機能を有することがで
きる。第７の配線７２は、第３の容量素子５２に加えられる電圧を制御するためのコモン
線としての機能を有することができる。ただし、これに限定されず、各配線は様々な役割
を有することができる。特に、同じ電圧を加えるための配線同士は、互いに電気的に接続
された、共通の配線とすることができる。共通の配線とすることで、回路における配線の
面積を低減することができるので、開口率を向上させることができ、その結果、消費電力
を低減することができる。
なお、本実施の形態においては、表示素子を液晶素子として説明したが、他の表示素子、
たとえば自発光する素子、蛍光体の発光を利用する素子、外光の反射を利用する素子、等
を用いることもできる。自発光する素子を用いた表示装置は、たとえば有機ＥＬディスプ
レイ、無機ＥＬディスプレイ等が挙げられる。蛍光体の発光を利用する素子を用いた表示
装置は、たとえば陰極線管（ＣＲＴ）を用いたもの、プラズマディスプレイパネル（ＰＤ
Ｐ）、フィールドエミッションディスプレイ（ＦＥＤ）、等が挙げられる。外光の反射を
利用する素子を用いた表示装置は、たとえば電子ペーパー等が挙げられる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態３）
本実施の形態においては、実施の形態２で説明した様々な回路例について、より具体化し
て説明する。実施の形態２においては、第１の回路１０に含まれる複数のスイッチの導通
状態およびタイミングチャートに言及したが、本実施の形態においては、実施の形態２で
説明した様々な回路例において示したスイッチとして、トランジスタを用いた場合の回路
図の具体例を示して詳細に説明する。
＜回路例（１）の具体例（１）＞
まず、実施の形態２における回路例（１）の具体例について述べる。図１１（Ａ）に示す
回路は、図６（Ａ）で示した回路例（１）の具体例（１）であり、第１のトランジスタＴ
ｒ１と、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトランジス
タＴｒ４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と、第
１の液晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０２と
、第３の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０６と
、第７の配線１０７と、第８の配線１０８と、第９の配線１０９と、第１０の配線１１０
と、を有する。
第１の容量素子５０の一方の電極は、第８の配線１０８と電気的に接続される。ここで、
第１の容量素子５０の電極のうち、第８の配線１０８と電気的に接続された電極とは別の
電極の方を、容量電極と呼ぶこととする。
第１の液晶素子３１の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第１の液晶素子３１の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第１の画素電極と呼ぶこととする。
第２の液晶素子３２の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第２の液晶素子３２の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第２の画素電極と呼ぶこととする。
第１のトランジスタＴｒ１のソース電極またはドレイン電極の一方の電極は、第５の配線
１０５と電気的に接続され、第１のトランジスタＴｒ１のソース電極またはドレイン電極
の他方の電極は、容量電極と電気的に接続され、第１のトランジスタＴｒ１のゲート電極
は、第１の配線１０１と電気的に接続される。
第２のトランジスタＴｒ２のソース電極またはドレイン電極の一方の電極は、容量電極と
電気的に接続され、第２のトランジスタＴｒ２のソース電極またはドレイン電極の他方の
電極は、第１の画素電極と電気的に接続され、第２のトランジスタＴｒ２のゲート電極は
、第２の配線１０２と電気的に接続される。
第３のトランジスタＴｒ３のソース電極またはドレイン電極の一方の電極は、容量電極と
電気的に接続され、第３のトランジスタＴｒ３のソース電極またはドレイン電極の他方の
電極は、第２の画素電極と電気的に接続され、第３のトランジスタＴｒ３のゲート電極は
、第３の配線１０３と電気的に接続される。
第４のトランジスタＴｒ４のソース電極またはドレイン電極の一方の電極は、容量電極と
電気的に接続され、第４のトランジスタＴｒ４のソース電極またはドレイン電極の他方の
電極は、第７の配線１０７と電気的に接続され、第４のトランジスタＴｒ４のゲート電極
は、第４の配線１０４と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第９の配線１０９と電気的に接続される。第３の容量素子５２の
一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は
、第１０の配線１１０と電気的に接続される。
なお、各トランジスタのチャネル長Ｌに対するチャネル幅Ｗ（Ｗ／Ｌ）をトランジスタの
サイズとする。トランジスタは、サイズが大きいほど、オン状態時の電流を大きくするこ
とができる（オン状態時の電気的抵抗を小さくすることができる）。ここで、各トランジ
スタのサイズＷ／Ｌは、（Ｔｒ１またはＴｒ４）＞（Ｔｒ２またはＴｒ３）であることが
好ましい。なぜならば、リセット状態または書き込み状態のときに、Ｔｒ１またはＴｒ４
には、Ｔｒ２またはＴｒ３に流れる電流よりも大きな電流がながれるためである。こうす
ることで、素早く書き込みまたはリセットを行うことができる。さらに詳細には、Ｔｒ１
およびＴｒ４のサイズについては、Ｔｒ１＞Ｔｒ４であることが好ましい。なぜならば、
Ｔｒ１によって行なわれる電圧の書き込みは、１ゲート選択期間内に収まるように行なわ
れるため、時間的な余裕がより少ないからである。Ｔｒ２およびＴｒ３のサイズについて
は、それぞれが電気的に接続されている液晶素子または容量素子が有する電極がより大き
い方が、トランジスタのサイズも大きいことが好ましい。なぜならば、電極が大きい素子
は静電容量値も大きくなるため、そのような素子に対しては、より大きな電流によって書
き込み、リセット、分配等が行なわれる必要があるからである。
なお、図１１（Ａ）に示す回路は、基板上に並置されることで表示部が形成される。そし
て、図１１（Ａ）に示す回路は表示部を形成する回路の最小単位であり、これを画素また
は画素回路と呼ぶ。
なお、図１１（Ａ）に示す回路が有する第１乃至第１０の配線は、それぞれ隣接する画素
回路と共有される。
なお、図１３（Ｄ）に示すように、第６の配線１０６と、第７の配線１０７は、それぞれ
電気的に接続されていてもよい。さらに、第７の配線１０７と同様に、第８の配線１０８
乃至第１０の配線１１０についても、第６の配線１０６それぞれ電気的に接続されていて
もよい。
なお、図１１（Ａ）に示す回路が有する第１乃至第１０の配線を、それぞれが有する役割
から区別すると、次のようになっている。第１の配線１０１は、第１のトランジスタＴｒ
１を制御するための第１の走査線としての機能を有することができる。第２の配線１０２
は、第２のトランジスタＴｒ２を制御するための第２の走査線としての機能を有すること
ができる。第３の配線１０３は、第３のトランジスタＴｒ３を制御するための第３の走査
線としての機能を有することができる。第４の配線１０４は、第４のトランジスタＴｒ４
を制御するための第４の走査線としての機能を有することができる。第５の配線１０５は
、データ電圧が加えられるデータ線としての機能を有することができる。第６の配線１０
６は、液晶素子に加えられる電圧を制御するための液晶共通電極としての機能を有するこ
とができる。第７の配線１０７は、リセット電圧が加えられるリセット線としての機能を
有することができる。第８の配線１０８は、第１の容量素子５０に加えられる電圧を制御
するための第１の容量線としての機能を有することができる。第９の配線１０９は、第２
の容量素子５１に加えられる電圧を制御するための第２の容量配線としての機能を有する
ことができる。第１０の配線１１０は、第３の容量素子５２に加えられる電圧を制御する
ための第３の容量配線としての機能を有することができる。ただし、これに限定されず、
各配線は様々な役割を有することができる。特に、同じ電圧を加えるための配線同士は、
互いに電気的に接続された、共通の配線とすることができる。共通の配線とすることで、
回路における配線の面積を低減することができるので、開口率を向上させることができ、
その結果、消費電力を低減することができる。さらに具体的には、液晶共通電極がトラン
ジスタ基板側に設けられる構成の液晶素子（ＩＰＳモード、ＦＦＳモード等）が用いられ
る場合は、第６の配線１０６と、第７の配線１０７、第８の配線１０８、第９の配線１０
９および第１０の配線１１０を、互いに電気的に接続させることができる。
＜回路例（１）の具体例（２）＞
次に、実施の形態２における回路例（１）の他の具体例について述べる。図１１（Ｂ）に
示す回路は、図６（Ａ）で示した回路例（１）の具体例（２）であり、第１のトランジス
タＴｒ１と、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトラン
ジスタＴｒ４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と
、第１の液晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０
２と、第３の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０
６と、第７の配線１０７と、第８の配線１０８と、第９の配線１０９と、を有する。
回路例（１）の具体例（２）と、回路例（１）の具体例（１）が異なっている点は、回路
例（１）の具体例（１）では配置されていた第１０の配線１１０が回路例（１）の具体例
（２）では配置されない点と、それに伴って第３の容量素子５２の電気的接続が回路例（
１）の具体例（１）とは異なる点である。回路例（１）の具体例（２）においては、第３
の容量素子５２の一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５
２の他方の電極は、第９の配線１０９と電気的に接続される。回路例（１）の具体例（２
）のその他の接続は、回路例（１）の具体例（１）と同様である。
このように、配線の数が減ることにより、表示部内の配線面積を低減することができるた
め、開口率が向上し消費電力を低減させることができる。なお、回路例（１）の具体例（
１）のように配線数が多い場合は、各素子に確実に電圧を供給することができるため、動
作が安定するという利点がある。
なお、回路例（１）の具体例（２）においては、配線数の低減に伴って、第２の容量素子
５１と第３の容量素子５２の電気的接続先が共通となる例を挙げたが、共通となる対象は
これに限定されず、様々な組み合わせをとることができる。たとえば、第１の容量素子５
０と第３の容量素子５２の電気的接続が共通となってもよいし、第４のトランジスタＴｒ
４と第３の容量素子５２の電気的接続が共通となってもよいし、第４のトランジスタＴｒ
４と第２の容量素子５１の電気的接続が共通となってもよいし、第４のトランジスタＴｒ
４と第１の容量素子５０の電気的接続が共通となってもよい。
＜回路例（１）の具体例（３）＞
次に、実施の形態２における回路例（１）の他の具体例について述べる。図１１（Ｃ）に
示す回路は、図６（Ａ）で示した回路例（１）の具体例（３）であり、第１のトランジス
タＴｒ１と、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトラン
ジスタＴｒ４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と
、第１の液晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０
２と、第３の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０
６と、第７の配線１０７と、第８の配線１０８と、を有する。
回路例（１）の具体例（３）と、回路例（１）の具体例（２）が異なっている点は、回路
例（１）の具体例（２）では配置されていた第９の配線１０９が回路例（１）の具体例（
３）では配置されない点と、それに伴って第２の容量素子５１および第３の容量素子５２
の電気的接続が回路例（１）の具体例（２）とは異なる点である。回路例（１）の具体例
（３）においては、第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続
され、第２の容量素子５１の他方の電極は、第８の配線１０８と電気的に接続され、第３
の容量素子５２の一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５
２の他方の電極は、第８の配線１０８と電気的に接続される。回路例（１）の具体例（３
）のその他の接続は、回路例（１）の具体例（２）と同様である。
このように、配線の数が減ることにより、表示部内の配線面積を低減することができるた
め、開口率が向上し消費電力を低減させることができる。なお、回路例（１）の具体例（
１）および（２）のように配線数が多い場合は、各素子に確実に電圧を供給することがで
きるため、動作が安定するという利点がある。
なお、回路例（１）の具体例（３）においては、配線数の低減に伴って、第１の容量素子
５０、第２の容量素子５１および第３の容量素子５２の電気的接続先が共通となる例を挙
げたが、共通となる対象はこれに限定されず、様々な組み合わせをとることができる。た
とえば、第４のトランジスタＴｒ４、第２の容量素子５１および第３の容量素子５２の電
気的接続が共通となってもよいし、第４のトランジスタＴｒ４、第３の容量素子５２およ
び第１の容量素子５０の電気的接続が共通となってもよいし、第４のトランジスタＴｒ４
、第１の容量素子５０および第２の容量素子５１の電気的接続が共通となってもよい。
＜回路例（１）の具体例（４）＞
次に、実施の形態２における回路例（１）の他の具体例について述べる。図１１（Ｄ）に
示す回路は、図６（Ａ）で示した回路例（１）の具体例（４）であり、第１のトランジス
タＴｒ１と、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトラン
ジスタＴｒ４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と
、第１の液晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０
２と、第３の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０
６と、第７の配線１０７と、を有する。
回路例（１）の具体例（４）と、回路例（１）の具体例（３）が異なっている点は、回路
例（１）の具体例（３）では配置されていた第８の配線１０８が回路例（１）の具体例（
４）では配置されない点と、それに伴って第１の容量素子５０、第２の容量素子５１およ
び第３の容量素子５２の電気的接続が回路例（１）の具体例（３）とは異なる点である。
回路例（１）の具体例（４）においては、第１の容量素子５０の一方の電極は、容量電極
と電気的に接続され、第１の容量素子５０の他方の電極は、第７の配線１０７と電気的に
接続され、第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第
２の容量素子５１の他方の電極は、第７の配線１０７と電気的に接続され、第３の容量素
子５２の一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方
の電極は、第７の配線１０７と電気的に接続される。回路例（１）の具体例（４）のその
他の接続は、回路例（１）の具体例（３）と同様である。
このように、配線の数が減ることにより、表示部内の配線面積を低減することができるた
め、開口率が向上し消費電力を低減させることができる。なお、回路例（１）の具体例（
１）乃至（３）のように配線数が多い場合は、各素子に確実に電圧を供給することができ
るため、動作が安定するという利点がある。
なお、回路例（１）の具体例（４）においては、常に一定の電圧が加えられる配線、いわ
ゆる電源線（液晶共通電極以外）が画素回路内に１本だけ配置される構成あるため、安定
な動作と開口率のバランスがよく、特に有用な画素回路である。
なお、回路例（１）の具体例（４）が有する第７の配線は、複数の素子に共通して接続さ
れているため、共通電源線またはコモン線等と記されることもある。
＜回路例（１）の具体例（５）＞
次に、実施の形態２における回路例（１）の他の具体例について述べる。図１２（Ａ）に
示す回路は、図６（Ａ）で示した回路例（１）の具体例（５）であり、第１のトランジス
タＴｒ１と、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトラン
ジスタＴｒ４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と
、第１の液晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０
２と、第３の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０
６と、を有する。
回路例（１）の具体例（５）においては、回路例（１）の具体例（１）乃至（４）で示し
たような、いわゆる電源線（液晶共通電極以外）を１本も配置しない画素構成である。こ
の場合、画素回路内で一定の電圧が必要となる電極については、隣接する画素の走査線と
電気的に接続されることで、一定の電圧が供給される。つまり、隣接する画素の走査線を
電源線として用いることができる。
回路例（１）の具体例（５）においては、第ｋ行に属する画素の第１の容量素子５０の一
方の電極は、当該画素の容量電極と電気的に接続され、第１の容量素子５０の他方の電極
は、第（ｋ−１）行に属する画素の第４の配線１０４と電気的に接続され、第ｋ行に属す
る画素の第２の容量素子５１の一方の電極は、当該画素の第１の画素電極と電気的に接続
され、第２の容量素子５１の他方の電極は、第（ｋ−１）行に属する画素の第４の配線１
０４と電気的に接続され、第ｋ行に属する画素の第３の容量素子５２の一方の電極は、当
該画素の第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は、第（
ｋ−１）行に属する画素の第４の配線１０４と電気的に接続され、第ｋ行に属する画素の
第４のトランジスタＴｒ４のソース電極またはドレイン電極の一方の電極は、当該画素の
容量電極と電気的に接続され、第４のトランジスタＴｒ４のソース電極またはドレイン電
極の他方の電極は、第（ｋ−１）行に属する画素の第４の配線１０４と電気的に接続され
、第４のトランジスタＴｒ４のゲート電極は、当該画素の第４の配線１０４と電気的に接
続される。回路例（１）の具体例（５）のその他の接続は、回路例（１）の具体例（４）
と同様である。なお、ｋは２以上ｎ以下の整数である（ｎは表示部の行数）。
電源線として用いる走査線は、当該画素が属する行（第ｋ行）が選択されるタイミングよ
りも前に選択される行に属する画素のものであることが好ましい。代表的には、回路例（
１）の具体例（５）に示すように、第（ｋ−１）行に属する画素の、第４の走査線を電源
線として用いることができる。この理由について、図１２（Ｂ）に示すタイミングチャー
トを用いて以下に説明する。
図１２（Ｂ）に示すタイミングチャートは、既に述べた機能（１）を実現するために、第
（ｋ−１）行に属する画素の第１の配線１０１、第２の配線１０２、第３の配線１０３、
第４の配線１０４と、第ｋ行に属する画素の第１の配線１０１、第２の配線１０２、第３
の配線１０３、第４の配線１０４のそれぞれに加えられる電圧を、時間軸に沿って示した
ものである。
図１２（Ｂ）に示すように、第（ｋ−１）行に属する画素と、第ｋ行に属する画素では、
各スイッチの導通状態は時間的にずれて現れる。図１２（Ｂ）に示すタイミングチャート
では、このずれ量は１ゲート選択期間となっている。
このように、各走査線に加えられる電圧は時間的に変化するものであるが、電圧が変化す
る期間は限られている。たとえば、表示部の行数が４８０である場合、１ゲート選択期間
は、長くても１フレームの１／４８０に過ぎない。つまり、走査線に加えられる電圧がハ
イレベルとなる期間は全体の１／４８０に過ぎず、残りの４７９／４８０の期間は、ずっ
とローレベルの電圧が加えられていることになる。このような比率の違いによって、走査
線をローレベルの電源線として利用できる。
ただし、たとえわずかな比率であっても、回路が重要な動作を行なっている期間に、電源
線として利用している走査線の電圧が変化してしまうことは、できる限り避けたほうが好
ましい。具体的に、機能（１）においては、リセット状態、書き込み状態、分配状態とな
っている期間に、走査線の電圧が変化してしまうと、リセット、書き込み、分配が正しく
行なわれない可能性があるため、これは避けたほうが好ましい。
第ｋ行に属する画素がリセット状態（期間＜Ｐ１＞）、書き込み状態（期間＜Ｐ３＞）、
分配状態（期間＜Ｐ４＞）となっているときに、加えられる電圧がハイレベルとなってい
ないという条件を満たす走査線は、第（ｋ−１）行に属する画素の走査線の中では、第１
の配線１０１、第２の配線１０２、第４の配線１０４であることがわかる。その中でも、
電圧の変化の頻度が少ないのは第１の配線１０１および第４の配線１０４である。さらに
、走査線の電圧の変化が表示に与える影響が小さいのは、第４の配線１０４である。なぜ
ならば、第（ｋ−１）行に属する画素の第４の配線１０４は、第ｋ行に属する画素がリセ
ット状態となる前にハイレベルとなるため、この電圧の変化で第ｋ行に属する画素にどの
ような影響があったとしても、その後に現れるリセット状態により、表示は強制的に黒表
示となることになるためである。
このような理由で、図１２（Ａ）に示す回路においては、第（ｋ−１）行に属する画素の
第４の走査線を電源線として用いている。しかし、これ以外の走査線を電源線として利用
することもできる。たとえば、第（ｋ−１）行に属する画素の第１の走査線または第２の
走査線を利用することもできる。さらに、第（ｋ−１）行よりも前の行に属する走査線を
、第ｋ行に属する画素の電源線として用いることもできる。いずれにしても、上述した条
件を満たす走査線であれば、電源線として利用することができる。
このように、走査線を電源線として利用することで、配線の数が減り、表示部内の配線面
積を低減することができるため、開口率が向上し、消費電力を低減させることができる。
＜回路例（２）の具体例＞
次に、実施の形態２における回路例（２）の具体例について述べる。図１３（Ａ）に示す
回路は、図７（Ａ）で示した回路例（２）の具体例であり、第１のトランジスタＴｒ１と
、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトランジスタＴｒ
４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と、第１の液
晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０２と、第３
の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０６と、第７
の配線１０７と、を有する。
第１の容量素子５０の一方の電極は、第７の配線１０７と電気的に接続される。ここで、
第１の容量素子５０の電極のうち、第７の配線１０７と電気的に接続された電極とは別の
電極の方を、容量電極と呼ぶこととする。
第１の液晶素子３１の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第１の液晶素子３１の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第１の画素電極と呼ぶこととする。
第２の液晶素子３２の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第２の液晶素子３２の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第２の画素電極と呼ぶこととする。
第１のトランジスタＴｒ１のソース電極またはドレイン電極の一方の電極は、第５の配線
１０５と電気的に接続され、第１のトランジスタＴｒ１のソース電極またはドレイン電極
の他方の電極は、第２の画素電極と電気的に接続され、第１のトランジスタＴｒ１のゲー
ト電極は、第１の配線１０１と電気的に接続される。
第２のトランジスタＴｒ２のソース電極またはドレイン電極の一方の電極は、第２の画素
電極と電気的に接続され、第２のトランジスタＴｒ２のソース電極またはドレイン電極の
他方の電極は、第１の画素電極と電気的に接続され、第２のトランジスタＴｒ２のゲート
電極は、第２の配線１０２と電気的に接続される。
第３のトランジスタＴｒ３のソース電極またはドレイン電極の一方の電極は、容量電極と
電気的に接続され、第３のトランジスタＴｒ３のソース電極またはドレイン電極の他方の
電極は、第２の画素電極と電気的に接続され、第３のトランジスタＴｒ３のゲート電極は
、第３の配線１０３と電気的に接続される。
第４のトランジスタＴｒ４のソース電極またはドレイン電極の一方の電極は、第２の画素
電極と電気的に接続され、第４のトランジスタＴｒ４のソース電極またはドレイン電極の
他方の電極は、第７の配線１０７と電気的に接続され、第４のトランジスタＴｒ４のゲー
ト電極は、第４の配線１０４と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第７の配線１０７と電気的に接続される。
第３の容量素子５２の一方の電極は、第２の画素電極と電気的に接続され、第３の容量素
子５２の他方の電極は、第７の配線１０７と電気的に接続される。
ここで、各トランジスタのサイズＷ／Ｌは、（Ｔｒ１またはＴｒ４）＞（Ｔｒ２またはＴ
ｒ３）であることが好ましい。なぜならば、リセット状態または書き込み状態のときに、
Ｔｒ１またはＴｒ４には、Ｔｒ２またはＴｒ３に流れる電流よりも大きな電流がながれる
ためである。こうすることで、素早く書き込みまたはリセットを行うことができる。さら
に詳細には、Ｔｒ１およびＴｒ４のサイズについては、Ｔｒ１＞Ｔｒ４であることが好ま
しい。なぜならば、Ｔｒ１によって行なわれる電圧の書き込みは、１ゲート選択期間内に
収まるように行なわれるため、時間的な余裕がより少ないからである。Ｔｒ２およびＴｒ
３のサイズについては、それぞれが電気的に接続されている液晶素子または容量素子が有
する電極がより大きい方が、トランジスタのサイズも大きいことが好ましい。なぜならば
、電極が大きい素子は静電容量値も大きくなるため、そのような素子に対しては、より大
きな電流によって書き込み、リセット、分配等が行なわれる必要があるからである。
なお、図１３（Ａ）に示す回路は、基板上に並置されることで表示部が形成される。そし
て、図１３（Ａ）に示す回路は表示部を形成する回路の最小単位であり、これを画素また
は画素回路と呼ぶ。
なお、図１３（Ａ）に示す回路が有する第１乃至第７の配線は、それぞれ隣接する画素回
路と共有される。
なお、図１３（Ｄ）に示すように、第６の配線１０６と、第７の配線１０７は、それぞれ
電気的に接続されていてもよい。
なお、図１３（Ａ）に示す回路が有する第１乃至第７の配線を、それぞれが有する役割か
ら区別すると、次のようになっている。第１の配線１０１は、第１のトランジスタＴｒ１
を制御するための第１の走査線としての機能を有することができる。第２の配線１０２は
、第２のトランジスタＴｒ２を制御するための第２の走査線としての機能を有することが
できる。第３の配線１０３は、第３のトランジスタＴｒ３を制御するための第３の走査線
としての機能を有することができる。第４の配線１０４は、第４のトランジスタＴｒ４を
制御するための第４の走査線としての機能を有することができる。第５の配線１０５は、
データ電圧が加えられるデータ線としての機能を有することができる。第６の配線１０６
は、液晶素子に加えられる電圧を制御するための液晶共通電極としての機能を有すること
ができる。第７の配線１０７は、共通の電圧が加えられるコモン線としての機能を有する
ことができる。ただし、これに限定されず、各配線は様々な役割を有することができる。
特に、同じ電圧を加えるための配線同士は、互いに電気的に接続された、共通の配線とす
ることができる。共通の配線とすることで、回路における配線の面積を低減することがで
きるので、開口率を向上させることができ、その結果、消費電力を低減することができる
。さらに具体的には、液晶共通電極がトランジスタ基板側に設けられる構成の液晶素子（
ＩＰＳモード、ＦＦＳモード等）が用いられる場合は、第６の配線１０６と、第７の配線
１０７を、互いに電気的に接続させることができる。
なお、回路例（２）の具体例としては、重複した説明を避けるため、液晶共通電極以外の
電源線が一つの画素回路内に１本である場合のみを挙げているが、回路例（２）において
も、回路例（１）の具体例（１）乃至（４）で述べたように、様々な本数の電源線を用い
ることができる。さらに、回路例（１）の具体例（５）で述べたように、電源線を省略す
ることもできる。
＜回路例（３）の具体例＞
次に、実施の形態２における回路例（３）の具体例について述べる。図１３（Ｂ）に示す
回路は、図８（Ａ）で示した回路例（３）の具体例であり、第１のトランジスタＴｒ１と
、第２のトランジスタＴｒ２と、第３のトランジスタＴｒ３と、第４のトランジスタＴｒ
４と、第１の容量素子５０と、第２の容量素子５１と、第３の容量素子５２と、第１の液
晶素子３１と、第２の液晶素子３２と、第１の配線１０１と、第２の配線１０２と、第３
の配線１０３と、第４の配線１０４と、第５の配線１０５と、第６の配線１０６と、第７
の配線１０７と、を有する。
第１の容量素子５０の一方の電極は、第７の配線１０７と電気的に接続される。ここで、
第１の容量素子５０の電極のうち、第７の配線１０７と電気的に接続された電極とは別の
電極の方を、容量電極と呼ぶこととする。
第１の液晶素子３１の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第１の液晶素子３１の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第１の画素電極と呼ぶこととする。
第２の液晶素子３２の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第２の液晶素子３２の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第２の画素電極と呼ぶこととする。
第１のトランジスタＴｒ１のソース電極またはドレイン電極の一方の電極は、第５の配線
１０５と電気的に接続され、第１のトランジスタＴｒ１のソース電極またはドレイン電極
の他方の電極は、第１の画素電極と電気的に接続され、第１のトランジスタＴｒ１のゲー
ト電極は、第１の配線１０１と電気的に接続される。
第２のトランジスタＴｒ２のソース電極またはドレイン電極の一方の電極は、第１の画素
電極と電気的に接続され、第２のトランジスタＴｒ２のソース電極またはドレイン電極の
他方の電極は、容量電極と電気的に接続され、第２のトランジスタＴｒ２のゲート電極は
、第２の配線１０２と電気的に接続される。
第３のトランジスタＴｒ３のソース電極またはドレイン電極の一方の電極は、容量電極と
電気的に接続され、第３のトランジスタＴｒ３のソース電極またはドレイン電極の他方の
電極は、第２の画素電極と電気的に接続され、第３のトランジスタＴｒ３のゲート電極は
、第３の配線１０３と電気的に接続される。
第４のトランジスタＴｒ４のソース電極またはドレイン電極の一方の電極は、第２の画素
電極と電気的に接続され、第４のトランジスタＴｒ４のソース電極またはドレイン電極の
他方の電極は、第７の配線１０７と電気的に接続され、第４のトランジスタＴｒ４のゲー
ト電極は、第４の配線１０４と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第７の配線１０７と電気的に接続される。第３の容量素子５２の
一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は
、第７の配線１０７と電気的に接続される。
ここで、各トランジスタのサイズＷ／Ｌは、（Ｔｒ１またはＴｒ４）＞（Ｔｒ２またはＴ
ｒ３）であることが好ましい。なぜならば、リセット状態または書き込み状態のときに、
Ｔｒ１またはＴｒ４には、Ｔｒ２またはＴｒ３に流れる電流よりも大きな電流がながれる
ためである。こうすることで、素早く書き込みまたはリセットを行うことができる。さら
に詳細には、Ｔｒ１およびＴｒ４のサイズについては、Ｔｒ１＞Ｔｒ４であることが好ま
しい。なぜならば、Ｔｒ１によって行なわれる電圧の書き込みは、１ゲート選択期間内に
収まるように行なわれるため、時間的な余裕がより少ないからである。Ｔｒ２およびＴｒ
３のサイズについては、それぞれが電気的に接続されている液晶素子または容量素子が有
する電極がより大きい方が、トランジスタのサイズも大きいことが好ましい。なぜならば
、電極が大きい素子は静電容量値も大きくなるため、そのような素子に対しては、より大
きな電流によって書き込み、リセット、分配等が行なわれる必要があるからである。
なお、図１３（Ｂ）に示す回路は、基板上に並置されることで表示部が形成される。そし
て、図１３（Ｂ）に示す回路は表示部を形成する回路の最小単位であり、これを画素また
は画素回路と呼ぶ。
なお、図１３（Ｂ）に示す回路が有する第１乃至第７の配線は、それぞれ隣接する画素回
路と共有される。
なお、図１３（Ｄ）に示すように、第６の配線１０６と、第７の配線１０７は、それぞれ
電気的に接続されていてもよい。
なお、図１３（Ｂ）に示す回路が有する第１乃至第７の配線を、それぞれが有する役割か
ら区別すると、次のようになっている。第１の配線１０１は、第１のトランジスタＴｒ１
を制御するための第１の走査線としての機能を有することができる。第２の配線１０２は
、第２のトランジスタＴｒ２を制御するための第２の走査線としての機能を有することが
できる。第３の配線１０３は、第３のトランジスタＴｒ３を制御するための第３の走査線
としての機能を有することができる。第４の配線１０４は、第４のトランジスタＴｒ４を
制御するための第４の走査線としての機能を有することができる。第５の配線１０５は、
データ電圧が加えられるデータ線としての機能を有することができる。第６の配線１０６
は、液晶素子に加えられる電圧を制御するための液晶共通電極としての機能を有すること
ができる。第７の配線１０７は、共通の電圧が加えられるコモン線としての機能を有する
ことができる。ただし、これに限定されず、各配線は様々な役割を有することができる。
特に、同じ電圧を加えるための配線同士は、互いに電気的に接続された、共通の配線とす
ることができる。共通の配線とすることで、回路における配線の面積を低減することがで
きるので、開口率を向上させることができ、その結果、消費電力を低減することができる
。さらに具体的には、液晶共通電極がトランジスタ基板側に設けられる構成の液晶素子（
ＩＰＳモード、ＦＦＳモード等）が用いられる場合は、第６の配線１０６と、第７の配線
１０７を、互いに電気的に接続させることができる。
なお、回路例（３）の具体例としては、重複した説明を避けるため、液晶共通電極以外の
電源線が一つの画素回路内に１本である場合のみを挙げているが、回路例（３）において
も、回路例（１）の具体例（１）乃至（４）で述べたように、様々な本数の電源線を用い
ることができる。さらに、回路例（１）の具体例（５）で述べたように、電源線を省略す
ることもできる。
＜回路例（４）の具体例＞
次に、実施の形態２における回路例（４）の具体例について述べる。図１３（Ｃ）に示す
回路は、図９（Ａ）で示した回路例（４）の具体例であり、第１のトランジスタＴｒ１と
、第２のトランジスタＴｒ２‐１と、第３のトランジスタＴｒ３と、第４のトランジスタ
Ｔｒ４と、第５のトランジスタＴｒ２‐２と、第１の容量素子５０と、第２の容量素子５
１と、第３の容量素子５２と、第１の液晶素子３１と、第２の液晶素子３２と、第１の配
線１０１と、第２の配線１０２と、第３の配線１０３と、第４の配線１０４と、第５の配
線１０５と、第６の配線１０６と、第７の配線１０７と、第８の配線１１１と、を有する
。
第１の容量素子５０の一方の電極は、第７の配線１０７と電気的に接続される。ここで、
第１の容量素子５０の電極のうち、第７の配線１０７と電気的に接続された電極とは別の
電極の方を、容量電極と呼ぶこととする。
第１の液晶素子３１の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第１の液晶素子３１の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第１の画素電極と呼ぶこととする。
第２の液晶素子３２の一方の電極は、第６の配線１０６と電気的に接続される。ここで、
第２の液晶素子３２の電極のうち、第６の配線１０６と電気的に接続された電極とは別の
電極の方を、第２の画素電極と呼ぶこととする。
さらに、図１３（Ｃ）に示す回路例（４）の具体例は、図９（Ａ）で示したように、内部
電極Ｐを有する。
第１のトランジスタＴｒ１のソース電極またはドレイン電極の一方の電極は、第５の配線
１０５と電気的に接続され、第１のトランジスタＴｒ１のソース電極またはドレイン電極
の他方の電極は、内部電極Ｐと電気的に接続され、第１のトランジスタＴｒ１のゲート電
極は、第１の配線１０１と電気的に接続される。
第２のトランジスタＴｒ２‐１のソース電極またはドレイン電極の一方の電極は、内部電
極Ｐと電気的に接続され、第２のトランジスタＴｒ２‐１のソース電極またはドレイン電
極の他方の電極は、第１の画素電極と電気的に接続され、第２のトランジスタＴｒ２‐１
のゲート電極は、第２の配線１０２と電気的に接続される。
第３のトランジスタＴｒ３のソース電極またはドレイン電極の一方の電極は、内部電極Ｐ
と電気的に接続され、第３のトランジスタＴｒ３のソース電極またはドレイン電極の他方
の電極は、容量電極と電気的に接続され、第３のトランジスタＴｒ３のゲート電極は、第
３の配線１０３と電気的に接続される。
第４のトランジスタＴｒ４のソース電極またはドレイン電極の一方の電極は、内部電極Ｐ
と電気的に接続され、第４のトランジスタＴｒ４のソース電極またはドレイン電極の他方
の電極は、第７の配線１０７と電気的に接続され、第４のトランジスタＴｒ４のゲート電
極は、第４の配線１０４と電気的に接続される。
第５のトランジスタＴｒ２‐２のソース電極またはドレイン電極の一方の電極は、内部電
極Ｐと電気的に接続され、第５のトランジスタＴｒ２‐２のソース電極またはドレイン電
極の他方の電極は、第２の画素電極と電気的に接続され、第５のトランジスタＴｒ２‐２
のゲート電極は、第８の配線１１１と電気的に接続される。
第２の容量素子５１の一方の電極は、第１の画素電極と電気的に接続され、第２の容量素
子５１の他方の電極は、第７の配線１０７と電気的に接続される。第３の容量素子５２の
一方の電極は、第２の画素電極と電気的に接続され、第３の容量素子５２の他方の電極は
、第７の配線１０７と電気的に接続される。
ここで、各トランジスタのサイズＷ／Ｌは、（Ｔｒ１またはＴｒ４）＞（Ｔｒ２‐１、Ｔ
ｒ２‐２またはＴｒ３）であることが好ましい。なぜならば、リセット状態または書き込
み状態のときに、Ｔｒ１またはＴｒ４には、Ｔｒ２‐１、Ｔｒ２‐２またはＴｒ３に流れ
る電流よりも大きな電流がながれるためである。こうすることで、素早く書き込みまたは
リセットを行うことができる。さらに詳細には、Ｔｒ１およびＴｒ４のサイズについては
、Ｔｒ１＞Ｔｒ４であることが好ましい。なぜならば、Ｔｒ１によって行なわれる電圧の
書き込みは、１ゲート選択期間内に収まるように行なわれるため、時間的な余裕がより少
ないからである。Ｔｒ２‐１、Ｔｒ２‐２またはＴｒ３のサイズについては、それぞれが
電気的に接続されている液晶素子または容量素子が有する電極がより大きい方が、トラン
ジスタのサイズも大きいことが好ましい。なぜならば、電極が大きい素子は静電容量値も
大きくなるため、そのような素子に対しては、より大きな電流によって書き込み、リセッ
ト、分配等が行なわれる必要があるからである。
なお、図１３（Ｃ）に示す回路は、基板上に並置されることで表示部が形成される。そし
て、図１３（Ｃ）に示す回路は表示部を形成する回路の最小単位であり、これを画素また
は画素回路と呼ぶ。
なお、図１３（Ｃ）に示す回路が有する第１乃至第８の配線は、それぞれ隣接する画素回
路と共有される。
なお、図１３（Ｄ）に示すように、第６の配線１０６と、第７の配線１０７は、それぞれ
電気的に接続されていてもよい。
なお、図１３（Ｃ）に示す回路が有する第１乃至第８の配線を、それぞれが有する役割か
ら区別すると、次のようになっている。第１の配線１０１は、第１のトランジスタＴｒ１
を制御するための第１の走査線としての機能を有することができる。第２の配線１０２は
、第２のトランジスタＴｒ２‐１を制御するための第２の走査線としての機能を有するこ
とができる。第３の配線１０３は、第３のトランジスタＴｒ３を制御するための第３の走
査線としての機能を有することができる。第４の配線１０４は、第４のトランジスタＴｒ
４を制御するための第４の走査線としての機能を有することができる。第５の配線１０５
は、データ電圧が加えられるデータ線としての機能を有することができる。第６の配線１
０６は、液晶素子に加えられる電圧を制御するための液晶共通電極としての機能を有する
ことができる。第７の配線１０７は、共通の電圧が加えられるコモン線としての機能を有
することができる。第８の配線１１１は、第５のトランジスタＴｒ２‐２を制御するため
の第５の配線としての機能を有することができる。ただし、これに限定されず、各配線は
様々な役割を有することができる。特に、同じ電圧を加えるための配線同士は、互いに電
気的に接続された、共通の配線とすることができる。共通の配線とすることで、回路にお
ける配線の面積を低減することができるので、開口率を向上させることができ、その結果
、消費電力を低減することができる。さらに具体的には、液晶共通電極がトランジスタ基
板側に設けられる構成の液晶素子（ＩＰＳモード、ＦＦＳモード等）が用いられる場合は
、第６の配線１０６と、第７の配線１０７を、互いに電気的に接続させることができる。
なお、回路例（４）の具体例としては、重複した説明を避けるため、液晶共通電極以外の
電源線が一つの画素回路内に１本である場合のみを挙げているが、回路例（４）において
も、回路例（１）の具体例（１）乃至（４）で述べたように、様々な本数の電源線を用い
ることができる。さらに、回路例（１）の具体例（５）で述べたように、電源線を省略す
ることもできる。
なお、本実施の形態においては、表示素子を液晶素子として説明したが、他の表示素子、
たとえば自発光する素子、蛍光体の発光を利用する素子、外光の反射を利用する素子、等
を用いることもできる。自発光する素子を用いた表示装置は、たとえば有機ＥＬディスプ
レイ、無機ＥＬディスプレイ等が挙げられる。蛍光体の発光を利用する素子を用いた表示
装置は、たとえば陰極線管（ＣＲＴ）を用いたもの、プラズマディスプレイパネル（ＰＤ
Ｐ）、フィールドエミッションディスプレイ（ＦＥＤ）、等が挙げられる。外光の反射を
利用する素子を用いた表示装置は、たとえば電子ペーパー等が挙げられる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態４）
本実施の形態においては、これまで説明した様々な回路例について、液晶素子以外の表示
素子を有する場合について説明する。既に述べたように、本明細書における画素が有する
ことのできる表示素子は、液晶素子以外にも、様々なものを用いることができる。
実施の形態１乃至３で説明した画素構成における表示素子は、液晶素子以外にも様々なも
のを用いることができる。表示素子として液晶素子以外のものを用いる場合、その表示素
子が液晶素子のように直流の電圧で駆動され、表示素子自体に流れる電流が小さいもので
あるときは、これまで説明した構成において、液晶素子をその表示素子に置き換えればよ
い。しかし、置き換えられる表示素子が、電流で駆動される表示素子（電流駆動表示素子
）であるときは、単に表示素子を置き換えるだけではなく、以下に説明するような構成の
変更を行なう必要がある。
電流駆動表示素子としては、高い結晶性を有する発光ダイオード（ＬＥＤ）、有機材料を
用いた有機発光ダイオード（ＯＬＥＤ：有機ＥＬとも記す）、等がある。電流駆動表示素
子は、表示素子を流れる電流の量によって、素子の発光強度が決まる表示素子である。図
１４（Ａ）および（Ｂ）は、実施の形態１で説明した画素構成において、電流駆動表示素
子を用いた場合の画素構成の例である。
図１４（Ａ）に示す画素構成例は、図１（Ａ）に示した画素構成例のうち、第１のサブ画
素４１および第２のサブ画素４２の構成が異なっており、他は同様の構成である。異なっ
ている点は、具体的には、図１（Ａ）に示した画素構成例においては、第１のサブ画素４
１は、第１の液晶素子３１および第１の共通電極によって構成され、第２のサブ画素４２
は、第２の液晶素子３２および第２の共通電極によって構成されていたが、図１４（Ａ）
に示す画素構成例においては、第１のサブ画素４１は、第１の電流制御回路１２１と、第
１の電流駆動表示素子１３１と、第１の陽極配線１４１と、第１の陰極配線１５１と、に
よって構成され、第２のサブ画素４２は、第２の電流制御回路１２２と、第２の電流駆動
表示素子１３２と、第２の陽極配線１４２と、第２の陰極配線１５２と、によって構成さ
れている点である。
図１４（Ａ）に示す画素構成例における第１のサブ画素４１において、第１の電流制御回
路１２１は、少なくとも３つの電極１２１ａ、１２１ｂ、１２１ｃを有し、電極１２１ａ
は第１の回路１０と電気的に接続され、電極１２１ｂは第１の陽極配線１４１と電気的に
接続され、電極１２１ｃは第１の電流駆動表示素子１３１と電気的に接続される。第１の
電流駆動表示素子１３１は少なくとも２つの電極を有し、一方の電極は電極１２１ｃと電
気的に接続され、他方の電極は第１の陰極配線１５１と電気的に接続される。
同様に、第２のサブ画素４２において、第２の電流制御回路１２２は、少なくとも３つの
電極１２２ａ、１２２ｂ、１２２ｃを有し、電極１２２ａは第１の回路１０と電気的に接
続され、電極１２２ｂは第２の陽極配線１４２と電気的に接続され、電極１２２ｃは第２
の電流駆動表示素子１３２と電気的に接続される。第２の電流駆動表示素子１３２は少な
くとも２つの電極を有し、一方の電極は電極１２２ｃと電気的に接続され、他方の電極は
第２の陰極配線１５２と電気的に接続される。
ここで、第１の電流制御回路１２１および第２の電流制御回路１２２は、それぞれ、第１
の電流駆動表示素子１３１および第２の電流駆動表示素子１３２に流れる電流を、第１の
回路１０から供給される電圧にしたがって制御するための回路である。このような機能を
有する第１の電流制御回路１２１または第２の電流制御回路１２２の具体例を、図１４（
Ｃ）および図１４（Ｄ）に示す。
図１４（Ｃ）に示す回路は、Ｐチャネル型のトランジスタであり、そのゲート電極は電極
１２１ａまたは電極１２２ａと電気的に接続され、ソース電極及びドレイン電極の一方は
電極１２１ｂまたは電極１２２ｂと電気的に接続され、ソース電極及びドレイン電極の他
方は電極１２１ｃまたは電極１２２ｃと電気的に接続されている。このような構成とする
ことで、電極１２１ａまたは電極１２２ａに加えられる電圧にしたがって、電流駆動表示
素子を流れる電流を制御することができる。
図１４（Ｄ）に示す回路は、Ｎチャネル型のトランジスタであり、そのゲート電極は電極
１２１ａまたは電極１２２ａと電気的に接続され、ソース電極及びドレイン電極の一方は
電極１２１ｂまたは電極１２２ｂと電気的に接続され、ソース電極及びドレイン電極の他
方は電極１２１ｃまたは電極１２２ｃと電気的に接続されている。このような構成とする
ことでも、電極１２１ａまたは電極１２２ａに加えられる電圧にしたがって、電流駆動表
示素子を流れる電流を制御することができる。
なお、図１４（Ｂ）に示す画素構成例は、第１の電流駆動表示素子１３１および第２の電
流駆動表示素子１３２の向きを図１４（Ａ）に示す画素構成例と逆にした以外は、図１４
（Ａ）に示す画素構成例と同様である。
図１４（Ａ）に示す画素構成例における第１の電流制御回路１２１および第２の電流制御
回路１２２を、図１４（Ｃ）に示す回路のようにした場合、Ｐチャネル型トランジスタの
ソース電極の電位を固定することが容易であるため、電流駆動表示素子の電流電圧特性に
関わらず、一定の電流を流すことができる。これにより、たとえば、電流駆動表示素子が
劣化して電流電圧特性が変化した場合でも、電流駆動表示素子の発光強度を劣化前と変化
させないことができるため、表示装置の焼きつきを抑制できるという利点を有する。
逆に、図１４（Ａ）に示す画素構成例における第１の電流制御回路１２１および第２の電
流制御回路１２２を、図１４（Ｄ）に示す回路のようにした場合、たとえば、第１の回路
１０が有するスイッチをＮチャネル型トランジスタで実現した場合に、図１４（Ａ）に示
す画素構成例が有する全てのトランジスタの極性をＮチャネル型とすることができる。こ
れにより、両方の極性のトランジスタを有する回路とした場合に比べて、表示装置の製造
プロセスを低減できるので、製造コストを低減できるという利点を有する。
さらに、図１４（Ｂ）に示す画素構成例における第１の電流制御回路１２１および第２の
電流制御回路１２２を、図１４（Ｄ）に示す回路のようにした場合、Ｎャネル型トランジ
スタのソース電極の電位を固定することが容易であるため、電流駆動表示素子の電流電圧
特性に関わらず、一定の電流を流すことができる。これにより、たとえば、電流駆動表示
素子が劣化して電流電圧特性が変化した場合でも、電流駆動表示素子の発光強度を劣化前
と変化させないことができるため、表示装置の焼きつきを抑制できるという利点を有する
。
逆に、図１４（Ｂ）に示す画素構成例における第１の電流制御回路１２１および第２の電
流制御回路１２２を、図１４（Ｃ）に示す回路のようにした場合、たとえば、第１の回路
１０が有するスイッチをＰチャネル型トランジスタで実現した場合に、図１４（Ｂ）に示
す画素構成例が有する全てのトランジスタの極性をＰチャネル型とすることができる。こ
れにより、両方の極性のトランジスタを有する回路とした場合に比べて、表示装置の製造
プロセスを低減できるので、製造コストを低減できるという利点を有する。
なお、電流制御回路は、図１４（Ｃ）および図１４（Ｄ）に示す回路以外にも、様々な回
路を用いることができる。たとえば、電流制御回路を、いわゆる閾値補正型回路とすれば
、トランジスタの閾値を補正することができるため、画素間の電流値のばらつきを低減す
ることができ、均一で美しい表示を行うことが可能となる。
閾値補正型回路の一例を図１４（Ｅ）に示す。図１４（Ｅ）に示す電流制御回路は、スイ
ッチ１６０、１６１、１６２、容量素子１７０、１７１、配線１８０、１８１を有する。
スイッチ１６０の一方の電極は、トランジスタのゲート電極と電気的に接続され、スイッ
チ１６０の他方の電極は、トランジスタのソース電極またはドレイン電極の一方と電気的
に接続される。スイッチ１６１の一方の電極は、トランジスタのソース電極またはドレイ
ン電極の一方と電気的に接続され、スイッチ１６１の他方の電極は、電極１２１ｃまたは
電極１２２ｃと電気的に接続される。スイッチ１６２の一方の電極は、トランジスタのゲ
ート電極と電気的に接続され、スイッチ１６２の他方の電極は、配線１８１と電気的に接
続される。容量素子１７０の一方の電極は、トランジスタのゲート電極と電気的に接続さ
れ、容量素子１７０の他方の電極は、配線１８０と電気的に接続される。容量素子１７１
の一方の電極は、トランジスタのゲート電極と電気的に接続され、容量素子１７１の他方
の電極は、電極１２１ａまたは電極１２２ａと電気的に接続される。なお、図１４（Ｅ）
に示す閾値補正型回路では、Ｐチャネル型トランジスタが用いられているが、Ｎチャネル
型トランジスタが用いられてもよい。
図１４（Ｅ）に示す電流制御回路の動作を簡単に説明する。まず、スイッチ１６１をオフ
状態、スイッチ１６２をオン状態とすることで、容量素子１７０および１７１を初期化す
る。このときの初期化電圧は配線１８１から供給され、初期化電圧はトランジスタが確実
にオン状態となる電圧であればよい。その後、スイッチ１６０をオン状態、スイッチ１６
１をオフ状態、スイッチ１６２をオフ状態とすることで、トランジスタを通じて容量素子
１７０および１７１に電流を流す。この状態における電流は、トランジスタのゲートソー
ス間電圧が、トランジスタの閾値と等しくなったところで止まる。このとき、電極１２１
ａまたは電極１２２ａの電圧は、ある一定の電圧に固定しておく。こうすることで、容量
素子１７１の両端に、トランジスタの閾値に従った電圧をかけることができる。その次に
、トランジスタのゲート電極を浮遊状態（スイッチ１６０をオフ状態、スイッチ１６２を
オフ状態）とした上で、電極１２１ａまたは電極１２２ａに画像信号に従った電圧を加え
る。こうすることで、トランジスタのゲート電圧に、トランジスタの閾値を補正した形で
、画像信号に従った電圧を加えることができる。この状態で、スイッチ１６１をオン状態
とすれば、トランジスタを通じて、画像信号に従った電流を電流駆動表示素子に流すこと
ができる。なお、容量素子１７０はトランジスタのゲート電極に加えられる電圧を保持す
るためのものであるため、トランジスタの寄生容量等、他の手段でゲート電極に加えられ
る電圧を保持することができるならば、必ずしも設けられなくてもよい。なお、配線１８
０に加えられる電圧は、一定の電圧であればよい。そのため、たとえば、電極１２１ｂま
たは電極１２２ｂと電気的に接続されてもよい。
参考例として、図６（Ａ）に示した回路例（１）の第１のサブ画素４１および第２のサブ
画素４２が有する液晶素子を、本実施の形態で説明したように電流駆動表示素子と置き換
えると、図１５（Ａ）に示す回路のようになることを示す。図１５（Ａ）に示す回路は、
電流制御回路として、図１４（Ｃ）に示す回路を用いた例である。図１５（Ａ）に示す回
路により、有機ＥＬ素子等の電流駆動表示素子を用いた場合でも、実施の形態１乃至３に
示したような駆動を行なうことができる。さらに、この場合、有機ＥＬ素子等の電流駆動
表示素子を用いた場合としては画素構成が簡単であるため、製造の歩留まりを高くするこ
とができる。
他の参考例として、同じく図６（Ａ）に示した回路例（１）の第１のサブ画素４１および
第２のサブ画素４２が有する液晶素子を、本実施の形態で説明したように電流駆動表示素
子と置き換え、さらに、電流制御回路として、図１４（Ｅ）に示す回路を用いた例を、図
１５（Ｂ）に示す。この場合、トランジスタの閾値を補正することができるため、画素間
の電流値のばらつきを低減することができ、均一で美しい表示を行うことが可能となる。
なお、スイッチ１６２は、スイッチＳＷ４と同じタイミングで制御されることができる。
さらに、配線１８１は第１の配線１１と電気的に接続されてもよい。
なお、本実施の形態のように、サブ画素に有機ＥＬ素子等の電流駆動表示素子を用いる利
点は、たとえば、サブ画素を用いることにより、明るく光るサブ画素と暗く光るサブ画素
を同時に実現することができるため、暗いサブ画素の表示素子の寿命を長くすることがで
きる点である。さらに、明るく光るサブ画素と暗く光るサブ画素を一定期間（たとえば１
フレーム期間）で交代するように駆動すれば、表示素子の劣化がサブ画素間で平均化され
るため、さらに表示素子の劣化を抑制することが可能となる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態５）
本実施の形態においては、これまで説明した様々な画素構成によって形成された表示部を
有する表示パネルの構成について説明する。
なお、本実施の形態において、表示パネルとは、画素回路が形成された基板と、それに接
して形成された構造物全体のことをいう。たとえば、画素回路がガラス基板上に形成され
ている場合は、ガラス基板と、ガラス基板に接して形成されたトランジスタ、配線等を合
わせて表示パネルと呼ぶこととする。
表示パネルには、画素回路の他にも、画素回路を駆動するための周辺駆動回路が形成され
る場合がある（一体形成）。周辺駆動回路には、表示部の走査線を制御するスキャンドラ
イバ（走査線ドライバ、ゲートドライバ等とも呼ぶ）、信号線を制御するデータドライバ
（信号線ドライバ、ソースドライバ等とも呼ぶ）が代表的なものであり、さらに、これら
のドライバを制御するためのタイミングコントローラ、画像データを処理するデータ処理
部、電源電圧を生成する電源回路、デジタルアナログコンバータの基準電圧生成部等も、
周辺駆動回路に含まれる場合がある。
そして、周辺駆動回路を、画素回路と同一基板上に一体形成することによって、表示パネ
ルと外部回路の基板接続点の数を減少させることができる。基板接続点は機械的な強度が
弱く、接続不良が発生しやすいため、基板接続点の数を減少させることができることは、
装置の信頼性を大きく向上させることができ、さらに、外部回路の数を減少できるので、
その分、製造コストを減少できるという利点がある。
しかしながら、画素回路が形成される基板上の半導体素子は、単結晶半導体基板に形成さ
れる素子と比べると、移動度が小さく、素子間の特性ばらつきも大きい。そのため、周辺
駆動回路を画素回路と同一基板上に一体形成する場合は、その回路の機能を実現するため
に必要となる素子性能の向上、または素子性能の不足を補うための回路技術等、様々な検
討が必要となる。
周辺駆動回路を画素回路と同一基板上に一体形成する場合は、たとえば、（１）表示部の
みを形成、（２）表示部およびスキャンドライバの一体形成、（３）表示部、スキャンド
ライバおよびデータドライバの一体形成、（４）表示部、スキャンドライバ、データドラ
イバおよびその他の周辺駆動回路の一体形成、という構成が主として挙げられる。ただし
、一体形成する回路の組み合わせは、これら以外でもよい。たとえば、スキャンドライバ
が位置する部分の額縁面積を小さくする必要があるがデータドライバが位置する部分の額
縁面積は小さくする必要がない場合は、（５）表示部およびデータドライバの一体形成、
という構成が最適である場合もある。同様に、（６）表示部およびその他の周辺駆動回路
の一体形成、（７）表示部、データドライバおよびその他の周辺駆動回路の一体形成、（
８）表示部、スキャンドライバおよびその他の周辺駆動回路の一体形成、という構成もと
ることができる。
＜（１）表示部のみを形成＞
上述した組み合わせのうち、（１）表示部のみを形成、について、図１６（Ａ）を参照し
て説明する。図１６（Ａ）に示す表示パネル２００は、表示部２０１と、接続部２０２を
有する。接続部２０２は複数の電極を有し、接続部２０２に接続基板２０３を接続するこ
とで、駆動信号を表示パネル２００の外から表示パネル２００の中へ入力することができ
る。
なお、スキャンドライバおよびデータドライバが表示部と一体形成されない場合、接続部
２０２が有する電極の数は、表示部２０１が有する走査線の本数と信号線の本数の和程度
の数となる。ただし、信号線への入力を時分割で行なうことで、信号線の電極の数を時分
割数分の１にすることができる。たとえば、カラー表示を行うことができる表示装置では
、Ｒ、Ｇ、Ｂに対応する信号線への入力を時分割で行なうことで、信号線の電極の数を３
分の１にすることができる。これは、本実施の形態における他の例でも同様である。
なお、表示部２０１と一体形成されない周辺駆動回路は、単結晶半導体で作製されたＩＣ
を用いることができる。ＩＣは、外部のプリント基板に実装されてもよいし、接続基板２
０３上に実装（ＴＡＢ）されてもよいし、表示パネル２００上に実装（ＣＯＧ）されてい
てもよい。これは、本実施の形態における他の例でも同様である。
なお、表示パネル２００は、表示部２０１が有する走査線または信号線に静電気が発生す
ることにより、素子が破壊される現象（静電破壊：ＥＳＤ）を抑制するため、各走査線、
各信号線または各電源線の間に、静電破壊保護回路を有していてもよい。これにより、表
示パネル２００の歩留まりを向上でき、その結果、製造コストを低減できる。これは、本
実施の形態における他の例でも同様である。
図１６（Ａ）に示す表示パネル２００は、表示パネル２００が有する半導体素子が、アモ
ルファスシリコン等、移動度が小さい半導体で形成されている場合に、特に有効である。
なぜならば、表示部以外の周辺駆動回路を表示パネル２００に一体形成しないことで、表
示パネル２００の歩留まりを向上でき、その結果、製造コストを低減できるからである。
さらに、実施の形態１乃至４で説明した画素構成は、画素１行あたりの走査線本数が少な
くとも４本であり、これらを駆動するスキャンドライバは４種類必要となるため、周辺駆
動回路を表示パネル２００に一体形成しないことで、額縁面積を減少させることが可能と
なる。
＜（２）表示部およびスキャンドライバの一体形成＞
上述した組み合わせのうち、（２）表示部およびスキャンドライバの一体形成、について
、図１６（Ｂ）を参照して説明する。図１６（Ｂ）に示す表示パネル２００は、表示部２
０１と、接続部２０２と、第１のスキャンドライバ２１１と、第２のスキャンドライバ２
１２と、第３のスキャンドライバ２１３と、第４のスキャンドライバ２１４と、を有する
。接続部２０２は複数の電極を有し、接続部２０２に接続基板２０３を接続することで、
駆動信号を表示パネル２００の外から表示パネル２００の中へ入力することができる。
図１６（Ｂ）に示す表示パネル２００の場合、第１のスキャンドライバ２１１、第２のス
キャンドライバ２１２、第３のスキャンドライバ２１３、及び第４のスキャンドライバ２
１４が表示部２０１と一体形成されているため、スキャンドライバ側の接続部２０２およ
び接続基板２０３は必要ない。そのため、外部基板の配置の自由度が上がるという利点を
有する。さらに、基板接続点の数が少ないため、接続不良が発生しにくく、装置の信頼性
を向上できる。
図１６（Ｂ）に示す表示パネル２００が有する半導体素子は、アモルファスシリコン等、
移動度が小さい半導体で形成されていてもよいし、ポリシリコンまたは単結晶シリコン等
、移動度が大きい半導体で形成されていてもよい。アモルファスシリコンで半導体素子が
形成されている場合は、特に逆スタガ型のトランジスタの製造プロセスの工程数が少ない
ことにより、製造コストを低減することができる。ポリシリコンで半導体素子が形成され
ている場合は、移動度が高いことによりトランジスタを小さくすることができるため、開
口率が向上し消費電力を低減することができる。さらに、トランジスタを小さくすること
ができることから、スキャンドライバの回路面積を低減できるため、額縁面積を減少させ
ることができる。単結晶シリコンで半導体素子が形成されている場合は、移動度が極めて
高いことによりトランジスタを極めて小さくすることができるため、開口率の向上および
額縁面積の減少をさらに大きくすることができる。
＜（３）表示部、スキャンドライバおよびデータドライバの一体形成＞
上述した組み合わせのうち、（３）表示部、スキャンドライバおよびデータドライバの一
体形成、について、図１６（Ｃ）を参照して説明する。図１６（Ｃ）に示す表示パネル２
００は、表示部２０１と、接続部２０２と、第１のスキャンドライバ２１１と、第２のス
キャンドライバ２１２と、第３のスキャンドライバ２１３と、第４のスキャンドライバ２
１４と、データドライバ２２１と、を有する。接続部２０２は複数の電極を有し、接続部
２０２に接続基板２０３を接続することで、駆動信号を表示パネル２００の外から表示パ
ネル２００の中へ入力することができる。
図１６（Ｃ）に示す表示パネル２００の場合、第１のスキャンドライバ２１１、第２のス
キャンドライバ２１２、第３のスキャンドライバ２１３、第４のスキャンドライバ２１４
およびデータドライバ２２１が表示部２０１と一体形成されているため、スキャンドライ
バ側の接続部２０２および接続基板２０３は必要ない上に、スキャンドライバ側の接続基
板２０３の数を減少させることができる。そのため、外部基板の配置の自由度がさらに上
がるという利点を有する。さらに、基板接続点の数が少ないため、接続不良が発生しにく
く、装置の信頼性を向上できる。
図１６（Ｃ）に示す表示パネル２００が有する半導体素子は、アモルファスシリコン等、
移動度が小さい半導体で形成されていてもよいし、ポリシリコンまたは単結晶シリコン等
、移動度が大きい半導体で形成されていてもよい。アモルファスシリコンで半導体素子が
形成されている場合は、特に逆スタガ型のトランジスタの製造プロセスの工程数が少ない
ことにより、製造コストを低減することができる。ポリシリコンで半導体素子が形成され
ている場合は、移動度が高いことによりトランジスタを小さくすることができるため、開
口率が向上し消費電力を低減することができる。さらに、トランジスタを小さくすること
ができることから、スキャンドライバおよびデータドライバの回路面積を低減できるため
、額縁面積を減少させることができる。特に、データドライバはスキャンドライバよりも
駆動周波数が高いため、ポリシリコンで半導体素子が形成されることにより、確実に動作
できるデータドライバを実現することができる。単結晶シリコンで半導体素子が形成され
ている場合は、移動度が極めて高いことによりトランジスタを極めて小さくすることがで
きるため、開口率の向上および額縁面積の減少をさらに大きくすることができる。
＜（４）表示部、スキャンドライバ、データドライバおよびその他の周辺駆動回路の一体
形成＞
上述した組み合わせのうち、（４）表示部、スキャンドライバ、データドライバおよびそ
の他の周辺駆動回路の一体形成、について、図１６（Ｄ）を参照して説明する。図１６（
Ｄ）に示す表示パネル２００は、表示部２０１と、接続部２０２と、第１のスキャンドラ
イバ２１１と、第２のスキャンドライバ２１２と、第３のスキャンドライバ２１３と、第
４のスキャンドライバ２１４と、データドライバ２２１と、その他の周辺駆動回路２３１
、２３２、２３３および２３４を有する。ここで、一体形成されるその他の周辺駆動回路
を４つとしたのは一例であり、一体形成されるその他の周辺駆動回路の数は様々であって
、その種類も様々なものとすることができる。たとえば、周辺駆動回路２３１はタイミン
グコントローラ、周辺駆動回路２３２は画像データを処理するデータ処理部、周辺駆動回
路２３３は電源電圧を生成する電源回路、周辺駆動回路２３４はデジタルアナログコンバ
ータ（ＤＡＣ）の基準電圧生成部であることもできる。接続部２０２は複数の電極を有し
、接続部２０２に接続基板２０３を接続することで、駆動信号を表示パネル２００の外か
ら表示パネル２００の中へ入力することができる。
図１６（Ｄ）に示す表示パネル２００の場合、第１のスキャンドライバ２１１、第２のス
キャンドライバ２１２、第３のスキャンドライバ２１３、第４のスキャンドライバ２１４
、データドライバ２２１、その他の周辺駆動回路２３１、２３２、２３３および２３４が
表示部２０１と一体形成されているため、スキャンドライバ側の接続部２０２および接続
基板２０３は必要ない上に、スキャンドライバ側の接続基板２０３の数を減少させること
ができる。そのため、外部基板の配置の自由度がさらに上がるという利点を有する。さら
に、基板接続点の数が少ないため、接続不良が発生しにくく、装置の信頼性を向上できる
。
図１６（Ｄ）に示す表示パネル２００が有する半導体素子は、アモルファスシリコン等、
移動度が小さい半導体で形成されていてもよいし、ポリシリコンまたは単結晶シリコン等
、移動度が大きい半導体で形成されていてもよい。アモルファスシリコンで半導体素子が
形成されている場合は、特に逆スタガ型のトランジスタの製造プロセスの工程数が少ない
ことにより、製造コストを低減することができる。ポリシリコンで半導体素子が形成され
ている場合は、移動度が高いことによりトランジスタを小さくすることができるため、開
口率が向上し消費電力を低減することができる。さらに、トランジスタを小さくすること
ができることから、スキャンドライバおよびデータドライバの回路面積を低減できるため
、額縁面積を減少させることができる。特に、データドライバはスキャンドライバよりも
駆動周波数が高いため、ポリシリコンで半導体素子が形成されることにより、確実に動作
できるデータドライバを実現することができる。さらに、その他の周辺駆動回路には高速
な論理回路が必要であったり（データ処理部等）、アナログ回路が必要であったり（タイ
ミングコントローラ、ＤＡＣの基準電圧生成部、電源回路等）するため、移動度の高い半
導体素子で回路が構成されることの利点は大きい。特に、単結晶シリコンで半導体素子が
形成されている場合は、移動度が極めて高いことによりトランジスタを極めて小さくする
ことができるため、開口率の向上および額縁面積の減少をさらに大きくすることができる
上に、その他の周辺駆動回路を確実に動作させることができ、さらに、電源電圧を低くす
ること等により、消費電力を低減することができる。
＜その他の組み合わせの一体形成＞
（５）表示部およびデータドライバの一体形成、（６）表示部およびその他の周辺駆動回
路の一体形成、（７）表示部、データドライバおよびその他の周辺駆動回路の一体形成、
（８）表示部、スキャンドライバおよびその他の周辺駆動回路の一体形成、については、
それぞれ図１６（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）に示すようになる。一体形成の利点およ
びそれぞれの半導体素子の材料についての利点は、これまでに説明したものと同様である
。
図１６（Ｅ）に示すように、（５）表示部およびデータドライバの一体形成、を行なった
場合は、データドライバが配置された部分以外の額縁面積を低減できる。
図１６（Ｆ）に示すように、（６）表示部およびその他の周辺駆動回路の一体形成、を行
なった場合は、その他の周辺駆動回路の配置の自由度が高いため、目的に合った部分を適
宜選択して、額縁面積を低減できる。
図１６（Ｇ）に示すように、（７）表示部、データドライバおよびその他の周辺駆動回路
の一体形成、を行なった場合は、スキャンドライバが一体形成されるときにスキャンドラ
イバが配置されていた部分の額縁面積を低減できる。
図１６（Ｈ）に示すように、（８）表示部、スキャンドライバおよびその他の周辺駆動回
路の一体形成、を行なった場合は、データドライバが一体形成されるときにデータドライ
バが配置されていた部分の額縁面積を低減できる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態６）
本実施の形態においては、トランジスタの構造及び作製方法について説明する。
図１７（Ａ）乃至（Ｇ）は、トランジスタの構造及び作製方法の例を示す図である。図１
７（Ａ）は、トランジスタの構造の例を示す図である。図１７（Ｂ）乃至（Ｇ）は、トラ
ンジスタの作製方法の例を示す図である。
なお、トランジスタの構造及び作製方法は、図１７（Ａ）乃至（Ｇ）に示すものに限定さ
れず、様々な構造及び作製方法を用いることができる。
まず、図１７（Ａ）を参照し、トランジスタの構造の例について説明する。図１７（Ａ）
は複数の異なる構造を有するトランジスタの断面図である。ここで、図１７（Ａ）におい
ては、複数の異なる構造を有するトランジスタを並置して示しているが、これは、トラン
ジスタの構造を説明するための表現であり、トランジスタが、実際に図１７（Ａ）のよう
に並置されている必要はなく、必要に応じてつくり分けることができる。
次に、トランジスタを構成する各層の特徴について説明する。
基板７０１１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基
板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができる。
他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）
、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック又はアクリル等の可撓性
を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用いる
ことによって、折り曲げが可能である半導体装置を作製することが可能となる。可撓性を
有す基板であれば、基板の面積及び基板の形状に大きな制限はないため、基板７０１１と
して、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段
に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較
すると、大きな優位点である。
絶縁膜７０１２は、下地膜として機能する。基板７０１１からＮａなどのアルカリ金属又
はアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。絶縁
膜７０１２としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（Ｓ
ｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を
有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。例えば、絶縁
膜７０１２を２層構造で設ける場合、１層目の絶縁膜として窒化酸化珪素膜を設け、２層
目の絶縁膜として酸化窒化珪素膜を設けるとよい。別の例として、絶縁膜７０１２を３層
構造で設ける場合、１層目の絶縁膜として酸化窒化珪素膜を設け、２層目の絶縁膜として
窒化酸化珪素膜を設け、３層目の絶縁膜として酸化窒化珪素膜を設けるとよい。
半導体層７０１３、半導体層７０１４、半導体層７０１５は、非晶質（アモルファス）半
導体、微結晶（マイクロクリスタル）半導体、又はセミアモルファス半導体（ＳＡＳ）で
形成することができる。あるいは、多結晶半導体層を用いても良い。ＳＡＳは、非晶質と
結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第
３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含
んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測するこ
とができ、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ−１よりも低波数
側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２
０）の回折ピークが観測される。未結合手（ダングリングボンド）を補償するものとして
水素又はハロゲンを少なくとも１原子％又はそれ以上含ませている。ＳＡＳは、材料ガス
をグロー放電分解（プラズマＣＶＤ）して形成する。材料ガスとしては、ＳｉＨ４、その
他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いる
ことが可能である。あるいは、ＧｅＦ４を混合させても良い。この材料ガスをＨ２、ある
いは、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種又は複数種の希ガス元素で希釈し
てもよい。希釈率は２〜１０００倍の範囲。圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、
電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚ。基板加熱温
度は３００℃以下でよい。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の
不純物は１×１０２０ｃｍ−１以下とすることが望ましく、特に、酸素濃度は５×１０１
９／ｃｍ３以下、好ましくは１×１０１９／ｃｍ３以下とする。ここでは、スパッタ法、
ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例え
ばＳｉｘＧｅ１−ｘ等）で非晶質半導体層を形成し、当該非晶質半導体層をレーザ結晶化
法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を
用いる熱結晶化法などの結晶化法により結晶化させる。
絶縁膜７０１６は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（Ｓｉ
ＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有
する絶縁膜の単層構造、若しくはこれらの積層構造で設けることができる。
ゲート電極７０１７は、単層の導電膜、又は二層、三層の導電膜の積層構造とすることが
できる。ゲート電極７０１７の材料としては、導電膜を用いることができる。たとえば、
タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム
（Ｃｒ）、シリコン（Ｓｉ）などの元素の単体膜、あるいは、前記元素の窒化膜（代表的
には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、あるいは、前記元素を組み
合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、あるいは、前記元素のシ
リサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）などを用いる
ことができる。なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは、単層で用
いてもよいし、積層して用いてもよい。
絶縁膜７０１８は、スパッタ法又はプラズマＣＶＤ法等によって、酸化珪素（ＳｉＯｘ）
、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（Ｓ
ｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライク
カーボン）等の炭素を含む膜の単層構造、若しくはこれらの積層構造で設けることができ
る。
絶縁膜７０１９は、シロキサン樹脂、あるいは、酸化珪素（ＳｉＯｘ）、窒化珪素（Ｓｉ
Ｎｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ
＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭
素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベ
ンゾシクロブテン、アクリル等の有機材料、からなる単層若しくは積層構造で設けること
ができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロ
キサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基とし
て、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。
有機基はフルオロ基を含んでも良い。なお、絶縁膜７０１８を設けずにゲート電極７０１
７を覆うように直接絶縁膜７０１９を設けることも可能である。
導電膜７０２３は、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎな
どの元素の単体膜、あるいは、前記元素の窒化膜、あるいは、前記元素を組み合わせた合
金膜、あるいは、前記元素のシリサイド膜などを用いることができる。例えば、前記元素
を複数含む合金として、Ｃ及びＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、Ｃ及
びＮｉを含有したＡｌ合金、Ｃ及びＭｎを含有したＡｌ合金等を用いることができる。例
えば、積層構造で設ける場合、ＡｌをＭｏ又はＴｉなどで挟み込んだ構造とすることがで
きる。こうすることで、Ａｌの熱や化学反応に対する耐性を向上することができる。
次に、図１７（Ａ）に示した、複数の異なる構造を有するトランジスタの断面図を参照し
て、各々の構造の特徴について説明する。
トランジスタ７００１は、シングルドレイントランジスタであり、簡便な方法で製造でき
るため、製造コストが低く、歩留まりを高く製造できる利点がある。なお、テーパ角は、
４５°以上９５°未満、より好ましくは６０°以上９５°未満である。または、テーパ角
を４５°未満とすることも可能である。ここで、半導体層７０１３、半導体層７０１５は
、それぞれ不純物の濃度が異なり、半導体層７０１３はチャネル領域、半導体層７０１５
はソース領域及びドレイン領域として用いる。このように、不純物の量を制御することで
、半導体層の抵抗率を制御できる。半導体層と導電膜７０２３との電気的な接続状態を、
オーミック接続に近づけることができる。なお、不純物の量の異なる半導体層を作り分け
る方法としては、ゲート電極７０１７をマスクとして半導体層に不純物をドーピングする
方法を用いることができる。
トランジスタ７００２は、ゲート電極７０１７に一定以上のテーパ角を有するトランジス
タであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる
利点がある。ここで、半導体層７０１３、半導体層７０１４、半導体層７０１５は、それ
ぞれ不純物濃度が異なり、半導体層７０１３はチャネル領域、半導体層７０１４は低濃度
ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域、半導体層７０１５
はソース領域及びドレイン領域として用いる。このように、不純物の量を制御することで
、半導体層の抵抗率を制御できる。半導体層と導電膜７０２３との電気的な接続状態を、
オーミック接続に近づけることができる。ＬＤＤ領域を有するため、トランジスタ内部に
高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制することができる。なお
、不純物の量の異なる半導体層を作り分ける方法としては、ゲート電極７０１７をマスク
として半導体層に不純物をドーピングする方法を用いることができる。トランジスタ７０
０２においては、ゲート電極７０１７が一定以上のテーパ角を有しているため、ゲート電
極７０１７を通過して半導体層にドーピングされる不純物の濃度に勾配を持たせることが
でき、簡便にＬＤＤ領域を形成することができる。なお、テーパ角は、４５°以上９５°
未満、より好ましくは６０°以上９５°未満である。または、テーパ角を４５°未満とす
ることも可能である。
トランジスタ７００３は、ゲート電極７０１７が少なくとも２層で構成され、下層のゲー
ト電極が上層のゲート電極よりも長い形状を有するトランジスタである。本明細書中にお
いては、上層のゲート電極及び下層のゲート電極の形状を、帽子型と呼ぶ。ゲート電極７
０１７の形状が帽子型であることによって、フォトマスクを追加することなく、ＬＤＤ領
域を形成することができる。なお、トランジスタ７００３のように、ＬＤＤ領域がゲート
電極７０１７と重なっている構造を、特にＧＯＬＤ構造（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅ
ｄ ＬＤＤ）と呼ぶ。なお、ゲート電極７０１７の形状を帽子型とする方法としては、次
のような方法を用いてもよい。
まず、ゲート電極７０１７をパターニングする際に、ドライエッチングにより、下層のゲ
ート電極及び上層のゲート電極をエッチングして側面に傾斜（テーパ）のある形状にする
。続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるように加工
する。これにより、断面形状が帽子型のゲート電極が形成される。その後、２回、不純物
元素をドーピングすることによって、チャネル領域として用いる半導体層７０１３、ＬＤ
Ｄ領域として用いる半導体層７０１４、ソース電極及びドレイン電極として用いる半導体
層７０１５が形成される。
なお、ゲート電極７０１７と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極７０１７
と重なっていないＬＤＤ領域をＬｏｆｆ領域と呼ぶことにする。ここで、Ｌｏｆｆ領域は
オフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによる
オン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、
オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種
々の回路毎に、求められる特性に応じた構造のトランジスタを作製することが好ましい。
たとえば、半導体装置を表示装置として用いる場合、画素トランジスタは、オフ電流値を
抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いることが好適である。一方、周
辺回路におけるトランジスタは、ドレイン近傍の電界を緩和し、オン電流値の劣化を防止
するために、Ｌｏｖ領域を有するトランジスタを用いることが好適である。
トランジスタ７００４は、ゲート電極７０１７の側面に接して、サイドウォール７０２１
を有するトランジスタである。サイドウォール７０２１を有することによって、サイドウ
ォール７０２１と重なる領域をＬＤＤ領域とすることができる。
トランジスタ７００５は、半導体層にマスク７０２２を用いてドーピングすることにより
、ＬＤＤ（Ｌｏｆｆ）領域を形成したトランジスタである。こうすることにより、確実に
ＬＤＤ領域を形成することができ、トランジスタのオフ電流値を低減することができる。
トランジスタ７００６は、半導体層にマスクを用いてドーピングすることにより、ＬＤＤ
（Ｌｏｖ）領域を形成したトランジスタである。こうすることにより、確実にＬＤＤ領域
を形成することができ、トランジスタのドレイン近傍の電界を緩和し、オン電流値の劣化
を低減することができる。
次に、トランジスタの作製方法の例を、図１７（Ｂ）乃至（Ｇ）に示す。
なお、トランジスタの構造及び作製方法は、図１７（Ａ）乃至（Ｇ）に示すものに限定さ
れず、様々な構造及び作製方法を用いることができる。
本実施の形態においては、基板７０１１の表面に、絶縁膜７０１２の表面に、半導体層７
０１３の表面に、半導体層７０１４の表面に、半導体層７０１５の表面に、絶縁膜７０１
６の表面に、絶縁膜７０１８の表面に、又は絶縁膜７０１９の表面に、プラズマ処理を用
いて酸化又は窒化を行うことにより、半導体層又は絶縁膜を酸化又は窒化することができ
る。このように、プラズマ処理を用いて半導体層又は絶縁膜を酸化又は窒化することによ
って、当該半導体層又は当該絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成し
た絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥
を抑制し半導体装置の特性等を向上させることが可能となる。なお、プラズマ処理を行う
ことで形成された絶縁膜７０２４を、プラズマ処理絶縁膜と呼ぶ。
なお、サイドウォール７０２１は、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）を用
いることができる。サイドウォール７０２１をゲート電極７０１７の側面に形成する方法
としては、たとえば、ゲート電極７０１７を形成した後に、酸化珪素（ＳｉＯｘ）又は窒
化珪素（ＳｉＮｘ）を成膜した後に、異方性エッチングによって酸化珪素（ＳｉＯｘ）又
は窒化珪素（ＳｉＮｘ）膜をエッチングする方法を用いることができる。こうすることで
、ゲート電極７０１７の側面にのみ酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）膜を
残すことができるので、ゲート電極７０１７の側面にサイドウォール７０２１を形成する
ことができる。
図１８（Ｄ）は、ボトムゲート型のトランジスタの断面構造及び容量素子の断面構造を示
す図である。
基板７０９１上に第１の絶縁膜（絶縁膜７０９２）が全面に形成されている。ただし、こ
れに限定されない。第１の絶縁膜（絶縁膜７０９２）が形成しないことも可能である。第
１の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変
化してしまうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有
する。したがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶
縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ
）などの単層、又はこれらの積層を用いることができる。
第１の絶縁膜上に、第１の導電層（導電層７０９３及び導電層７０９４）が形成されてい
る。導電層７０９３は、トランジスタ７１０８のゲート電極として機能する部分を含む。
導電層７０９４は、容量素子７１０９の第１の電極として機能する部分を含む。なお、第
１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐ
ｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる
。あるいは、これらの元素（合金も含む）の積層を用いることができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜７１０４）が形成されてい
る。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては
、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層
、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、半導体層が形成されている。そ
して、半導体層の一部は、第２の絶縁膜上のうち第１の導電層と重なって形成されていな
い部分まで延長されている。半導体層は、チャネル形成領域（チャネル形成領域７１００
）、ＬＤＤ領域（ＬＤＤ領域７０９８、ＬＤＤ領域７０９９）、不純物領域（不純物領域
７０９５、不純物領域７０９６、不純物領域７０９７）を有している。チャネル形成領域
７１００は、トランジスタ７１０８のチャネル形成領域として機能する。ＬＤＤ領域７０
９８及びＬＤＤ領域７０９９は、トランジスタ７１０８のＬＤＤ領域として機能する。な
お、ＬＤＤ領域７０９８及びＬＤＤ領域７０９９は必ずしも必要ではない。不純物領域７
０９５は、トランジスタ７１０８のソース電極及びドレイン電極の一方として機能する部
分を含む。不純物領域７０９６は、トランジスタ７１０８のソース電極及びドレイン電極
の他方として機能する部分を含む。不純物領域７０９７は、容量素子７１０９の第２の電
極として機能する部分を含む。
全面に、第３の絶縁膜（絶縁膜７１０１）が形成されている。第３の絶縁膜の一部には、
選択的にコンタクトホールが形成されている。絶縁膜７１０１は、層間膜としての機能を
有する。第３の絶縁膜としては、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリ
コンなど）あるいは、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）
などを用いることができる。あるいは、シロキサンを含む材料を用いることもできる。な
お、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料
である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水
素）が用いられる。あるいは、置換基としてフルオロ基を用いてもよい。あるいは、有機
基はフルオロ基を含んでも良い。
第３の絶縁膜上に、第２の導電層（導電層７１０２及び導電層７１０３）が形成されてい
る。導電層７１０２は、第３の絶縁膜に形成されたコンタクトホールを介してトランジス
タ７１０８のソース電極及びドレイン電極の他方と接続されている。したがって、導電層
７１０２は、トランジスタ７１０８のソース電極及びドレイン電極の他方として機能する
部分を含む。導電層７１０３が導電層７０９４と電気的に接続されている場合は、導電層
７１０３は容量素子７１０９の第１の電極として機能する部分を含む。あるいは、導電層
７１０３が不純物領域７０９７と電気的に接続されている場合は、導電層７１０３は容量
素子７１０９の第２の電極として機能する部分を含む。あるいは、導電層７１０３が導電
層７０９４及び不純物領域７０９７と接続されていない場合は、容量素子７１０９とは別
の容量素子が形成される。この容量素子は、導電層７１０３、不純物領域７０９７及び絶
縁膜７１０１がそれぞれ容量素子の第１の電極、第２の電極、絶縁膜として用いられる構
成である。なお、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃ
ｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を
用いることができる。あるいは、これらの元素（合金も含む）の積層を用いることができ
る。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜またはマイク
ロクリスタルシリコン膜などを用いた場合のトランジスタ及び容量素子の構造について説
明する。
図１８（Ａ）は、トップゲート型のトランジスタの断面構造及び容量素子の断面構造を示
す図である。
基板７０３１上に第１の絶縁膜（絶縁膜７０３２）が全面に形成されている。第１の絶縁
膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してし
まうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有する。し
たがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層７０３３、導電層７０３４及び導電層７０３５
）が形成されている。導電層７０３３は、トランジスタ７０４８のソース電極及びドレイ
ン電極の一方の電極として機能する部分を含む。導電層７０３４は、トランジスタ７０４
８のソース電極及びドレイン電極の他方の電極として機能する部分を含む。導電層７０３
５は、容量素子７０４９の第１の電極として機能する部分を含む。なお、第１の導電層と
しては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓ
ｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あるいは、
これらの元素（合金も含む）の積層を用いることができる。
導電層７０３３及び導電層７０３４の上部に、第１の半導体層（半導体層７０３６及び半
導体層７０３７）が形成されている。半導体層７０３６は、ソース電極とドレイン電極の
一方の電極として機能する部分を含む。半導体層７０３７は、ソース電極とドレイン電極
の他方の電極として機能する部分を含む。なお、第１の半導体層としては、リン等を含ん
だシリコン等を用いることができる。
導電層７０３３と導電層７０３４との間であって、かつ第１の絶縁膜上に、第２の半導体
層（半導体層７０３８）が形成されている。そして、半導体層７０３８の一部は、導電層
７０３３上及び導電層７０３４上まで延長されている。半導体層７０３８は、トランジス
タ７０４８のチャネル領域として機能する部分を含む。なお、第２の半導体層としては、
アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又は微結晶半導
体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることができる。
少なくとも半導体層７０３８及び導電層７０３５を覆うように、第２の絶縁膜（絶縁膜７
０３９及び絶縁膜７０４０）が形成されている。第２の絶縁膜は、ゲート絶縁膜としての
機能を有する。なお、第２の絶縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化
窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積層を用いることができる。
なお、第２の半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いるこ
とが望ましい。なぜなら、第２の半導体層と第２の絶縁膜とが接する界面におけるトラッ
プ準位が少なくなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上に、第２の導電層（導電層７０４１及び導電層７０４２）が形成されてい
る。導電層７０４１は、トランジスタ７０４８のゲート電極として機能する部分を含む。
導電層７０４２は、容量素子７０４９の第２の電極、又は配線としての機能を有する。な
お、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａ
ｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることが
できる。あるいは、これらの元素（合金も含む）の積層を用いることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
図１８（Ｂ）は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子
の断面構造を示す図である。特に、図１８（Ｂ）に示すトランジスタは、チャネルエッチ
型と呼ばれる構造である。
基板７０５１上に第１の絶縁膜（絶縁膜７０５２）が全面に形成されている。第１の絶縁
膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してし
まうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有する。し
たがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層７０５３及び導電層７０５４）が形成されてい
る。導電層７０５３は、トランジスタ７０６８のゲート電極として機能する部分を含む。
導電層７０５４は、容量素子７０６９の第１の電極として機能する部分を含む。なお、第
１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐ
ｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる
。あるいは、これらの元素（合金も含む）の積層を用いることができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜７０５５）が形成されてい
る。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては
、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層
、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層７０
５６）が形成されている。そして、半導体層７０５６の一部は、第２の絶縁膜上のうち第
１の導電層と重なって形成されていない部分まで延長されている。半導体層７０５６は、
トランジスタ７０６８のチャネル領域として機能する部分を含む。なお、半導体層７０５
６としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又
は微結晶半導体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることができる。
第１の半導体層上の一部に、第２の半導体層（半導体層７０５７及び半導体層７０５８）
が形成されている。半導体層７０５７は、ソース電極とドレイン電極の一方の電極として
機能する部分を含む。半導体層７０５８は、ソース電極とドレイン電極の他方の電極とし
て機能する部分を含む。なお、第２の導体層としては、リン等を含んだシリコン等を用い
ることができる。
第２の半導体層上及び第２の絶縁膜上に、第２の導電層（導電層７０５９、導電層７０６
０及び導電層７０６１）が形成されている。導電層７０５９は、トランジスタ７０６８の
ソース電極とドレイン電極の一方として機能する部分を含む。導電層７０６０は、トラン
ジスタ７０６８のソース電極とドレイン電極の他方として機能する部分を含む。導電層７
０６１は、容量素子７０６９の第２の電極として機能する部分を含む。なお、第２の導電
層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ
、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あるい
は、これらの元素（合金も含む）の積層を用いることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
ここで、チャネルエッチ型のトランジスタが特徴とする工程の一例を説明する。同じマス
クを用いて、第１の半導体層及び第２の半導体層を形成することができる。具体的には、
第１の半導体層と第２の半導体層とは連続して成膜される。そして、第１の半導体層及び
第２の半導体層は、同じマスクを用いて形成される。
チャネルエッチ型のトランジスタが特徴とする工程の別の一例を説明する。新たなマスク
を用いることなく、トランジスタのチャネル領域を形成することができる。具体的には、
第２の導電層が形成された後で、第２の導電層をマスクとして用いて第２の半導体層の一
部を除去する。あるいは、第２の導電層と同じマスクを用いて第２の半導体層の一部を除
去する。そして、除去された第２の半導体層の下部に形成されている第１の半導体層がト
ランジスタのチャネル領域となる。
図１８（Ｃ）は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子
の断面構造を示す図である。特に、図１８（Ｃ）に示すトランジスタは、チャネル保護型
（チャネルストップ型）と呼ばれる構造である。
基板７０７１上に第１の絶縁膜（絶縁膜７０７２）が全面に形成されている。第１の絶縁
膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してし
まうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有する。し
たがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層７０７３及び導電層７０７４）が形成されてい
る。導電層７０７３は、トランジスタ７０８８のゲート電極として機能する部分を含む。
導電層７０７４は、容量素子７０８９の第１の電極として機能する部分を含む。なお、第
１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐ
ｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる
。あるいは、これらの元素（合金も含む）の積層を用いることができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜７０７５）が形成されてい
る。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては
、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層
、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層７０
７６）が形成されている。そして、半導体層７０７６の一部は、第２の絶縁膜上のうち第
１の導電層と重なって形成されていない部分まで延長されている。半導体層７０７６は、
トランジスタ７０８８のチャネル領域として機能する部分を含む。なお、半導体層７０７
６としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又
は微結晶半導体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることができる。
第１の半導体層上の一部に、第３の絶縁膜（絶縁膜７０８２）が形成されている。絶縁膜
７０８２は、トランジスタ７０８８のチャネル領域がエッチングによって除去されること
を防止する機能を有する。つまり、絶縁膜７０８２は、チャネル保護膜（チャネルストッ
プ膜）として機能する。なお、第３の絶縁膜としては、酸化シリコン膜、窒化シリコン膜
又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積層を用いることが
できる。
第１の半導体層上の一部及び第３の絶縁膜上の一部に、第２の半導体層（半導体層７０７
７及び半導体層７０７８）が形成されている。半導体層７０７７は、ソース電極とドレイ
ン電極の一方の電極として機能する部分を含む。半導体層７０７８は、ソース電極とドレ
イン電極の他方の電極として機能する部分を含む。なお、第２の導体層としては、リン等
を含んだシリコン等を用いることができる。
第２の半導体層上に、第２の導電層（導電層７０７９、導電層７０８０及び導電層７０８
１）が形成されている。導電層７０７９は、トランジスタ７０８８のソース電極とドレイ
ン電極の一方として機能する部分を含む。導電層７０８０は、トランジスタ７０８８のソ
ース電極とドレイン電極の他方として機能する部分を含む。導電層７０８１は、容量素子
７０８９の第２の電極として機能する部分を含む。なお、第２の導電層としては、Ｔｉ、
Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ
、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あるいは、これらの元素（
合金も含む）の積層を用いることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
次に、トランジスタを製造するための基板として、半導体基板を用いた例について説明す
る。半導体基板を用いて製造されたトランジスタは、移動度が高いため、トランジスタサ
イズを小さくすることができる。その結果、単位面積当たりのトランジスタ数を増やす（
集積度を上げる）ことができ、同一の回路構成では集積度が大きいほど基板サイズを小さ
くすることができるため、製造コストを低減できる。さらに、同一の基板サイズでは集積
度が大きいほど回路規模を大きくすることができるため、製造コストはほぼ同等のままで
、より高い機能を持たせることが可能となる。その上、特性のばらつきが少ないため、製
造の歩留まりも高くすることができる。さらに、動作電圧が小さいので、消費電力を低減
することができる。さらに、移動度が高いため、高速動作が可能である。
半導体基板を用いて製造されたトランジスタを集積して構成された回路は、ＩＣチップ等
の形態をとって装置に実装されることで、当該装置に様々な機能を持たせることができる
。たとえば、表示装置の周辺駆動回路（データドライバ（ソースドライバ）、スキャンド
ライバ（ゲートドライバ）、タイミングコントローラ、画像処理回路、インターフェイス
回路、電源回路、発振回路等）を、半導体基板を用いて製造されたトランジスタを集積し
て構成することで、サイズが小さく、消費電力が小さく、高速動作が可能な周辺駆動回路
を、低コストで歩留まり高く製造することができる。なお、半導体基板を用いて製造され
たトランジスタを集積して構成された回路は、単一の極性のトランジスタを有する構成で
あってもよい。こうすることで、製造プロセスを簡略化できるため、製造コストを低減で
きる。
半導体基板を用いて製造されたトランジスタを集積して構成された回路は、その他には、
たとえば、表示パネルに用いることができる。より詳細には、ＬＣＯＳ（Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）等の反射型液晶パネル、微小ミラーを集積した
ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）素子、ＥＬパネル等
に用いることができる。これらの表示パネルを、半導体基板を用いて製造することで、サ
イズが小さく、消費電力が小さく、高速動作が可能な表示パネルを、低コストで歩留まり
高く製造することができる。なお、表示パネルには、大規模集積回路（ＬＳＩ）など、表
示パネルの駆動以外の機能を持った素子上に形成されたものも含む。
以下に、半導体基板を用いてトランジスタを製造する方法について述べる。一例として、
図１９（Ａ）乃至図１９（Ｇ）に示すような工程を用いて、トランジスタを製造すればよ
い。
図１９（Ａ）では、半導体基板７１１０において素子を分離した領域７１１２、領域７１
１３、絶縁膜７１１１（フィールド酸化膜ともいう）、ｐウェル７１１４、を示している
。
半導体基板７１１０は、半導体基板であれば特に限定されず用いることができる。例えば
、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、Ｉ
ｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法
またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）
法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用
いることができる。
図１９（Ｂ）では、絶縁膜７１２１、絶縁膜７１２２、を示している。絶縁膜７１２１、
絶縁膜７１２２は、例えば、熱処理を行い半導体基板７１１０に設けられた領域７１１２
、領域７１１３の表面を酸化させることにより酸化珪素膜で絶縁膜７１２１、絶縁膜７１
２２を形成することができる。
図１９（Ｃ）では、導電膜７１２３、導電膜７１２４を示している。
導電膜７１２３、導電膜７１２４としては、タンタル（Ｔａ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ
）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若
しくは化合物材料で形成することができる。あるいは、これらの元素を窒化した金属窒化
膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素、
金属材料を導入したシリサイド等に代表される半導体材料により形成することもできる。
図１９（Ａ）乃至図１９（Ｇ）では、ゲート電極７１３０、ゲート電極７１３１、レジス
トマスク７１３２、不純物領域７１３４、チャネル形成領域７１３３、レジストマスク７
１３５、不純物領域７１３７、チャネル形成領域７１３６、第２の絶縁膜７１３８、配線
７１３９を示している。
第２の絶縁膜７１３８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化
珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘ
Ｏｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカー
ボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、
ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料か
らなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ
−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結
合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキ
ル基、芳香族炭化水素）が用いられる。有機基はフルオロ基を含んでも良い。
配線７１３９は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タング
ステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎ
ｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジ
ム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主
成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主
成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は
、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料
に相当する。配線７１３９は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）
膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタ
ン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒
化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやア
ルミニウムシリコンは抵抗値が低く、安価であるため、配線７１３９を形成する材料とし
て最適である。例えば、上層と下層のバリア層を設けると、アルミニウムやアルミニウム
シリコンのヒロックの発生を防止することができる。例えば、還元性の高い元素であるチ
タンからなるバリア膜を形成すると、結晶質半導体膜に薄い自然酸化膜ができていたとし
ても、この自然酸化膜を還元する。その結果、配線７１３９は、結晶質半導体膜と、電気
的および物理的に良好に接続することができる。
なお、トランジスタの構造は図示した構造に限定されるものではないことを付記する。例
えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィ
ンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制する
ことができるため好適である。
ここまで、トランジスタの構造及びトランジスタの作製方法について説明した。ここで、
配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム（Ａｌ）、タン
タル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（
Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、
銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（
Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）
、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から
選ばれた一つもしくは複数の元素、または、前記群から選ばれた一つもしくは複数の元素
を成分とする化合物、合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜
鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（Ｚｎ
Ｏ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミネオジム（Ａｌ−Ｎｄ）
、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）など）で形成される
ことが望ましい。または、配線、電極、導電層、導電膜、端子などは、これらの化合物を
組み合わせた物質などを有して形成されることが望ましい。もしくは、前記群から選ばれ
た一つもしくは複数の元素とシリコンの化合物（シリサイド）（例えば、アルミシリコン
、モリブデンシリコン、ニッケルシリサイドなど）、前記群から選ばれた一つもしくは複
数の元素と窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有
して形成されることが望ましい。
なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）またはｐ型不純物（ボロンなど）
を含んでいてもよい。シリコンが不純物を含むことにより、導電率の向上、又は通常の導
体と同様な振る舞いをすることが可能となる。従って、配線、電極などとして利用しやす
くなる。
なお、シリコンは、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタルシリ
コン）など、様々な結晶性を有するシリコンを用いることが出来る。あるいは、シリコン
は非晶質（アモルファスシリコン）などの結晶性を有さないシリコンを用いることが出来
る。単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導
電膜、端子などの抵抗を小さくすることが出来る。非晶質シリコンまたは微結晶シリコン
を用いることにより、簡単な工程で配線などを形成することが出来る。
なお、アルミニウムまたは銀は、導電率が高いため、信号遅延を低減することができる。
さらに、エッチングしやすいので、パターニングしやすく、微細加工を行うことが出来る
。
なお、銅は、導電率が高いため、信号遅延を低減することが出来る。銅を用いる場合は、
密着性を向上させるため、積層構造にすることが望ましい。
なお、モリブデンまたはチタンは、酸化物半導体（ＩＴＯ、ＩＺＯなど）またはシリコン
と接触しても、不良を起こさない、エッチングしやすい、耐熱性が高いなどの利点を有す
るため、望ましい。
なお、タングステンは、耐熱性が高いなどの利点を有するため、望ましい。
なお、ネオジムは、耐熱性が高いなどの利点を有するため、望ましい。特に、ネオジムと
アルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにく
くなる。
なお、シリコンは、トランジスタが有する半導体層と同時に形成できる、耐熱性が高いな
どの利点を有するため、望ましい。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）、酸化錫（Ｓ
ｎＯ）、酸化錫カドミウム（ＣＴＯ）は、透光性を有しているため、光を透過させる部分
に用いることができる。たとえば、画素電極や共通電極として用いることができる。
なお、ＩＺＯは、エッチングしやすく、加工しやすいため、望ましい。ＩＺＯは、エッチ
ングしたときに、残渣が残ってしまう、ということも起こりにくい。したがって、画素電
極としてＩＺＯを用いると、液晶素子や発光素子に不具合（ショート、配向乱れなど）を
もたらすことを低減出来る。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、単層構造でもよいし、
多層構造になっていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜
、端子などの製造工程を簡略化することができ、工程日数を少なくでき、コストを低減す
ることが出来る。あるいは、多層構造にすることにより、それぞれの材料のメリットを生
かしつつ、デメリットを低減させ、性能の良い配線、電極などを形成することが出来る。
たとえば、低抵抗材料（アルミニウムなど）を多層構造の中に含むことにより、配線の低
抵抗化を図ることができる。別の例として、低耐熱性の材料を、高耐熱性の材料で挟む積
層構造にすることにより、低耐熱性の材料の持つメリットを生かしつつ、配線、電極など
の耐熱性を高くすることが出来る。例えば、アルミニウムを含む層を、モリブデン、チタ
ン、ネオジムなどを含む層で挟む積層構造にすると望ましい。
ここで、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例
えば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変
えてしまい、本来の目的を果たせなくなる。別の例として、高抵抗な部分を形成又は製造
するときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場
合、積層構造により反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりすると
よい。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの
間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。別の例として、シリコ
ンとアルミニウムとを接続させる場合は、シリコンとアルミニウムとの間に、チタン、モ
リブデン、ネオジム合金を挟むことが望ましい。
なお、配線とは、導電体が配置されているものを言う。配線の形状は、線状でもよいし、
線状ではなく短くてもよい。したがって、電極は、配線に含まれている。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどとして、カーボンナノチュ
ーブを用いても良い。さらに、カーボンナノチューブは、透光性を有しているため、光を
透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いること
ができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
（実施の形態７）
本実施の形態においては、電子機器の例について説明する。
図２０（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することがで
きる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図２０（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２０（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７
、等を有することができる。図２０（Ｂ）に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図２０（Ｂ）に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図２０（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、等を有することができる。図２０（Ｃ）に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図２０（Ｃ）に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
図２０（Ｄ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポ
ート９６８０等を有することができる。図２０（Ｄ）に示すコンピュータは、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図２０（Ｄ）に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
次に、図２０（Ｅ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、マイクロフォン９６３８等を有することができる。図２０（Ｅ）
に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、
カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又
は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。なお、図２０（Ｅ）に示した携帯電話が有する機能はこれに限定さ
れず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。このような電子機器は、視野角を大きくすることができるため、どの
方向から見ても視覚的変化の少ない表示を行うことができる、さらに、視野角を拡大する
ために一つの画素を複数のサブ画素に分割し、サブ画素ごとに異なる信号電圧を加えるこ
とによって視野角を拡大する方法を用いた場合でも、サブ画素の駆動のための回路規模の
増大または回路の駆動速度の増大等を引き起こすことがない。その結果、消費電力の低減
および製造コストの低減を実現できる。さらに、正確な信号をそれぞれのサブ画素に入力
することができるため、静止画表示時の画質を向上できる。さらに、特別な回路の追加お
よび構成変更をすることなく、黒画像を任意のタイミングで表示することができるので、
動画表示時の画質を向上できる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）、別の実施の形態の図で述べた
内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うこと
が出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分、別の
実施の形態の部分を組み合わせることが出来る。
１０ 第１の回路
１１ 第１の配線
１２ 第２の配線
１３ 第３の配線
２１ 第４の配線
２２ 第５の配線
２３ 第６の配線
３１ 第１の液晶素子
３２ 第２の液晶素子
３３ 第３の液晶素子
４１ 第１のサブ画素
４２ 第２のサブ画素
４３ 第３のサブ画素
５０ 容量素子
５１ 容量素子
５２ 容量素子
６０ 第２の回路
７１ 第６の配線
７２ 第７の配線
９０ リセット回路
１０１ 第１の配線
１０２ 第２の配線
１０３ 第３の配線
１０４ 第４の配線
１０５ 第５の配線
１０６ 第６の配線
１０７ 第７の配線
１０８ 第８の配線
１０９ 第９の配線
１１０ 第１０の配線
１１１ 第８の配線
１２１ 第１の電流制御回路
１２２ 第２の電流制御回路
１３１ 第１の電流駆動表示素子
１３２ 第２の電流駆動表示素子
１４１ 第１の陽極配線
１４２ 第２の陽極配線
１５１ 第１の陰極配線
１５２ 第２の陰極配線
１６０ スイッチ
１６１ スイッチ
１６２ スイッチ
１７０ 容量素子
１７１ 容量素子
１８０ 配線
１８１ 配線
２００ 表示パネル
２０１ 表示部
２０２ 接続部
２０３ 接続基板
２１１ 第１のスキャンドライバ
２１２ 第２のスキャンドライバ
２１３ 第３のスキャンドライバ
２１４ 第４のスキャンドライバ
２２１ データドライバ
２３１ 周辺駆動回路
２３２ 周辺駆動回路
２３３ 周辺駆動回路
２３４ 周辺駆動回路
１２１ａ 電極
１２１ｂ 電極
１２１ｃ 電極
１２２ａ 電極
１２２ｂ 電極
１２２ｃ 電極
７００１ トランジスタ
７００２ トランジスタ
７００３ トランジスタ
７００４ トランジスタ
７００５ トランジスタ
７００６ トランジスタ
７０１１ 基板
７０１２ 絶縁膜
７０１３ 半導体層
７０１４ 半導体層
７０１５ 半導体層
７０１６ 絶縁膜
７０１７ ゲート電極
７０１８ 絶縁膜
７０１９ 絶縁膜
７０２１ サイドウォール
７０２２ マスク
７０２３ 導電膜
７０２４ 絶縁膜
７０３１ 基板
７０３２ 絶縁膜
７０３３ 導電層
７０３３ 導電層
７０３４ 導電層
７０３５ 導電層
７０３６ 半導体層
７０３７ 半導体層
７０３８ 半導体層
７０３９ 絶縁膜
７０４０ 絶縁膜
７０４１ 導電層
７０４２ 導電層
７０４８ トランジスタ
７０４９ 容量素子
７０５１ 基板
７０５２ 絶縁膜
７０５３ 導電層
７０５４ 導電層
７０５５ 絶縁膜
７０５６ 半導体層
７０５７ 半導体層
７０５８ 半導体層
７０５９ 導電層
７０６０ 導電層
７０６１ 導電層
７０６８ トランジスタ
７０６９ 容量素子
７０７１ 基板
７０７２ 絶縁膜
７０７３ 導電層
７０７４ 導電層
７０７５ 絶縁膜
７０７６ 半導体層
７０７７ 半導体層
７０７８ 半導体層
７０７９ 導電層
７０８０ 導電層
７０８１ 導電層
７０８２ 絶縁膜
７０８８ トランジスタ
７０８９ 容量素子
７０９１ 基板
７０９２ 絶縁膜
７０９３ 導電層
７０９４ 導電層
７０９５ 不純物領域
７０９６ 不純物領域
７０９７ 不純物領域
７０９８ ＬＤＤ領域
７０９９ ＬＤＤ領域
７１００ チャネル形成領域
７１０１ 絶縁膜
７１０２ 導電層
７１０３ 導電層
７１０４ 絶縁膜
７１０８ トランジスタ
７１０９ 容量素子
７１１０ 半導体基板
７１１１ 絶縁膜
７１１２ 領域
７１１３ 領域
７１１４ ｐウェル
７１２１ 絶縁膜
７１２２ 絶縁膜
７１２３ 導電膜
７１２４ 導電膜
７１３０ ゲート電極
７１３１ ゲート電極
７１３２ レジストマスク
７１３３ チャネル形成領域
７１３４ 不純物領域
７１３５ レジストマスク
７１３６ チャネル形成領域
７１３７ 不純物領域
７１３８ 絶縁膜
７１３９ 配線
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス

Claims (7)

  1. 画素を有し、
    前記画素は、第１の液晶素子と、第２の液晶素子と、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記第１の液晶素子は、前記第１の容量素子と直接接続され、
    前記第２の液晶素子は、前記第２の容量素子と直接接続され、
    前記第１のスイッチは、第１の端子が配線と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第２のスイッチは、第１の端子が前記第１の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第３のスイッチは、第１の端子が前記第２の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続される液晶表示装置であって、
    第１の期間と、第２の期間と、第３の期間と、を有し、
    前記第１の期間において、前記第３の容量素子には、第１の電圧が印加され、
    前記第２の期間において、前記第１の液晶素子は、前記配線と導通であり、
    前記第２の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第２の期間において、前記第３の容量素子は、前記配線と導通であり、
    前記第３の期間において、前記第１の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第１の液晶素子と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第２の液晶素子と導通であり、
    前記第２の液晶素子の画素電極は、前記第１の液晶素子の画素電極よりも大きく、
    前記第２の容量素子の静電容量値は、前記第１の容量素子の静電容量値よりも大きいことを特徴とする液晶表示装置。
  2. 画素を有し、
    前記画素は、第１の液晶素子と、第２の液晶素子と、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記第１の液晶素子は、前記第１の容量素子と直接接続され、
    前記第２の液晶素子は、前記第２の容量素子と直接接続され、
    前記第１のスイッチは、第１の端子が配線と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第２のスイッチは、第１の端子が前記第１の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第３のスイッチは、第１の端子が前記第２の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続される液晶表示装置であって、
    第１の期間と、第２の期間と、第３の期間と、を有し、
    前記第１の期間において、前記第３の容量素子には、第１の電圧が印加され、
    前記第２の期間において、前記第１の液晶素子は、前記配線と導通であり、
    前記第２の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第２の期間において、前記第３の容量素子は、前記配線と導通であり、
    前記第３の期間において、前記第１の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第１の液晶素子と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第２の液晶素子と導通であり、
    前記第３の容量素子の静電容量値は、前記第１の容量素子の静電容量値よりも大きく、
    前記第３の容量素子の静電容量値は、前記第２の容量素子の静電容量値よりも大きいことを特徴とする液晶表示装置。
  3. 画素を有し、
    前記画素は、第１の液晶素子と、第２の液晶素子と、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記第１の液晶素子は、前記第１の容量素子と直接接続され、
    前記第２の液晶素子は、前記第２の容量素子と直接接続され、
    前記第１のスイッチは、第１の端子が配線と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第２のスイッチは、第１の端子が前記第１の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続され、
    前記第３のスイッチは、第１の端子が前記第２の液晶素子と直接接続され、且つ第２の端子が前記第３の容量素子と直接接続される液晶表示装置であって、
    第１の期間と、第２の期間と、第３の期間と、を有し、
    前記第１の期間において、前記第３の容量素子には、第１の電圧が印加され、
    前記第２の期間において、前記第１の液晶素子は、前記配線と導通であり、
    前記第２の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第２の期間において、前記第３の容量素子は、前記配線と導通であり、
    前記第３の期間において、前記第１の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第２の液晶素子は、前記配線と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第１の液晶素子と非導通であり、
    前記第３の期間において、前記第３の容量素子は、前記第２の液晶素子と導通であり、
    前記第２の液晶素子の画素電極は、前記第１の液晶素子の画素電極よりも大きく、
    前記第２の容量素子の静電容量値は、前記第１の容量素子の静電容量値よりも大きく、
    前記第３の容量素子の静電容量値は、前記第１の容量素子の静電容量値よりも大きく、
    前記第３の容量素子の静電容量値は、前記第２の容量素子の静電容量値よりも大きいことを特徴とする液晶表示装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記配線は、映像信号を供給する機能を有することを特徴とする液晶表示装置。
  5. 請求項１乃至請求項４のいずれか一項に記載の液晶表示装置と、
    ＦＰＣと、
    を有する表示モジュール。
  6. 請求項１乃至請求項４のいずれか一項に記載の液晶表示装置と、
    アンテナ、操作キー、又はスピーカと、
    を有することを特徴とする電子機器。
  7. 請求項５に記載の表示モジュールと、
    アンテナ、操作キー、又はスピーカと、
    を有することを特徴とする電子機器。
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