JP5748886B2 - 外部記憶装置 - Google Patents

Description

本発明は、耐タンパ性の高い外部記憶装置に関する。

コンテンツを販売することにより収益を上げるビジネスにおいて、コンテンツを記憶した外部記憶装置、例えばメモリカードを販売することがある。このようなビジネスモデルにおいて、近年は、外部記憶装置に記憶されているコンテンツを、専用の装置で読み出させることが増えている。一般的なメモリカードで外部記憶装置を形成した場合、接触型の外部端子を用いて専用の装置に情報を送信することになる（例えば特許文献１）。

一方、特許文献２には、半導体チップにアンテナコイルを設けることにより、非接触式で外部に情報を送信することが開示されている。

特開２００９−１０５１２６号公報 特開２００２−０８３８９４号公報

コンテンツを販売することにより収益を上げるビジネスにおいて、コンテンツが不法に複製されることを抑制すること、すなわち耐タンパ性を向上させることは重要である。耐タンパ性を向上させるための一般的な方法は、コンテンツを暗号化するなど、ソフトウェア的な処理に依存するものである。しかしソフトウェア的な処理により耐タンパ性を確保しようとしても、復号化ソフトなど、耐タンパ性を低下させるソフトが作成されると、コンテンツを読み取ることが可能になってしまう。このように、耐タンパ性を十分に確保することは難しかった。

本発明者は、専用の装置でコンテンツを読み出さなければそのコンテンツを利用できない場合、コンテンツを読み取られたとしても、外部記憶装置を汎用品で形成できないようにすれば耐タンパ性を確保できることに着目し、本発明の創出に至った。

本発明によれば、配線基板と、
前記配線基板の第１面に配置された少なくとも一つの半導体チップと、
前記少なくとも一つの半導体チップのいずれかに設けられた記憶素子と、
前記少なくとも一つの半導体チップのいずれかに設けられ、前記記憶素子が記憶している情報を外部に通信するインダクタと、
前記少なくとも一つの半導体チップのいずれかに設けられ、前記インダクタを駆動するドライバ回路と、
前記配線基板に設けられた接触型の外部端子と、
前記配線基板の前記第１面に形成され、前記少なくとも一つの半導体チップを封止し、かつ前記外部端子を被覆していない封止樹脂層と、
を備え、
前記インダクタは、前記半導体チップのうち前記配線基板と対向しない面に形成されている外部記憶装置が提供される。

本発明に係る外部記憶装置にコンテンツを格納し、専用の装置で読み出させるようにした場合、複製したコンテンツを利用するためには、本発明に係る外部記憶装置の模造品と同等の構造を有する外部記憶装置を作製する必要がある。本発明において、記憶素子に記憶されている情報はインダクタを介して外部に通信される。このインダクタは半導体チップに形成されているため、小型になる。言い換えると、本発明と同等の径を有するインダクタは、半導体プロセスを用いずに形成することは難しい。半導体プロセスを実現するためには多大な設備投資が必要であり、このため上記した半導体チップの模造品を製造することはコスト的に難しくなる。このため、本発明によれば、外部記憶装置に記憶されているコンテンツを読み出すことができても、複製を行う者がコンテンツ格納用の外部記憶装置を作製することができなくなり、その結果、耐タンパ性が向上する。

なお、インダクタの通信可能範囲はインダクタの直径が小さくなるにつれて短くなる。これに対して本発明では、上記した少なくとも一つの半導体チップを封止樹脂層により一括封止しているため、インダクタから外部記憶装置の外面までの距離が短くなる。従って、インダクタの通信可能範囲が短くなっても、その通信可能範囲にレシーバを位置させることができる。

本発明によれば、接触型の外部端子を有する配線基板の第１面に、少なくとも一つの半導体チップを配置する工程と、
前記配線基板の第１面に封止樹脂層を、前記少なくとも一つの半導体チップを封止し、かつ前記外部端子を被覆しないように形成する工程と、
を備え、
前記少なくとも一つの半導体チップのいずれかには記憶素子が設けられており、
前記少なくとも一つの半導体チップのいずれかには、前記記憶素子が記憶している情報を外部に通信するインダクタが設けられており、
前記少なくとも一つの半導体チップのいずれかには前記インダクタのドライバ回路が設けられている外部記憶装置の製造方法が提供される。

本発明によれば、外部記憶装置の耐タンパ性を十分に確保することができる。

第１の実施形態に係る外部記憶装置の構成を示す断面図である。 外部記憶装置の平面図である。 外部記憶装置の使用状態を示す断面図である。 外部記憶装置の使用状態における等価回路図である。 第２の実施形態に係る外部記憶装置の構成を使用状態とともに示す断面図である。 図５の状態における外部記憶装置の等価回路図である。 第３の実施形態に係る外部記憶装置の構成を示す平面図である。 図７のＢ−Ｂ´断面図である。 図７及び図８に示した外部記憶装置の製造方法を示す断面図である。 図７及び図８に示した外部記憶装置の製造方法を示す断面図である。 第４の実施形態に係る外部記憶装置の構成を示す断面図である。 図１１に示した外部記憶装置の製造方法を示す断面図である。 第５の実施形態に係る外部記憶装置の構成を示す断面図である。 図１３に示した外部記憶装置の製造方法を示す断面図である。 第６の実施形態に係る外部記憶装置の構成を示す断面図である。 第７の実施形態に係る外部記憶装置の構成を示す断面図である。 図１６に示した外部記憶装置の変形例を示す図である。 第８の実施形態に係る外部記憶装置の構成を示す断面図である。 （ａ）は第９の実施形態に係る外部記憶装置の構成を示す断面図であり、（ｂ）は貫通孔２４の構成を示すための平面拡大図である。 第１０の実施形態に係る外部記憶装置の構成を示す断面図である。 配線基板の形状を示す平面図である。 第１１の実施形態に係る外部記憶装置の構成を示す断面図である。 図２２に示した外部記憶装置の平面図である。 第１の実施形態に係る外部記憶装置の変形例を示す断面図である。 第１の実施形態に係る外部記憶装置の変形例を示す断面図である。 第１の実施形態に係る外部記憶装置の変形例を示す断面図である。 図３の変形例を示す断面図である。 第６の実施形態に係る外部記憶装置の変形例を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る外部記憶装置１０の構成を示す断面図である。外部記憶装置１０は、配線基板２０、少なくとも一つの半導体チップ（本図に示す例では２つの半導体チップ１１０，１２０）、記憶素子１２２（図４に図示）、インダクタ１１４、ドライバ回路１１２（図４に図示）、外部端子４０、及び封止樹脂層３０を備えている。半導体チップ１１０，１２０は、配線基板２０の第１面（例えば上面）に配置されている。記憶素子１２２は、半導体チップ１１０，１２０のいずれかに設けられている。インダクタ１１４も、半導体チップ１１０，１２０のいずれかに設けられている。ドライバ回路１１２はインダクタ１１４を駆動する回路であり、半導体チップ１１０，１２０のいずれかに設けられている。本実施形態では、記憶素子１２２は半導体チップ１２０に設けられており、インダクタ１１４は半導体チップ１１０に設けられており、ドライバ回路１１２は半導体チップ１１０に設けられている。外部端子４０は接触型の端子であり、少なくとも一部は電源端子及びグラウンド端子となっている。封止樹脂層３０は配線基板２０の第１面に形成され、半導体チップ１１０，１２０を封止し、かつ外部端子４０を被覆していない。そしてインダクタ１１４は、半導体チップ１１０のうち配線基板２０と対向しない面に形成されている。

配線基板２０は、例えばプリント配線基板であり、少なくとも第１面に配線を有している。また配線基板２０は、第１面とは反対側の面である第２面に保護樹脂層５０（例えばソルダーレジスト層）を有している。

本図に示す例において半導体チップ１１０は、能動面を上に向けて配線基板２０に固定されている。半導体チップ１１０の能動面には多層配線層が設けられている。この多層配線層のいずれかの配線層、例えば最上層の配線層にインダクタ１１４が形成されている。インダクタ１１４の直径は、例えば１ｍｍ以下である。そして半導体チップ１１０の能動面に形成されている電極パッドは、ボンディングワイヤ２１０を介して、配線基板２０の第１面に形成された配線に接続している。また半導体チップ１２０は、能動面を下に向けて配線基板２０に対してフリップチップ実装されており、バンプ２２０を介して配線基板２０の第１面に形成された配線に接続している。ただし半導体チップ１２０は、図２４に示すように、ボンディングワイヤ２１２により配線基板２０の配線に接続されても良い。そして半導体チップ１１０，１２０は、配線基板２０の配線を介して互いに接続している。

なお、半導体チップ１１０は例えば専用に設計された半導体チップであるが、半導体チップ１２０には、汎用のメモリチップ、例えば汎用の不揮発メモリチップを用いることができる。

外部端子４０は、配線基板２０の第１面に複数設けられている。上記したように外部端子４０の少なくとも一部は電源端子及びグラウンド端子となっている。外部端子４０を介して配線基板２０に供給された電力は、少なくともインダクタ１１４のドライバ回路１１２に供給される。なお記憶素子１２２の読み書きに電力が必要な場合、この電力も外部端子４０を介して供給される。

半導体チップ１１０，１２０は封止樹脂層３０により一括封止されている。このため、外部記憶装置１０のうち、半導体チップ１１０のインダクタ１１４より上の部分の厚さｔを薄く、例えば０．５ｍｍ以下にすることができる。なお封止樹脂層３０の側面は、外部端子４０に面する側面をのぞいて、配線基板２０の側面と同一の平面を形成している。

なお図２５に示すように、外部記憶装置１０の配線基板２０の第１面には、チップコンダクタ、チップ抵抗などの受動部品１５０が設けられていてもよい。受動部品１５０も、半導体チップ１１０，１２０とともに封止樹脂層３０により一括で封止されている。また配線基板２０の第１面には、パッケージ部品（図示せず）が設けられていてもよい。

図２は外部記憶装置１０の平面図である。図１は図２のＡ−Ａ´断面図に相当している。図１及び図２に示す外部記憶装置１０は、カード型の記憶装置であり、記憶素子１２２にコンテンツを格納した状態で販売される。記憶素子１２２に格納されるコンテンツは、ソフトウェア、音声コンテンツ、又は映像コンテンツである。具体的には、記憶素子１２２に格納されるコンテンツは、例えばゲームソフトデータ、コンピュータ端末用のソフトウェア、音楽データ、又はビデオデータである。

外部記憶装置１０及び配線基板２０は、平面形状が長方形又は正方形である。外部端子４０は、配線基板２０の一辺に沿って複数配置されており、また、当該一辺に直交する方向に延伸している。封止樹脂層３０は、平面視において配線基板２０のうち、外部端子４０が設けられている一辺の近傍を除いて封止している。また半導体チップ１１０は、外部記憶装置１０の中心を通り、かつ外部端子４０が設けられている一辺に平行な線を介して、外部端子４０とは逆側に位置している。

図３は外部記憶装置１０の使用状態を示す断面図である。外部記憶装置１０は、専用の読取装置５００の差込穴５０２に、外部端子４０が設けられている側から矢印Ｘ方向に差し込まれる。差込穴５０２の奥には接触型の接続端子５３０が複数設けられている。外部記憶装置１０が差込穴５０２に差し込まれている状態において、複数の外部端子４０は互いに異なる接続端子５３０に接触し、導通する。これにより、外部記憶装置１０には接続端子５３０から電力が供給される。なお、外部記憶装置１０と差込穴５０２の内面の間には隙間が設けられている。

また差込穴５０２の内面には、読取部５１０が設けられている。読取部５１０は半導体チップを有している。この半導体チップは多層配線層を有しており、この多層配線層に受信用のインダクタ５１４が形成されている。インダクタ５１４は、外部記憶装置１０が差込穴５０２に差し込まれた状態において、外部記憶装置１０のインダクタ１１４それぞれと対向する位置に配置されている。上記したように外部記憶装置１０のうち、半導体チップ１１０のインダクタ１１４より上の部分の厚さｔは薄い。このためインダクタ１１４からインダクタ５１４までの距離を短く、例えば１ｍｍ以下にすることができる。従って、インダクタ１１４の直径が１ｍｍ以下であっても、インダクタ１１４とインダクタ５１４の間で通信を行うことができる。

なお、インダクタ５１４及びレシーバ回路を有する半導体チップを配線基板上に固定し、封止樹脂で封止することにより読取部５１０を形成すると、読取部５１０のうちインダクタ５１４より上（図３においては下側）に位置する部分の厚さを薄くすることができる。この場合、インダクタ１１４からインダクタ５１４までの距離を特に短くすることができる。

図４は、外部記憶装置１０の使用状態における等価回路図である。外部記憶装置１０と読取部５１０は、インダクタ１１４及びインダクタ５１４を介して互いに通信する。具体的には、記憶素子１２２に記憶されている情報は、ドライバ回路１１２によって読み出され、インダクタ１１４によって電磁波として出力される。この電磁波によってインダクタ５１４では誘導電流が生じる。この誘導電流の強弱をレシーバ回路５１２が解釈することにより、記憶素子１２２に記憶されている情報は読取部５１０に読み取られる。なお半導体チップ１１０には、記憶素子１２２に対する読み書きを制御する制御回路も設けられている。この制御回路は回路上、ドライバ回路１１２と記憶素子１２２の間に位置している。

本図に示す例においてインダクタ１１４，５１４は複数組設けられている。そして上記した情報の送信は、いずれかのインダクタ１１４，５１４の組み合わせを用いて行われる。いずれのインダクタ１１４，５１４の組み合わせを用いるかは、予め定められたルールに従って適宜切り替えられる。

なお、読取部５１０にドライバ回路及び送信用のインダクタを追加し、外部記憶装置１０に受信用のインダクタ及びレシーバ回路を追加しても良い。この場合、読取部５１０から外部記憶装置１０に情報を送信することができる。この情報は記憶素子１２２に格納される。

次に、図１の断面図を用いて外部記憶装置１０の製造方法について説明する。まず、配線基板２０の第１面に半導体チップ１１０，１２０を配置する。このとき半導体チップ１２０は配線基板２０にフリップチップ実装される。そして、ボンディングワイヤ２１０を用いて半導体チップ１１０と配線基板２０の配線とを接続する。次いでモールド封止を行うことにより、配線基板２０の第１面に封止樹脂層３０を設ける。このとき、封止用の金型の形状を工夫することにより、封止樹脂層３０が外部端子４０を被覆しないようにする。

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、インダクタ１１４とインダクタ５１４の間で通信を行うことにより、外部記憶装置１０に記憶されている情報は読取部５１０によって読み取られる。ここでインダクタ１１４は半導体チップ１１０に形成されているため、小型である。言い換えると、インダクタ１１４と同等の径を有するインダクタは、半導体プロセスを用いずに形成することは難しい。半導体プロセスを実現するためには多大な設備投資が必要であり、このため半導体チップ１１０の模造品を製造することはコスト的に難しくなる。このため、本実施形態によれば、外部記憶装置１０に記憶されているコンテンツを読み出すことができても、複製を行う者がコンテンツを格納するための外部記憶装置を準備することができなくなる。この結果、耐タンパ性が向上する。

またインダクタ１１４及びドライバ回路１１２を、記憶素子１２２を有する半導体チップ１２０とは別の半導体チップ１１０に設けている。このため、記憶素子１２２を有する半導体チップ１２０として、汎用のメモリチップを用いることができる。

また半導体チップ１１０，１２０を、一つの封止樹脂層３０で一括封止しているため、一つのチップのみを取り出すことが困難になる。このため、半導体チップ１１０のみを交換して半導体チップ１２０が記憶しているコンテンツを読み出すことが困難になる。また、半導体チップ１１０，１２０のうち動作情報を記憶しているチップのみを取り出して、その動作情報を読み出すことも困難になる。また、半導体チップ１１０，１２０のうちセキュリティを担保しているチップに、異常動作を誘発する条件を加えることにより、セキュリティを無効化させることも困難になる。このため、耐タンパ性が向上する。

また、半導体チップ１１０，１２０の高さが互いに異なる場合であっても、封止樹脂層３０の表面を平坦に形成することができるため、外部記憶装置１０の機械的強度が高くなる。このため、外部記憶装置１０に筐体を設ける必要性が低下する。また筐体を設ける場合であっても、筐体を簡単な構造にして薄くすることができる。

また、封止樹脂層３０の表面を外部端子４０と平行にしている。このため、読取装置５００に対する外部記憶装置１０の抜き差しを容易かつスムーズに行うことができる。このため、外部記憶装置１０に、読取装置５００の抜き差しのためのガイド部を設けなくてもよく、また設けたとしてもその構造を簡略化することができる。

なお、外部記憶装置１０に複雑な構造のガイド部を設ける場合、一般的に外部記憶装置１０は厚くなる。外部記憶装置１０が厚くなるとインダクタ１１４，５１４の間隔が広がるため、インダクタ１１４の径が大きくなる。インダクタ１１４の径が大きくなると、インダクタ１１４と互換性のあるインダクタを半導体プロセス以外でも形成できるようになるため、耐タンパ性が低下してしまう。

また図２６に示すように、半導体チップ１１０の上面を半導体チップ１２０の上面より上に位置させてもよい。このようにすると、インダクタ１１４，５１４の間隔をさらに狭くすることができる。また、本実施形態では、封止樹脂層３０のうち半導体チップ１１０より上に位置している部分を薄くする必要があるが、半導体チップ１１０の上面を半導体チップ１２０の上面より上に位置させると、半導体チップ１２０の表面が封止樹脂層３０から露出することを抑制できる。

また本実施形態では、外部端子４０は、配線基板２０のうち半導体チップ１１０，１２０が搭載されている第１面に形成されている。一方、外部記憶装置１０を読取装置５００に差し込むと、読取装置５００は、外部端子４０と接続端子５３０の接続を確保するために、接続端子５３０を外部端子４０に押し付ける。この押し付ける力は、図３において矢印Ｙで示すように、外部記憶装置１０の厚さ方向において外部端子４０を読取部５１０から遠ざける方向に加わる。

ここで、上記したように半導体チップ１１０は、外部記憶装置１０の中心を通り、かつ外部端子４０が設けられている一辺に平行な線を介して、外部端子４０とは逆側に位置している。また、外部記憶装置１０と差込穴５０２の内面の間には隙間が設けられている。そこで、図２７に示すように、差込穴５０２の内面に、平面視において半導体チップ１１０と外部端子４０の間に位置する凸部５０４を設け、凸部５０４の先端を外部記憶装置１０に当接するようにしておいてもよい。このようにすると、矢印Ｙで示した力により、凸部５０４を支点として外部記憶装置１０は、半導体チップ１１０のインダクタ１１４が読取部５１０のインダクタ５１４に近づく方向に回転する。

図５は、第２の実施形態に係る外部記憶装置１０の構成を使用状態とともに示す断面図である。図６は、図５の状態における外部記憶装置１０の等価回路図である。図５及び図６は、第１の実施形態における図３及び図４に相当する図である。本図に示す外部記憶装置１０は、半導体チップ１１０，１２０の代わりに半導体チップ１３０が設けられている点を除いて、第１の実施形態に示した外部記憶装置１０と同様の構成である。

半導体チップ１３０は専用に設計された半導体チップであり、記憶素子１２２、ドライバ回路１１２、及びインダクタ１１４を有している。そして半導体チップ１３０は、能動面とは逆側の面、すなわち記憶素子１２２、ドライバ回路１１２、及びインダクタ１１４を有している面とは逆側の面が、配線基板２０に固定されている。半導体チップ１３０の電極パッドは、ボンディングワイヤ２１１を介して配線基板２０の表面に形成された配線に接続されている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また記憶素子１２２、ドライバ回路１１２、及びインダクタ１１４を一つの半導体チップ１３０の中に設けたため、外部記憶装置１０を小型化することができる。

図７は、第３の実施形態に係る外部記憶装置１０の構成を示す平面図であり、第１の実施形態における図２に相当する図である。図８は図７のＢ−Ｂ´断面図である。本実施形態に係る外部記憶装置１０は、ガイド部３２を有している点を除いて、第１の実施形態に係る外部記憶装置１０と同様の構成である。

ガイド部３２は封止樹脂層３０に凹凸を設けることによって形成されている。本実施形態ではガイド部３２は封止樹脂層３０の互いに対向している２つの側面に形成された凸部である。本実施形態では、ガイド部３２は、外部記憶装置１０のうち、外部端子４０が設けられている辺に直交する２つの側面に設けられている。

図９及び図１０は、図７及び図８に示した外部記憶装置の製造方法を示す断面図である。まず図９（ａ）に示すように、配線基板２０を準備する。この状態において配線基板２０は、複数の外部記憶装置１０となる部分が互いにつながった形状である。次いで、配線基板２０に、外部記憶装置１０となる部分ごとに半導体チップ１１０，１２０（図９では半導体チップ１２０のみ図示）を配置する。そしてボンディングワイヤ２１０（図９では図示せず）を用いて、複数の半導体チップ１１０それぞれを配線基板２０の配線に接続する。

次いで複数の半導体チップ１１０，１２０を一括で封止し、封止樹脂層３０を形成する。この状態において、封止樹脂層３０は、複数の外部記憶装置１０それぞれごとに独立して設けられてはおらず、複数の外部記憶装置１０となる部分が互いにつながった状態に形成される。

次いで、配線基板２０及び封止樹脂層３０の切断ラインを示すダイシングラインのうち、ガイド部３２が設けられる辺に沿っているダイシングラインに沿ってダイシングブレード４００を移動させる。これにより、封止樹脂層３０の表層に溝３７を形成する。

次いで図９（ｂ）に示すように、ダイシングラインのうち、ガイド部３２が設けられる辺に沿っているダイシングラインに沿ってダイシングブレード４０２を移動させる。これにより、配線基板２０及び封止樹脂層３０のうち配線基板２０側の一部を切断する。ダイシングブレード４０２の幅は、ダイシングブレード４００の幅に等しくても良いし、異なっていても良い。これにより、溝３８が形成される。溝３８は平面視において溝３７と重なっているが、底部は溝３７とつながっていない。溝３７の底部から溝３８の底部までの距離はガイド部３２の厚さに等しい。すなわち本図に示す状態において複数の外部記憶装置１０は、ガイド部３２となる部分によって互いにつながった状態である。

次いで図１０に示すように、ダイシングラインに沿ってダイシングブレード４０４を移動させることにより、配線基板２０及び封止樹脂層３０を切断する。ダイシングブレード４０４の幅は、ダイシングブレード４００，４０２の幅より狭い。これにより、複数の外部記憶装置１０は互いに分離し、かつガイド部３２が形成される。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またガイド部３２を有しているため、読取装置５００の差込穴５０２にガイド部３２に対応する凹凸を形成することにより、外部記憶装置１０を差込穴５０２に差し込むときに外部記憶装置１０が破損することを抑制できる。またガイド部３２は封止樹脂層３０の側面に形成されているため、ガイド部３２に起因してインダクタ１１４からインダクタ５１４までの距離が長くなることはない。

図１１は、第４の実施形態に係る外部記憶装置１０の構成を示す断面図である。本図は図７のＢ−Ｂ´断面に相当している。本図に示す外部記憶装置１０は、以下の点を除いて第３の実施形態に示した外部記憶装置１０と同様の構成である。

まず、ガイド部３２が設けられていない。そして、封止樹脂層３０の側面のうち、外部記憶装置１０が読取装置５００の差込穴５０２に差し込まれる方向と平行な２つの側面３３は、配線基板２０の一面上に位置している。これにより、封止樹脂層３０と配線基板２０の間に段差２１が生じる。段差２１は差込用のガイドとして機能する。

図１２は、図１１に示した外部記憶装置１０の製造方法を示す断面図である。まず図１２（ａ）に示すように、配線基板２０を準備する。この状態において配線基板２０は、複数の外部記憶装置１０となる部分が互いにつながった形状である。次いで、配線基板２０に、外部記憶装置１０となる部分ごとに半導体チップ１１０，１２０（図１２（ａ）では半導体チップ１２０のみ図示）を配置する。そしてボンディングワイヤ２１０（図１２（ａ）では図示せず）を用いて、複数の半導体チップ１１０それぞれを配線基板２０の配線に接続する。

次いで半導体チップ１１０，１２０を搭載した状態の配線基板２０を、封止用の金型である下型６１０内に配置する。次いで下型６１０に対応する上型６００を、下型６１０及び配線基板２０上に配置する。上型６００の内面の天井部分には凸部６０２が設けられている。凸部６０２は先端が平坦になっており、この平坦部分が配線基板２０のダイシングラインのうち段差２１を形成すべき領域に接している。凸部６０２の幅は、後述するダイシングブレード４１０より大きい。

次いで、下型６１０及び上型６００の間の空間に封止用の樹脂を注入する。これにより封止樹脂層３０が形成される。この状態において封止樹脂層３０は、凸部６０２が位置している部分には形成されず、その結果、外部記憶装置１０別に互いに独立した形状になる。

その後図１２（ｂ）に示すように、下型６１０及び上型６００を取り外す。次いで、ダイシングブレード４１０をダイシングラインに沿って移動させ、配線基板２０を切断する。これにより複数の外部記憶装置１０が互いに切り離される。上記したように、上型６００の凸部６０２の幅はダイシングブレード４１０より大きい。このため、配線基板２０のうち凸部６０２によって覆われていた部分は一部残り、これによって段差２１が形成される。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また第３の実施形態と比較して、配線基板２０を切断して個々の外部記憶装置１０を切り出すときの工程数が少なくなる。

図１３は、第５の実施形態に係る外部記憶装置１０の構成を示す断面図である。本図は図７のＢ−Ｂ´断面図に相当している。本図に示す外部記憶装置１０は、凸部であるガイド部３２の代わりに、溝形状のガイド部３４を有している点を除いて、第３の実施形態に係る外部記憶装置１０の構成と同様である。

図１４は、図１３に示した外部記憶装置の製造方法を示す断面図である。まず配線基板２０を準備する。この状態において配線基板２０は、複数の外部記憶装置１０となる部分が互いにつながった形状である。次いで、配線基板２０に、外部記憶装置１０となる部分ごとに半導体チップ１１０，１２０（図１４では半導体チップ１２０のみ図示）を配置する。そしてボンディングワイヤ２１０（図１４では図示せず）を用いて、複数の半導体チップ１１０それぞれを配線基板２０の配線に接続する。

次いで複数の半導体チップ１１０，１２０を一括で封止し、封止樹脂層３０を形成する。この状態において、封止樹脂層３０は、複数の外部記憶装置１０それぞれごとに独立して設けられてはおらず、複数の外部記憶装置１０となる部分が互いにつながった状態に形成される。そしてダイシングブレード（図示せず）を用いて封止樹脂層３０及び配線基板２０を切断し、複数の外部記憶装置１０を切り出す。

次いで、ダイシングブレード４２０を用いて溝形状のガイド部３４を形成する。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。

図１５は、第６の実施形態に係る外部記憶装置１０の構成を示す断面図であり、第１の実施形態における図２のＡ−Ａ´断面図に相当している。本図に示す外部記憶装置１０は、支持部材１４０を有している点を除いて、第１の実施形態に係る外部記憶装置１０と同様の構成である。

支持部材１４０は、配線基板２０の第１面と半導体チップ１１０の間に位置している。すなわち支持部材１４０は配線基板２０の第１面上に設けられており、半導体チップ１１０は支持部材１４０上に設けられている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また半導体チップ１１０に対して半導体チップ１２０が厚い場合など、半導体チップ１１０の上面が半導体チップ１２０の上面より下に位置することがある。このような場合、封止樹脂層３０の厚さは半導体チップ１２０の上面にあわせて設計されるため、インダクタ１１４から封止樹脂層３０の上面までの厚さｔが厚くなることがある。これに対して本実施形態では、配線基板２０の第１面と半導体チップ１１０の間に支持部材１４０を設けたため、厚さｔを薄くすることができる。

また、インダクタ１１４，５１４の間隔を狭くするためには、封止樹脂層３０のうち半導体チップ１１０より上に位置している部分を薄くする必要がある。これに対して図２８に示すように、半導体チップ１２０を裏面研削して薄くすると、半導体チップ１１０の上面を半導体チップ１２０の上面より上に位置させることができる。これにより、半導体チップ１２０の表面が封止樹脂層３０から露出することを抑制できる。

図１６は、第７の実施形態に係る外部記憶装置１０の構成を示す断面図であり、第１の実施形態における図２のＡ−Ａ´断面図に相当している。本図に示す外部記憶装置１０は、以下の点を除いて第１の実施形態に係る外部記憶装置１０の構成と同様である。

まず、封止樹脂層３０には凹部３６が形成されている。凹部３６は、少なくとも平面視でインダクタ１１４と重なる領域に形成されている。本図に示す例では、凹部３６は半導体チップ１１０の全面と重なっている。また差込方向Ｘで見た場合、外部端子４０、半導体チップ１１０、及び半導体チップ１２０の順に並んでいる。そして凹部３６は、封止樹脂層３０のうち外部端子４０に面している辺につながっている。言い換えると、封止樹脂層３０は、半導体チップ１２０が設けられている領域が、他の領域と比べて厚くなっている。

図１７は、図１６に示した外部記憶装置１０の変形例を示す図である。本図に示す例では、凹部３６は、平面視において半導体チップ１１０の一部のみと重なっているが、少なくともインダクタ１１４とは重なっている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また半導体チップ１１０の上面が半導体チップ１２０の上面より下に位置していても、インダクタ１１４から封止樹脂層３０の上面までの厚さｔを薄くすることができる。

図１８は、第８の実施形態に係る外部記憶装置１０の構成を示す断面図であり、第１の実施形態における図２のＡ−Ａ´断面図に相当している。本図に示す外部記憶装置１０は、以下の点を除いて第１の実施形態に係る外部記憶装置１０と同様の構成である。

半導体チップ１１０，１２０は、配線基板２０の第１面に形成された保護樹脂層６０（例えばソルダーレジスト層）の上に位置している。そして半導体チップ１２０は、配線基板２０にフリップチップ接続ではなく、能動面を上に向けて配置されている。

また外部端子４０は、配線基板２０のうち第１面とは逆側の第２面（たとえば裏面）に形成されている。外部端子４０は、配線基板２０を貫通する貫通ビア２２を介して、配線基板２０の第１面に位置する配線７０，７２に接続している。配線７０は、ボンディングワイヤ２１０を介して半導体チップ１１０の電極パッドに接続しており、配線７２は、ボンディングワイヤ２１２を介して半導体チップ１２０の電極パッドに接続している。

なお本図に示す例において、封止樹脂層３０は配線基板２０の第１面側にのみ形成されている。このため外部端子４０は封止樹脂層３０に被覆されていない。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、外部端子４０は、配線基板２０のうち半導体チップ１１０，１２０が搭載されている面（第１面）とは逆側の面（第２面）に形成されている。外部記憶装置１０を図３に示した読取装置５００に差し込むと、読取装置５００は、外部端子４０と接続端子５３０の接続を確保するために、接続端子５３０を外部端子４０に押し付ける。この押し付ける力は、半導体チップ１１０のインダクタ１１４を読取部５１０のインダクタ５１４に近づける方向に働く。このため、インダクタ１１４をインダクタ５１４に近づけることができる。

図１９（ａ）は、第９の実施形態に係る外部記憶装置１０の構成を示す断面図であり、第８の実施形態における図１８に相当している。本図に示す外部記憶装置１０は、配線基板２０が位置合わせ用の貫通孔２４を備えている点を除いて、第８の実施形態に係る外部記憶装置１０と同様の構成である。

図１９（ｂ）は、貫通孔２４の構成を示すための平面拡大図である。この図において封止樹脂層３０は図示を省略している。貫通孔２４は、貫通ビア２２を形成する工程と同一工程で形成される。このため、貫通孔２４の周囲及び内側壁に導体膜２６、例えばＣｕ膜とＡｕ膜の積層膜が形成される。ただし導体膜２６は貫通孔２４の全体を埋めないため、導体膜２６が形成された後においても、貫通孔２４にはスルーホール２７が残る。また導体膜２６は配線基板２０の電源配線、信号配線、及びグラウンド配線のいずれにも接続していない。なお導体膜２６は、グラウンド配線に接続していてもよい。

また図１９（ａ）に示すように、保護樹脂層５０，６０には、貫通孔２４を露出する開口５２，６２が形成されている。半導体チップ１１０，１２０を配線基板２０に載置する際、半導体チップ１１０，１２０の位置は、貫通孔２４のスルーホール２７を基準に位置決めされている。

次に、図１９に示す外部記憶装置１０の製造方法を説明する。まず配線基板２０を準備する。この状態において配線基板２０は、複数の外部記憶装置１０となる部分が互いにつながった形状である。次いで、配線基板２０に、外部記憶装置１０となる部分ごとに半導体チップ１１０，１２０を配置する。このとき、半導体チップ１１０，１２０の位置は、貫通孔２４のスルーホール２７を基準に位置決めされる。

そしてボンディングワイヤ２１０，２１２を用いて、複数の半導体チップ１１０，１２０それぞれを配線基板２０の配線７０，７２に接続する。

次いで、複数の半導体チップ１１０，１２０を一括で封止し、封止樹脂層３０を形成する。この状態において、封止樹脂層３０は、複数の外部記憶装置１０それぞれごとに独立して設けられてはおらず、複数の外部記憶装置１０となる部分が互いにつながった状態に形成される。また配線基板２０の第１面は封止樹脂層３０によって封止されているため、第１面側からは貫通孔２４のスルーホール２７を確認することはできない。ただし、配線基板２０のうち第１面とは逆側の第２面側からは、スルーホール２７を確認することができる。なお封止樹脂層３０を形成するとき、スルーホール２７を予め充填材で充填しておき、封止樹脂層３０を形成してもよい。このようにすると、スルーホール２７を介して封止樹脂層３０となる樹脂が配線基板２０の第２面側に漏れることを抑制できる。なお充填材は、封止樹脂層３０を形成した後に配線基板２０の第２面側から除去されてもよいが、そのまま残していてもよい。

次いで、配線基板２０のうち第２面側から、貫通孔２４のスルーホール２７を基準に位置あわせを行ったうえで、第２面側から配線基板２０及び封止樹脂層３０を切断する。これにより一組の半導体チップ１１０，１２０単位で配線基板２０及び封止樹脂層３０が個片化され、複数の外部記憶装置１０が形成される。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、本実施形態のように半導体チップ１１０のインダクタ１１４の直径が小さい場合、外部記憶装置１０の内部において半導体チップ１１０の位置が少しでもずれると、インダクタ１１４と読取装置５００のインダクタ５１４が重ならず、その結果、情報の読取が行えない。これに対して本実施形態では、半導体チップ１１０，１２０を搭載するときの位置あわせと、配線基板２０及び封止樹脂層３０をダイシングして複数の外部記憶装置１０を切り出すときの位置あわせを、同一のスルーホール２７を基準にして行っている。従って、外部記憶装置１０の内部において半導体チップ１１０の位置がずれることを抑制できる。特にスルーホール２７と半導体チップ１１０と隣り合うように形成し、これらの間に他の配線や素子が位置しないようにすると、半導体チップ１１０を配線基板２０に搭載するマウンタがスルーホール２７の位置を確認しに行くまでの時間を短くすることができる。

なお、貫通孔２４、導体膜２６、スルーホール２７、及び開口５２，６２を、配線基板２０のうちいずれの外部記憶装置１０にもならない部分に形成しても良い。このようにすると、外部記憶装置１０に貫通孔２４、導体膜２６、スルーホール２７、及び開口５２，６２を残さないですむ。

図２０は、第１０の実施形態に係る外部記憶装置１０の構成を示す断面図である。本図に示す外部記憶装置１０は、以下を除いて第９の実施形態に係る外部記憶装置１０と同様の構成である。

まず、配線基板２０の第２面側にも封止樹脂層３０を形成している。ただし封止樹脂層３０は外部端子４０を被覆していない。また、第９の実施形態に示した貫通孔２４、導体膜２６、スルーホール２７、及び開口５２，６２を、配線基板２０のうちいずれの外部記憶装置１０にもならない部分に形成している。このため、外部記憶装置１０は貫通孔２４、導体膜２６、スルーホール２７、及び開口５２，６２を有していない。

図２１は、本実施形態における配線基板２０の形状を示す平面図である。配線基板２０は、半導体チップ１１０，１２０及び配線基板２０上の配線と重ならない位置に、複数のスルーホール２８，２９を有している。スルーホール２８は配線基板２０のうち外部記憶装置１０となる領域に位置しており、スルーホール２９は、配線基板２０のうち外部記憶装置１０の４つの角となる部分それぞれに位置している。スルーホール２８，２９は、封止樹脂層３０を配線基板２０の第１面側から第２面側に案内するためのものである。すなわちスルーホール２８，２９を設けることにより、配線基板２０の第２面側にも封止樹脂層３０を形成することができる。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また封止樹脂層３０を配線基板２０の第２面側にも形成したため、外部記憶装置１０の耐久性を向上させることができる。

図２２は、第１１の実施形態に係る外部記憶装置１０の構成を示す断面図である。図２３は図２２に示した外部記憶装置１０の平面図である。図２２は図２３のＣ−Ｃ´断面図に相当している。本図に示す外部記憶装置１０は、以下を除いて第１の実施形態に係る外部記憶装置１０と同様の構成である。

まず、外部記憶装置１０は筐体８０を有している。筐体８０は、配線基板２０及び封止樹脂層３０を覆っている。また筐体８０には、開口８２，８４が設けられている。開口８２、８４は配線基板２０の第１面と対向する領域に設けられている。平面視において開口８２は外部端子４０と重なっており、開口８４はインダクタ１１４と重なっている。

本図に示す例では、外部記憶装置１０の差込方向Ｘで見た場合、外部記憶装置１０では、外部端子４０、半導体チップ１１０、及び半導体チップ１２０がこの順に並んでいる。そして開口８２は、平面視において外部記憶装置１０のうち差込方向Ｘの先端まで広がっている。また開口８４は、図２３に示すように、開口８２より幅は狭いが、開口８２につながっている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また配線基板２０及び封止樹脂層３０を筐体８０によって覆ったため、外部記憶装置１０の耐久性を向上させることができる。

また筐体８０にはインダクタ１１４と重なる位置に開口８４を設けている。このため、筐体８０を設けても、インダクタ１１４から読取装置５００のインダクタ５１４までの距離が遠くなることを抑制できる。

また開口８４は、開口８２につながっている。開口８２は平面視において外部記憶装置１０のうち差込方向Ｘの先端まで広がっている。このため、外部記憶装置１０を読取装置５００の差込穴５０２に差し込むときに、筐体８０が読取装置５００の読取部５１０と干渉することを防止できる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ 外部記憶装置
２０ 配線基板
２１ 段差
２２ 貫通ビア
２４ 貫通孔
２６ 導体膜
２７ スルーホール
２８ スルーホール
２９ スルーホール
３０ 封止樹脂層
３２ ガイド部
３３ 側面
３４ ガイド部
３６ 凹部
３７ 溝
３８ 溝
４０ 外部端子
５０ 保護樹脂層
５２ 開口
６０ 保護樹脂層
６２ 開口
７０ 配線
７２ 配線
８０ 筐体
８２ 開口
８４ 開口
１１０ 半導体チップ
１１２ ドライバ回路
１１４ インダクタ
１２０ 半導体チップ
１２２ 記憶素子
１３０ 半導体チップ
１４０ 支持部材
１５０ 受動部品
２１０ ボンディングワイヤ
２１１ ボンディングワイヤ
２１２ ボンディングワイヤ
２２０ バンプ
４００ ダイシングブレード
４０２ ダイシングブレード
４０４ ダイシングブレード
４１０ ダイシングブレード
４２０ ダイシングブレード
５００ 読取装置
５０２ 差込穴
５０４ 凸部
５１０ 読取部
５１２ レシーバ回路
５１４ インダクタ
５３０ 接続端子
６００ 上型
６０２ 凸部
６１０ 下型

Claims (4)

1. 接触型の外部端子を備えた配線基板と、
   前記配線基板の第１面に配置された半導体チップと、
   前記半導体チップを封止し、前記外部端子が露出するように形成された封止樹脂層と、を有し、
   前記半導体チップは、記憶素子と、前記記憶素子と電気的に接続されたインダクタと、前記インダクタを制御する回路と、配線層と、を備え、
   前記配線層は、前記半導体チップの前記配線基板の前記第１面と対向している面とは異なる面に形成されており、かつ、前記インダクタを含んでおり、
   前記インダクタは、前記配線層を介して前記回路に接続しており、
   複数の前記インダクタが前記半導体チップに設けられており、
   前記回路は、駆動する前記インダクタを予め定められたルールに従って切り替える外部記憶装置。
2. 請求項１に記載の外部記憶装置において、
   前記インダクタは、前記半導体チップの前記配線基板の前記第１面と対向している面とは反対側の面に形成されている外部記憶装置。
3. 接触型の外部端子を備えた配線基板と、
   前記配線基板の第１面に配置された第１半導体チップと、
   前記配線基板の前記第１面に配置され、前記第１半導体チップと電気的に接続された第２半導体チップと、
   前記第１および第２半導体チップを封止し、前記外部端子が露出するように形成された封止樹脂層と、を有し、
   前記第１半導体チップは、記憶素子を備え、
   前記第２半導体チップは、前記記憶素子と電気的に接続されたインダクタと、前記インダクタを制御する回路と、配線層と、を備え、
   前記配線層は、前記第２半導体チップの前記配線基板の前記第１面と対向している面とは異なる面に形成されており、かつ、前記インダクタを含んでおり、
   前記インダクタは、前記配線層を介して前記回路に接続している外部記憶装置。
4. 請求項３に記載の外部記憶装置において、
   前記インダクタは、前記第２半導体チップの前記配線基板の前記第１面と対向している面とは反対側の面に形成されている外部記憶装置。

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