JP5737137B2 - 温度センサの製造方法 - Google Patents

Description

本発明は、赤外線ひいては温度を検出する量子井戸型赤外線温度センサの製造方法に関する。

赤外線は温度を持ったすべての物体表面から放射されている。赤外線温度センサは、物体の温度に応じて変化する赤外線の放射強度を、離れた場所から捉え、例えば、物体表面の温度分布を画像化するために用いられる温度センサである。この温度センサは、夜間においても物体の動きを画像化できるため、セキュリティ監視に用いるセンサネットワークのキーデバイスとして、注目され、赤外線に対する感度の向上が求められている。

赤外線温度センサとして、熱絶縁構造体が赤外線を吸収した際の温度上昇を、電気抵抗値の変化として検出する、所謂ボロメータが知られている。また、ボロメータタイプの赤外線温度センサとして、量子井戸型赤外線センサが知られている。量子井戸型赤外線センサは、バンドギャップエネルギーの異なる複数種類の半導体をナノスケールで積層して量子井戸を形成し、エネルギー準位の差を用いて赤外線を受けたことによる温度変化を電気抵抗値の変化として検出する。積層される半導体として、特許文献１には、ガリウムヒ素（ＧａＡｓ）とアルミニウムガリウムヒ素（ＡｌＧａＡｓ）とを用いる例が示されている。この例では、ＧａＡｓが量子井戸層として機能し、ＡｌＧａＡｓが量子障壁層として機能している。また、特許文献１には、積層される半導体として、よりバンドギャップ差の大きいシリコン（Ｓｉ）とシリコンゲルマニウム（Ｓｉ_１−ｘＧｅ_ｘ）とが用いられるＳｉＧｅ／Ｓｉ系の例も示されている（ｘはＧｅ組成比）。この例では、ＳｉＧｅが量子井戸層として機能し、Ｓｉが量子障壁層として機能している。

ボロメータの赤外線検出感度を向上するためには、抵抗温度係数（Temperature Coefficient of Resistance : ＴＣＲ）を大きくすることが必要である。量子井戸型赤外線センサのように、量子井戸が形成された半導体積層構造におけるＴＣＲは、次式で表される。

ＴＣＲ＝−１／ｋＴ^２×（３ｋＴ／２＋Ｖ−Ｅ_Ｆ）
ｋ：ボルツマン定数、Ｔ［Ｋ］：絶対温度、Ｖ（＝Ｅ_Ｂ−Ｅ_Ｗ）：障壁エネルギー、Ｅ_Ｂ：量子障壁層の価電子帯の頂上（または伝導帯の底）のエネルギー、Ｅ_Ｗ：井戸層の価電子帯の頂上（または伝導帯の底）のエネルギー、Ｅ_Ｆ：フェルミ準位
ここで、量子井戸層がＰ型にドープされているときは、Ｅ_Ｂ、Ｅ_Ｗはそれぞれ価電子帯の頂上を意味し、量子井戸層がＮ型にドープされているときは、Ｅ_Ｂ、Ｅ_Ｗはそれぞれ伝導帯の底を意味する。

このため、量子井戸型赤外線センサにおいて、赤外線検出感度を向上させる（｜ＴＣＲ｜の値を大きくする）ためには、障壁高さＶを大きくする、あるいは、フェルミ準位Ｅ_Ｆを小さくすることが必要である。例えば、上記したＳｉＧｅ／Ｓｉ系においては、量子井戸層であるＰ型にドープされたＳｉ_１−ｘＧｅ_ｘ層により形成される価電子帯の障壁高さＶが、Ｇｅ組成比ｘに比例する。この系においては、Ｖ＝０．８４ｘ［ｅＶ］と書き表せる。したがって、Ｇｅ組成比ｘが大きいほど、障壁高さＶを大きくでき、｜ＴＣＲ｜の値を大きくすることができる。非特許文献１には、Ｇｅ組成比ｘ＝０．４において、｜ＴＣＲ｜≒３．５％／Ｋとなる構成が示されている。

特許第３５７３７５４号公報

S G E Wissmar, H H Radamsson, Y Yamamoto, B Tillack, C Vieider, J Y Andersson, Journal of Physics: Conference Series 100 (2008) 042029, p.3

ところで、一般に、格子定数の互いに異なる材料同士、例えば元素Ｅ_１の表面上に元素Ｅ_２が積層される場合においては、成膜される薄膜の膜厚に臨界膜厚が存在する。例えば、Ｓｉ表面上のＳｉＧｅ薄膜は、エピタキシャル成長により所定膜厚まで成長させると、Ｓｉ−ＳｉＧｅ間における結晶格子の不整合による歪みを緩和するために、結晶欠陥を生じてしまう。結晶欠陥を生じると、暗電流などによるノイズが増大するため、赤外線温度センサのＳ／Ｎ比が低下してしまう。そして、図１７に示されるように、この臨界膜厚は、格子不整合率ｒが大きいほど小さくなる。図１７に記載されたラインＡ、ラインＢは、理論より求められた格子不整合率に対する臨界膜厚を示すものであり、ラインＡがPeopleらによるエネルギー平衡理論であり、ラインＢがMatthewsらによる力学的平衡理論である。また、図１７中のプロットは実験値である。ここで、格子不整合率ｒは、元素Ｅ_１およびＥ_２の格子定数ａ_Ｅ１およびａ_Ｅ２に対して、次式で表される。

ｒ＝（ａ_Ｅ２−ａ_Ｅ１）／ａ_Ｅ１
Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系においては、この臨界膜厚が、Ｇｅ組成比ｘの増加に伴って減少する。換言すれば、Ｓｉ表面上に形成される、量子井戸層としてのＳｉＧｅ薄膜は、障壁高さＶを増加させるためにＧｅ組成比ｘを増加させると、その膜厚を薄膜化しなければならない。これは、Ｇｅ組成比ｘが増加するにしたがって、ＳｉＧｅ層とＳｉ層との格子不整合率ｒが大きくなるためである。量子井戸層（Ｓｉ表面上のＳｉＧｅ薄膜）の膜厚が所定の厚さよりも薄くなると、量子効果によりフェルミ準位Ｅ_Ｆが急激に上昇するため、｜ＴＣＲ｜が減少してしまう。また、量子障壁層（Ｓｉ薄膜）の膜厚が所定の膜厚よりも薄くなると、隣り合う量子井戸層間でキャリアがトンネルしてしまい、見かけ上の障壁高さが減少し、｜ＴＣＲ｜が減少してしまう。

一方、ＡｌＧａＡｓ／ＧａＡｓ系においては、量子障壁層としてのＡｌＧａＡｓ薄膜の膜厚を薄膜化しなければならない。量子障壁層（ＧａＡｓ表面上のＡｌＧａＡｓ薄膜）の膜厚が所定の膜厚よりも薄くなると、隣り合う量子井戸層間でキャリアがトンネルしてしまい、見かけ上の障壁高さが減少し、｜ＴＣＲ｜が減少してしまう。また、量子井戸層（ＧａＡｓ薄膜）の膜厚が所定の厚さよりも薄くなると、量子効果によりフェルミ準位Ｅ_Ｆが急激に上昇するため、｜ＴＣＲ｜が減少してしまう。

このように、障壁高さＶとフェルミ準位Ｅ_Ｆは、量子井戸層を形成する半導体の組成と、量子井戸層の層厚をパラメータとしたトレードオフの関係にある。また、量子障壁層の薄膜化は、トンネル効果による｜ＴＣＲ｜減少の原因となる。

例えば、特許文献１に示されるような、ＧａＡｓ表面上のＩｎＧａＡｓ／ＡｌＧａＡｓ系やサファイヤ表面上のＧａＮ／ＡｌＧａＮ系では、Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系（ｘ＝１のときＶ≒０．８４ｅＶ）に較べて高い障壁高さＶを確保できるものの、そのような条件下では、格子不整合率ｒがＳｉＧｅ／Ｓｉ系に較べて大きいため、０．１ｎｍのオーダーでしか量子井戸層および量子障壁層を成膜することができない。したがって、高い障壁高さＶによる効果が、量子効果によるフェルミ準位Ｅ_Ｆの増加およびトンネル効果により相殺されてしまう。すなわち、量子井戸型の温度センサの構成として現実的ではない。

また、Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系においても、非特許文献１に示されるｘ＝０．４よりもＧｅ組成比を大きくすると、量子井戸型の温度センサを構成する量子井戸層を薄膜化しなければならず、量子効果によるフェルミ準位Ｅ_Ｆの増加に起因する｜ＴＣＲ｜の低下を引き起こす。

本発明は、上記問題点に鑑みてなされたものであり、量子井戸構造を有する温度センサにおいて、高い障壁高さＶを実現できる量子障壁層と量子井戸層とを、フェルミ準位の上昇およびトンネル効果が生じにくい膜厚を持って、形成することを目的とする。

上記目的を達成するために、請求項１に記載の発明は、
基体と、
該基体上に形成された量子井戸構造体と、を備え、
量子井戸構造体は、基体に隣接して形成された第１導電型の第１電極層と、該第１電極層上に形成されたサーミスタ層と、該サーミスタ層上に形成された第１導電型の第２電極層と、を有する積層構造をなし、
サーミスタ層は、量子井戸層を少なくとも一層と、量子障壁層を複数層有するとともに、第１電極層、サーミスタ層、第２電極層の積層方向に沿って量子井戸層と量子障壁層とが交互に配置されてなり、
量子井戸層と、量子障壁層とは、これらの層が積層されることにより形成される量子井戸の障壁高さが０．３４ｅＶより大きい材料からなり、
量子井戸層は、第１電極層の結晶格子に対する格子不整合率が４％以下の材料からなり、
量子障壁層は、第１電極層の結晶格子に対する格子不整合率が０．９％以下の材料からなる温度センサの製造方法であって、
基体および第１電極層を形成する基板準備工程と、
基板準備工程の後に、第１電極層が形成された全面に亘ってサーミスタ層および第２電極層をエピタキシャル成長により形成する全面エピ工程と、
全面エピ工程の後に、サーミスタ層および第２電極層を一括して所定パターンにパターニングし、その後、第１電極層を所定パターンにパターニングするパターニング工程と、
パターニング工程の後に、第１電極層、サーミスタ層および第２電極層を覆うように絶縁膜を形成する絶縁膜形成工程と、
絶縁膜形成工程の後に、絶縁膜をパターニングして第１開口部を形成することにより、第１電極層および第２電極層を同時に部分的に露出させる第１の開口部形成工程と、
第１の開口部形成工程の後、第１開口部により露出した第１電極層上および第２電極層上に、同時に配線層を成膜する配線層成膜工程と、
配線層成膜工程の後に、配線層を所定の形状に同時にパターニングして配線を形成する配線形成工程と、
配線形成工程の後、配線を覆って保護する保護膜を形成する保護膜形成工程と、
保護膜形成工程の後に、保護膜をパターニングして第２開口部を形成することにより、第１電極層および第２電極層に電気的に接続された配線を同時に露出させる第２の開口部形成工程と、を備えることを特徴としている。

本発明では、量子井戸層と量子障壁層とが、これら層により形成される量子井戸の障壁高さが０．３４ｅＶより大きくなる材料から形成されている。これにより、例えば、Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系におけるｘ＝０．４の場合よりも大きな障壁高さを実現することができる。

そして、量子井戸層を構成する材料として、第1電極層の結晶格子に対する格子不整合率が４％以下になる材料を用いている。このような構成にすることにより、量子井戸層を、量子効果に起因したフェルミ準位Ｅ_Ｆの上昇が生じにくい層厚まで成膜することができる。発明者は、コンピュータシミュレーションを用いて、ＴＣＲの量子井戸層厚依存性を確認している（後述する［発明を実施するための形態］の図１１参照）。量子井戸層の層厚を０．３ｎｍよりも薄膜化すると、量子効果が支配的となり、フェルミ準位Ｅ_Ｆが急激に上昇して、層厚が４ｎｍ以上の場合に較べてＴＣＲが低い値で推移することがわかる。すなわち、この量子効果を抑制するためには、量子井戸層の層厚を０．３ｎｍ以上にすることが好ましい。なお、臨界膜厚は格子不整合率ｒに依存することが一般に知られている。図１７は、格子不整合率ｒに対する臨界膜厚を示す図であり、これによれば、層厚を０．３ｎｍ以上確保するために必要な格子不整合率ｒの条件はｒ≦４％である。したがって、量子井戸層を構成する材料を、第1電極層の結晶格子に対する格子不整合率が４％以下になるように選択することにより、ＴＣＲの減少を抑制することができる。

また、量子障壁層を構成する材料として、第１電極層の結晶格子に対する格子不整合率が０．９％以下になる材料を用いている。このような構成にすることにより、隣り合う量子井戸層間でトンネルするキャリアの量Ｑ_Ｔが、障壁を越えて移動するキャリアの量Ｑ以下になるような層厚まで量子障壁層を成膜することができる。トンネル効果によるキャリアの移動は、熱励起でない理由でキャリアが移動するため、見かけ上の障壁高さＶを小さくしてしまい、｜ＴＣＲ｜の値を小さくする原因となる。発明者は、コンピュータシミュレーションを用いて、Ｑ_Ｔ／Ｑの量子障壁層厚依存性を確認している（後述する［発明を実施するための形態］の図１２参照）。量子障壁層の層厚を５ｎｍ以上に設定することにより、Ｑ_Ｔ／Ｑ≦１を実現できていることがわかる。そして、図１７によれば、層厚を５ｎｍ以上確保するために必要な格子不整合率ｒの条件はｒ≦０．９％となることがわかる。したがって、量子障壁層を構成する材料を、第1電極層の結晶格子に対する格子不整合率が０．９％以下になるように選択することにより、量子井戸層間のキャリアのトンネル現象を抑制でき、ＴＣＲの減少を抑制することができる。

以上のような構成にすることにより、サーミスタ層において、エピタキシャル成長により形成される量子井戸層および量子障壁層の膜厚を、従来構造、例えば特許文献１に示されたＳｉＧｅ／Ｓｉ系、ＩｎＧａＡｓ／ＡｌＧａＡｓ系およびＧａＮ／ＡｌＧａＮ系に較べて、厚くすることができる。したがって、薄膜化による量子効果でフェルミ準位Ｅ_Ｆが上昇すること、ならびに、トンネル効果による意図しないキャリアの移動を抑制することができる。そして、障壁高さＶが０．３４ｅＶよりも大きくなるような材料を量子井戸層および量子障壁層を構成する材料として選択することにより、｜ＴＣＲ｜の値を従来構造の温度センサの値に較べて大きくすることができる。すなわち、温度センサの感度を向上させることができる。

請求項２に記載のように、第１電極層、第２電極層、および量子井戸層はシリコンからなり、量子障壁層はガリウムリンからなるとよい。

本発明では、第１電極層、第２電極層および量子井戸層の構成材料が、シリコンであり、それぞれ格子定数が同じである。このため、量子井戸層の第１電極層に対する格子不整合率はｒ＝０である。また、量子障壁層の構成材料は、ガリウムリン（ＧａＰ）であり、格子定数はａ_ＧａＰ≒０．５４５ｎｍである。したがって、シリコン（ａ_Ｓｉ≒０．５４３ｎｍ）に対する格子不整合率はｒ≒０．３４％となり、図１７によれば、ＧａＰ薄膜はＳｉ表面上に略１００ｎｍ成膜することができる。且つ、ＧａＰ／Ｓｉ系の障壁高さはＶ≒１．４４ｅＶであり、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さ（ｘ＝１では０．８４ｅＶ、現実的な構成であるｘ＝０．４ではＶ≒０．３４ｅＶ）に較べて、大幅に大きくすることができる。すなわち、量子井戸におけるフェルミ準位Ｅ_Ｆの上昇、および量子障壁におけるトンネル効果を抑制しつつ、障壁高さＶを大幅に向上させることができ、温度センサの感度を向上させることができる。

加えて、請求項３に記載のように、量子障壁層は、層厚が７ｎｍ以上であるとよい。

このような構成にすることにより、ＧａＰ／Ｓｉ系において、隣り合う量子井戸層間でトンネルするキャリアの量Ｑ_Ｔが、障壁を越えて移動するキャリアの量Ｑ以下（Ｑ_Ｔ／Ｑ≦１）になるようにすることができる（後述する［発明を実施するための形態］の図１０参照）。トンネル効果によるキャリアの移動は、熱励起でない理由でキャリアが移動するため、見かけ上の障壁高さＶを小さくしてしまい、｜ＴＣＲ｜の値を小さくする原因となる。本発明の構成では、このトンネル効果を抑制することができるため、｜ＴＣＲ｜の値の減少を抑制することができ、温度センサの感度の低下を抑制することができる。

また、請求項４に記載のように、第１電極層、第２電極層、および量子井戸層はシリコンからなり、量子障壁層はアルミニウムリンからなるとよい。

本発明では、第１電極層、第２電極層および量子井戸層の構成材料が、シリコンであり、それぞれ格子定数が同じである。このため、量子井戸層の第１電極層に対する格子不整合率はｒ＝０である。また、量子障壁層の構成材料は、ＡｌＰであり、格子定数はａ_ＡｌＰ≒０．５４６ｎｍである。したがって、シリコン（ａ_Ｓｉ≒０．５４３ｎｍ）に対する格子不整合率はｒ≒０．５８％となり、図１７によれば、ＡｌＰ薄膜はＳｉ表面上に略１０ｎｍ成膜することができる。且つ、ＡｌＰ／Ｓｉ系の障壁高さはＶ≒０．８６ｅＶであり、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さ（ｘ＝１では０．８４ｅＶ、現実的な構成であるｘ＝０．４ではＶ≒０．３４ｅＶ）に較べて、大きくすることができる。すなわち、量子井戸におけるフェルミ準位Ｅ_Ｆの上昇、および量子障壁におけるトンネル効果を抑制しつつ、障壁高さＶを大幅に向上させることができ、温度センサの感度を向上させることができる。

加えて、請求項５に記載のように、量子障壁層は、層厚が５ｎｍ以上であるとよい。

このような構成にすることにより、ＡｌＰ／Ｓｉ系において、隣り合う量子井戸層間でトンネルするキャリアの量Ｑ_Ｔが、障壁を越えて移動するキャリアの量Ｑ以下（Ｑ_Ｔ／Ｑ≦１）になるようにすることができる（後述する［発明を実施するための形態］の図１２参照）。本発明の構成では、トンネル効果を抑制することができるため、｜ＴＣＲ｜の値の減少を抑制することができ、温度センサの感度の低下を抑制することができる。

請求項６に記載のように、量子障壁層は真性半導体からなり、量子井戸層は不純物がドープされたＰ型の半導体からなるとよい。

これによれば、量子障壁層を真性半導体とすることにより、量子井戸層におけるフェルミ準位Ｅ_Ｆの増大を抑制することができる。また、量子井戸層に不純物をドープすることによってＰ型とし、ホールをキャリアとすることにより、価電子帯の障壁高さＶを｜ＴＣＲ｜の値に寄与させることができる。換言すれば、Ｐ型にドープされた量子井戸層においては、真性半導体に較べて、フェルミ準位が価電子帯に寄るため、キャリアはホールとなり、｜ＴＣＲ｜の値に寄与するバンドは価電子帯となる。逆に、Ｎ型にドープされた量子井戸層においては、真性半導体に較べて、フェルミ準位が伝導帯に寄るため、キャリアは電子となり、｜ＴＣＲ｜の値に寄与するバンドは伝導帯となる。そして、ＧａＰ／Ｓｉ系およびＡｌＰ／Ｓｉ系においては、価電子帯の障壁高さが伝導帯の障壁高さよりも大きい。すなわち、量子井戸層をＰ型の半導体で構成することにより、Ｎ型の半導体で構成する場合に較べて、｜ＴＣＲ｜の値に寄与する障壁高さＶを大きくすることができる。したがって、温度センサの感度を向上することができる。

また、請求項７に記載のように、量子井戸層は、層厚が４ｎｍ以上であるとよい。

このような構成においては、図１１に示すように、ＴＣＲは層厚が４ｎｍより小さい場合に較べて高い値で安定する。したがって、量子井戸層の薄膜化による量子効果を抑制でき、｜ＴＣＲ｜の値を大きくすることができる。すなわち、温度センサの感度を向上させることができる。また、｜ＴＣＲ｜の値が安定するため、製造ばらつきに起因する量子井戸層の層厚ばらつきに対して、｜ＴＣＲ｜のばらつきを抑制することができる。したがって、温度センサは安定した感度を得ることができる。

請求項８に記載のように、量子井戸構造体は、基体に形成されたメンブレン上に形成されるとよい。

このようにすることにより、熱コンダクタンスを小さくすることができるため、感度を向上させることができる。すなわち、量子井戸構造体からの熱の逃げを小さくできるので、温度センサのＳ／Ｎ比を大きくすることができる。

第１実施形態に係る温度センサの概略構成を示す断面図である。 図１に示す温度センサのうち、量子井戸構造体の周辺を拡大した断面図である。 温度センサの製造工程のうち、ＳＯＩ基板の準備工程を示す断面図である。 温度センサの製造工程のうち、第１電極層の形成工程、および絶縁膜のパターニング工程を示す断面図である。 温度センサの製造工程のうち、サーミスタ層の形成工程を示す断面図である。 図５において、サーミスタ層を拡大した断面図である。 温度センサの製造工程のうち、第２電極層の形成工程を示す断面図である。 温度センサの製造工程のうち、絶縁膜のパターニング工程を示す断面図である。 温度センサの製造工程のうち、配線形成工程を示す断面図である。 障壁を越えて移動するキャリアの量Ｑに対する、隣り合う量子井戸層間でトンネルするキャリアの量Ｑ_Ｔの割合の、量子障壁層厚依存性を示すグラフである。 ＴＣＲに対する量子井戸層厚依存性を示すグラフである。 第２実施形態に係る温度センサにおいて、障壁を越えて移動するキャリアの量Ｑに対する、隣り合う量子井戸層間でトンネルするキャリアの量Ｑ_Ｔの割合の、量子障壁層厚依存性を示すグラフである。 その他実施例に係る温度センサの製造工程のうち、ＳＯＩ基板の準備工程を示す断面図である。 温度センサの製造工程のうち、サーミスタ層の全面エピ成長工程を示す断面図である。 温度センサの製造工程のうち、サーミスタ層および第２電極層のパターニング工程を示す断面図である。 温度センサの製造工程のうち、絶縁膜のパターニング工程を示す断面図である。 臨界膜厚に対する格子不整合率依存性を示すグラフである。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
本実施形態における温度センサは、ＱＷ構造体（Quantum Well構造体、以下、サーミスタ層と示す）の温度の変化による電流変化を検出するものであり、特に赤外線センサとして好適なものである。換言すると、温度によって抵抗値が変化する検出部であるサーミスタ層を備えた温度センサである。なお、本実施形態における温度センサは、｜ＴＣＲ｜が大きいため、赤外線の検出に適用することによって、非常に高感度に赤外線を検出することができる。

最初に、図１および図２を参照して、本実施形態に係る温度センサ１００の構成を説明する。

図１に示すように、本実施形態における温度センサ１００は、基体１０として、一面上に絶縁膜１１が形成された半導体基板１２を有している。本実施形態では、単結晶シリコンからなる半導体基板１２の一面１２ａ側に絶縁膜１１として酸化膜（ＳｉＯ_２）が形成されている。半導体基板１２には、絶縁膜１１を底面として、裏面１２ｂ側に開口する空洞部１３が形成されている。そして、絶縁膜１１における空洞部１３の架橋部分（底面）が薄肉部としてのメンブレン１４を成している。

また、絶縁膜１１における半導体基板１２と反対の面上には、第１電極層２０が形成されている。第１電極層２０は、一部がメンブレン１４上に位置し、メンブレン１４上から半導体基板１２上の部分まで延設されている。なお、本実施形態における第１電極層２０は、単結晶シリコンからなり、後述するサーミスタ層４０を構成する半導体層よりも濃度の高いＰ型とされている。例えば、濃度１×１０^２０ｃｍ^−３でホウ素（Ｂ）がドープされている。なお、半導体基板１２、絶縁膜１１および第１電極層２０の積層構造は、ＳＯＩ（silicon on insulator）基板を用いることにより得ることができる。この場合、ＳＯＩ基板の活性層が第１電極層２０に相当する。

さらに、図２に示すように、この第１電極層２０は、絶縁膜（例えばＳｉＯ_２）３０によって覆われ、この絶縁膜３０の所定部位に形成された開口部３０ａ（コンタクト用の開口部）を通じて、例えばアルミニウムなどで構成された配線６０に電気的に接続されている。また、第１電極層２０は、絶縁膜３０の別の所定部位に形成された開口部３０ｂ（検出部用の開口部）が形成されることにより、露出した表面にサーミスタ層４０が形成されている。なお、サーミスタ層４０における第１電極層２０と接する面と反対側の表面には、第１電極層２０と同一の材料および不純物のドープにより形成された第２電極層２１が形成されている。特許請求の範囲において、第１電極層２０、第２電極層２１およびサーミスタ層４０を量子井戸構造体９０と称している。サーミスタ層４０および第２電極層２１もメンブレン１４上に位置し、ひいては、量子井戸構造体９０がメンブレン１４上に位置している。そして、第２電極層２１は、例えばアルミニウムなどで構成された配線６１に電気的に接続されている。

サーミスタ層４０は、図２に示すように、複数（本実施形態では２層）の量子障壁層４１ａ，４１ｂと、この量子障壁層４１ａ，４１ｂに挟まれた量子井戸層４２とを備え、一方の量子障壁層４１ａが、第１電極層２０に接し、他方の量子障壁層４１ｂが第２電極層２１に接している。換言すると、サーミスタ層４０は、量子井戸層４２と量子障壁層４１ａ，４１ｂとが、前記量子井戸層４２を少なくとも一層含んで、第１電極層２０の表面に垂直な方向に交互に積層されている。なお、本発明の特徴部分であるサーミスタ層４０における各層の構成材料、不純物のドーズ量および膜厚については、後ほど詳述する。

また、絶縁膜１１、第１電極層２０、第２電極層２１、絶縁膜３０およびサーミスタ層４０を覆うように絶縁膜（例えば、ＳｉＯ_２）５０が形成され、この絶縁膜５０により量子井戸構造体９０が保護されている。この絶縁膜５０は、第１電極層２０、サーミスタ層４０、第２電極層２１を積層した厚みよりも厚く形成されており、絶縁膜３０に形成された開口部３０ａ，３０ｂや第２電極層２１に対応する部位に、配線６０，６１が配置される開口部５０ａ，５０ｂが形成されている。すなわち、配線６０は、絶縁膜５０上および絶縁膜５０に形成された開口部５０ａに形成され、絶縁膜３０の開口部３０ａ（コンタクト用）を通じて第１電極層２０に電気的に接続されている。また、配線６１は、絶縁膜５０上および絶縁膜５０に形成された別の開口部５０ｂに形成され、第２電極層２１に電気的に接続されている。

この絶縁膜５０に形成された配線６０，６１の表面には保護膜（例えば、ＳｉＮ）７０が形成されている。この保護膜７０には、配線６０，６１におけるパッド部６０ａ，６１ａを構成するための開口部７０ａ，７０ｂが形成されている。温度センサ１００は、この開口部７０ａ，７０ｂを通じてパッド部６０ａ，６１ａに対してワイヤボンディングなどがなされることで、外部に備えられる処理回路（図示省略）に電気的に接続されるようになっている。また、保護膜７０におけるサーミスタ層４０に対応する位置には、カーボンペーストなどからなる赤外線吸収膜８０が形成されている。

そして、半導体基板１２における絶縁膜１１と反対の裏面側には、保護膜（例えば、ＳｉＮ）７１が形成されている。この保護膜７１には開口部７１ａが形成されており、この開口部７１ａに連通して半導体基板１２の空洞部１３が形成されている。

このような構成の温度センサ１００においては、紙面上方から入射した赤外線を赤外線吸収膜８０で吸収する。この赤外線の吸収によって、サーミスタ層４０の温度が上昇する。したがって、２つの配線６０，６１に直流電圧を与えることで、サーミスタ層４０を流れる電流の変化により温度を検出することができる。

次に、図３〜図９を参照して、本実施形態に係る温度センサ１００の製造方法を説明する。

まず、図３に示すように、半導体基板１２、絶縁膜１１および活性層２０ａからなるＳＯＩ基板を準備する。なお、特許請求の範囲における基体１０は、絶縁膜１１と半導体基板１２とを有する基板を指す。ここで、本実施形態では、活性層２０ａとして、ホウ素が濃度１×１０^２０ｃｍ^−３でドープされた、単結晶シリコンからなるＰ型の半導体層を採用する。

次いで、図示しないが、活性層２０ａをパターニングすることにより第１電極層２０を形成する。具体的には、少なくとも、サーミスタ層４０および配線６０が電気的に接続される部位を残して活性層２０ａをパターニングして第１電極層２０を形成する。そして、図４に示すように、形成された第１電極層２０を覆うように、絶縁膜３０を形成する。具体的には、プラズマＣＶＤ、低圧ＣＶＤなどによって、第１電極層２０の表面に絶縁膜３０を形成する。その後、その絶縁膜３０をパターニングして、サーミスタ層４０を形成する領域に開口部３０ｂを形成する。

次いで、図５に示すように、開口部３０ｂに対して、サーミスタ層４０を構成する各層を選択的に成膜（選択エピ成長）する。具体的には、図６に示すように、開口部３０ｂによって露出した第１電極層２０の表面に、一方の量子障壁層４１ａ、量子井戸層４２、および他方の量子障壁層４１ｂを、この順番で選択的にエピタキシャル成長することにより成膜する。なお、本発明の特徴部分であるサーミスタ層４０における各層の構成材料、不純物のドーズ量および膜厚については、後ほど詳述する。

次いで、図７に示すように、サーミスタ層４０の表面（第１電極層２０と反対の面）に第２電極層２１を形成して、量子井戸構造体９０が形成される。本実施形態において、第２電極層２１は、単結晶シリコンからなり、ホウ素が濃度１×１０^２０ｃｍ^−３でドープされた、Ｐ型の半導体層である。すなわち、第１電極層２０と同一の材料およびドーズ量に設定している。そして、図８に示すように、量子井戸構造体９０と絶縁膜３０とを覆うように絶縁膜５０を成膜して、その絶縁膜５０と絶縁膜３０とをパターニングして配線６０，６１を形成するための開口部５０ａ，５０ｂ，３０ａを形成することによって、第１電極層２０と第２電極層２１とを部分的に露出させる。

次いで、図９に示すように、開口部５０ａ，５０ｂが形成された絶縁膜５０上に、配線６０，６１を構成する、例えばアルミニウムを成膜し、このアルミニウム膜をパターニングすることにより、配線６０，６１を形成する。これによって、配線６０，６１は、開口部３０ａ，５０ａ，５０ｂおよび絶縁膜５０の表面（上面）に形成され、第１電極層２０および第２電極層２１と電気的に接続される。その後、絶縁膜５０および絶縁膜５０上に形成された配線６０，６１上に、保護膜７０を成膜する。そして、この保護膜７０をパターニングしてパッド部６０ａ，６１ａを形成するための開口部７０ａ，７０ｂを形成する。さらに、半導体基板１２の裏面を研削・研磨し、次いで、保護膜７１をプラズマＣＶＤにより形成する。

その後、サーミスタ層４０がメンブレン１４上に配置されるように、半導体基板１２および保護膜７１に空洞部１３と開口部７１ａとを形成する。具体的には、保護膜７１をパターニングして、空洞部１３に対応する部分に開口部７１ａを形成する。そして、保護膜７１をマスクとし、ＳＯＩ基板の埋め込み層である絶縁膜１１をエッチングストップ層として、半導体基板１２の裏面から、半導体基板１２をウェットエッチングして空洞部１３を形成する。つまり、このように、半導体基板１２の裏面から、半導体基板１２をウェットエッチングしてメンブレン１４を形成する。そして、保護膜７０におけるサーミスタ層４０に対応する位置に、カーボンペーストなどからなる赤外線吸収膜８０を、例えば印刷法により形成する。

なお、本実施形態の温度センサ１００のような量子井戸型の赤外線温度センサは、ＣＭＯＳプロセスで製造すれば、容易に回路を一体形成できノイズを抑制できる。また、既存の半導体工場で製造することができ、既存の生産ラインを利用することができる利点があり有利である。

ここで、本発明の特徴部分であるサーミスタ層４０の構成材料、不純物のドーズ量および各層の膜厚に関して説明する。

まず、量子障壁層４１ａ，４１ｂおよび量子井戸層４２を構成する材料について説明する。量子障壁層４１ａ，４１ｂは、量子井戸層４２を構成する材料のバンドギャップよりも大きなバンドギャップを有する材料によって構成される。量子障壁層４１ａ，４１ｂおよび量子井戸層４２を構成する材料の、それぞれのバンドギャップと電子親和力から、量子障壁層４１ａ，４１ｂおよび量子井戸層４２により形成される量子井戸の障壁高さＶが決まる。本実施形態では、量子障壁層４１ａ，４１ｂとして、ガリウムリン（ＧａＰ：バンドギャップ２．２６ｅＶ、電子親和力４．３０ｅＶ）が用いられ、量子井戸層４２として、シリコン（バンドギャップ１．１１ｅＶ、電子親和力４．０１ｅＶ）が用いられる。これらの材料により構成される量子井戸の障壁高さＶは１．４４ｅＶであり、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さ（ｘ＝１では０．８４ｅＶ、現実的な構成であるｘ＝０．４ではＶ≒０．３４ｅＶ）に較べて、大幅に大きくすることができる。

また、本実施形態における材料構成、すなわち、量子障壁層４１ａ，４１ｂとして、ガリウムリン（格子定数ａ_ＧａＰ≒０．５４５ｎｍ）が用いられ、量子井戸層４２として、シリコン（格子定数ａ_Ｓｉ≒０．５４３ｎｍ）が用いられる構成においては、格子不整合率ｒが０．３４％となる。この格子不整合率は、Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系における格子不整合率（ｘ＝１でｒ≒４．２％、ｘ＝０．４でｒ≒１．７％）に較べて小さい。このため、図１７に示される実験値および理論から、ＧａＰからなる量子障壁層４１ａ，４１ｂは、Ｓｉからなる量子井戸層４２の表面上に、１００ｎｍ程度（実験値からの概算）、または、略２０ｎｍ程度（力学的平衡理論：Matthewsらの理論、図１７中Ｂのライン）積層することができる。なお、量子井戸層４２であるＳｉは、第１電極層２０に対する格子不整合率がｒ＝０であるため、ＳｉをＧａＰ層上に任意の膜厚で積層することができる。したがって、量子障壁層４１ａ，４１ｂをトンネルするキャリアの数を抑制することができ、且つ、量子井戸層４２における、量子効果起因のフェルミ準位Ｅ_Ｆの上昇を抑制することができる。

このように、本実施形態では、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さに較べて、高い障壁高さを実現でき、且つ、量子障壁層４１ａ，４１ｂと量子井戸層４２とを、フェルミ準位の上昇およびトンネル効果を生じない膜厚を持って形成することができる。このため、温度センサの｜ＴＣＲ｜の値を増加させることができ、感度を向上させることができる。

次に、量子障壁層４１ａ，４１ｂおよび量子井戸層４２にドープする不純物のドーズ量について説明する。本実施形態では、量子障壁層４１ａ，４１ｂを真性半導体（不純物をドープしない）としている。これにより、量子障壁層４１ａ，４１ｂと量子井戸層５２との接合時に、フェルミ準位が上昇することを抑制することができ、｜ＴＣＲ｜の値の低下を抑制することができる。また、本実施形態では、伝導帯における障壁高さが０．２９ｅＶ、価電子帯における障壁高さが１．４４ｅＶであるため、量子井戸層４２にホウ素を不純物としてドープしている（ドーズ量は、例えば、略１×１０^１６ｃｍ^−３）。これにより、量子井戸層４２はＰ型の半導体層となり、サーミスタ層４０はホールをキャリアとして動作する。すなわち、｜ＴＣＲ｜の値に寄与する障壁高さＶは、価電子帯における障壁高さである１．４４ｅＶとなり、キャリアに電子を用いる場合に較べて、高い障壁高さを実現することができる。したがって、｜ＴＣＲ｜の値を上昇させることができ、温度センサの感度を向上させることができる。なお、量子井戸層４２にドープされる不純物の濃度は、高いほどフェルミ準位Ｅ_Ｆが増加するため、｜ＴＣＲ｜の値が減少してしまう。したがって、この濃度は、なるべく低濃度とすることが好ましいが、濃度のばらつきによる｜ＴＣＲ｜の製造ばらつきを抑制するため、本実施形態のように、１×１０^１６ｃｍ^−３程度の濃度とすることが好ましい。

次に、量子障壁層４１ａ，４１ｂおよび量子井戸層４２の層厚について具体的に説明する。本実施形態においては、量子障壁層４１ａ，４１ｂの層厚を、例えば、略７ｎｍとすることができる。量子障壁層４１ａ，４１ｂの層厚は、隣り合う量子井戸層４２間（本実施形態では、量子井戸層４２は１層のみのため、量子井戸層４２と第１電極層２０または第２電極層２１の間）でトンネルするキャリアを抑制するように設定する。すなわち、量子障壁層４１ａ，４１ｂをトンネルするキャリアの量Ｑ_Ｔが、障壁を越えて移動するキャリアの量Ｑ以下（Ｑ_Ｔ／Ｑ≦１）になるように、量子障壁層４１ａ，４１ｂの層厚を設定する。発明者は、コンピュータシミュレーションを用いて、Ｑ_Ｔ／Ｑの量子障壁層厚依存性を確認している。図１０はこのコンピュータシミュレーションの結果である。図１０に示すように、Ｑ_Ｔ／Ｑ≦１となる量子障壁層４１ａ，４１ｂの層厚は７ｎｍ以上である。トンネル効果により、意図しないキャリアの移動が生じると、見かけ上の障壁高さＶが低下して｜ＴＣＲ｜が減少してしまう。このため、本実施形態のように、量子障壁層４１ａ，４１ｂの層厚を７ｎｍとすれば、量子障壁層４１ａ，４１ｂに欠陥を生じさせることなく、トンネル効果によるキャリアの移動を抑制することができ、｜ＴＣＲ｜の値が低下することを抑制することができる。

また、本実施形態においては、量子井戸層４２の層厚を、例えば、略４ｎｍとすることができる。量子井戸層４２の層厚は、量子効果によりキャリア（本実施形態ではホール）が縮退して、フェルミ準位Ｅ_Ｆが上昇することを抑制するように設定する。発明者は、コンピュータシミュレーションを用いて、ＴＣＲの量子井戸層厚依存性を確認している。図１１はこのコンピュータシミュレーションの結果である。図１１には、本実施形態における材料構成、すなわち、サーミスタ層４０を構成する量子障壁層４１ａ，４１ｂとして、ガリウムリンが用いられる構成の他に、第２実施形態にて後述するように、量子障壁層４１ａ，４１ｂとして、アルミニウムリンが用いられる構成のシミュレーション結果も併せて記載している。なお、各系において、量子井戸層４２にドープする不純物濃度を変更したシミュレーション結果も併せて記載されている。図１１に示すように、量子井戸層４２の層厚を４ｎｍとすることにより、ＴＣＲは、層厚が４ｎｍより小さい場合に較べて高い値で安定する。したがって、量子井戸層４２の薄膜化による量子効果を抑制でき、｜ＴＣＲ｜の値を大きくすることができる。すなわち、温度センサの感度を向上させることができる。また、｜ＴＣＲ｜の値が安定するため、製造ばらつきに起因する量子井戸層４２の層厚ばらつきに対して、｜ＴＣＲ｜のばらつきを抑制することができる。したがって、温度センサは安定した感度を得ることができる。

（第２実施形態）
第１実施形態では、サーミスタ層４０を構成する量子障壁層４１ａ，４１ｂとして、ガリウムリンが用いられ、量子井戸層４２として、シリコンが用いられる例を示した。これに対して、本実施形態では、サーミスタ層４０を構成する量子障壁層４１ａ，４１ｂとして、アルミニウムリンが用いられ、量子井戸層４２として、シリコンが用いられる例を示す。

サーミスタ層４０を構成する材料、膜厚以外の要素に関しては、第１実施形態と同様であるため、詳細の記載を省略する。

まず、本実施形態における量子障壁層４１ａ，４１ｂおよび量子井戸層４２を構成する材料について説明する。第１実施形態でも記載のように、量子障壁層４１ａ，４１ｂおよび量子井戸層４２により形成される量子井戸の障壁高さＶは、量子障壁層４１ａ，４１ｂおよび量子井戸層４２を構成する材料の、それぞれのバンドギャップと電子親和力により決まる。本実施形態では、量子障壁層４１ａ，４１ｂとして、アルミニウムリン（ＡｌＰ：バンドギャップ２．４８ｅＶ、電子親和力３．５０ｅＶ）が用いられ、量子井戸層４２として、シリコン（バンドギャップ１．１１ｅＶ、電子親和力４．０１ｅＶ）が用いられる。これらの材料により構成される量子井戸の障壁高さＶは０．８６ｅＶであり、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さ（ｘ＝１では０．８４ｅＶ、現実的な構成であるｘ＝０．４ではＶ≒０．３４ｅＶ）に較べて、大きくすることができる。

また、本実施形態における材料構成、すなわち、量子障壁層４１ａ，４１ｂとして、アルミニウムリン（格子定数ａ_ＡｌＰ≒０．５４６ｎｍ）が用いられ、量子井戸層４２として、シリコン（格子定数ａ_Ｓｉ≒０．５４３ｎｍ）が用いられる構成においては、格子不整合率ｒが０．５８％となる。この格子不整合率は、Ｓｉ_１−ｘＧｅ_ｘ／Ｓｉ系における格子不整合率（ｘ＝１でｒ≒４．２％、ｘ＝０．４でｒ≒１．７％）に較べて小さい。このため、図１７に示される実験値および理論から、ＡｌＰからなる量子障壁層４１ａ，４１ｂは、Ｓｉからなる量子井戸層４２の表面上に、略１０ｎｍ程度（力学的平衡理論：Matthewsらの理論）積層することができる。なお、量子井戸層４２であるＳｉは、第１電極層２０に対する格子不整合率がｒ＝０であるため、ＳｉをＡｌＰ層上に任意の膜厚で積層することができる。したがって、量子障壁層４１ａ，４１ｂをトンネルするキャリアの数を抑制することができ、且つ、量子井戸層４２における、量子効果起因のフェルミ準位Ｅ_Ｆの上昇を抑制することができる。

このように、本実施形態では、従来構造、例えばＳｉ_１−ｘＧｅ_ｘ／Ｓｉ系における障壁高さに較べて、高い障壁高さを実現でき、且つ、量子障壁層４１ａ，４１ｂと量子井戸層４２とを、フェルミ準位の上昇およびトンネル効果を生じない膜厚を持って形成することができる。このため、温度センサの｜ＴＣＲ｜の値を増加させることができ、感度を向上させることができる。

量子障壁層４１ａ，４１ｂおよび量子井戸層４２にドープする不純物のドーズ量に関しては、第１実施形態と同様に、量子障壁層４１ａ，４１ｂを真性半導体（不純物をドープしない）とし、量子井戸層４２にホウ素を不純物としてドープして、Ｐ型としている（ドーズ量は、例えば、略１×１０^１６ｃｍ^−３）。これは、本実施形態におけるサーミスタ層４０の材料構成において、伝導帯における障壁高さが０．５１ｅＶ、価電子帯における障壁高さが０．８６ｅＶであり、価電子帯の障壁高さが伝導帯の障壁高さよりも高いためである。すなわち、第１実施形態と同様に、ホールをキャリアとすることにより、キャリアに電子を用いる場合に較べて、高い障壁高さを実現することができる。したがって、｜ＴＣＲ｜の値を上昇させることができ、温度センサの感度を向上させることができる。なお、第１実施形態と同様に、量子井戸層４２にドープされる不純物の濃度は、なるべく低濃度とすることが好ましいが、濃度のばらつきによる｜ＴＣＲ｜の製造ばらつきを抑制するため、本実施形態のように、１×１０^１６ｃｍ^−３程度の濃度とすることが好ましい。

次に、量子障壁層４１ａ，４１ｂおよび量子井戸層４２の層厚について具体的に説明する。本実施形態においては、量子障壁層４１ａ，４１ｂの層厚を、例えば、略５ｎｍとすることができる。第１実施形態と同様に、量子障壁層４１ａ，４１ｂの層厚は、量子障壁層４１ａ，４１ｂをトンネルするキャリアの量Ｑ_Ｔが、障壁を越えて移動するキャリアの量Ｑ以下（Ｑ_Ｔ／Ｑ≦１）になるように設定する。発明者は、コンピュータシミュレーションを用いて、Ｑ_Ｔ／Ｑの量子障壁層厚依存性を確認している。図１２はこのコンピュータシミュレーションの結果である。図１２に示すように、Ｑ_Ｔ／Ｑ≦１となる量子障壁層４１ａ，４１ｂの層厚は５ｎｍ以上である。トンネル効果により、意図しないキャリアの移動が生じると、見かけ上の障壁高さＶが低下して｜ＴＣＲ｜が減少してしまう。このため、本実施形態のように、量子障壁層４１ａ，４１ｂの層厚を５ｎｍとすれば、量子障壁層４１ａ，４１ｂに欠陥を生じさせることなく、トンネル効果によるキャリアの移動を抑制することができ、｜ＴＣＲ｜の値が低下することを抑制することができる。

また、第１実施形態と同様に、本実施形態においても、量子井戸層４２の層厚を、例えば、略４ｎｍとすることができる。図１１に示すように、量子井戸層４２の膜厚に対するＴＣＲは、量子井戸層４２の構成材料および不純物濃度に依存するが、ＴＣＲの変化率（換言すると、膜厚に対するグラフの形状）は、量子井戸層４２の構成材料および不純物濃度に殆ど依存しない。すなわち、量子効果によりフェルミ準位Ｅ_Ｆが上昇する量子井戸層４２の膜厚は、量子井戸層４２を構成する材料、ドーズ量に依らない。したがって、本実施形態においても、量子井戸層４２の層厚を略４ｎｍとすることにより、第１実施形態の場合と同様に作用効果を得ることができる。すなわち、量子井戸層４２の薄膜化による量子効果を抑制でき、｜ＴＣＲ｜の値を大きくすることができる。したがって、温度センサの感度を向上させることができる。また、｜ＴＣＲ｜の値が安定するため、製造ばらつきに起因する量子井戸層４２の層厚ばらつきに対して、｜ＴＣＲ｜のばらつきを抑制することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態においては、第１電極層２０、第２電極層２１、および量子井戸層４２にシリコンを用い、量子障壁層４１ａ，４１ｂにガリウムリンあるいはアルミニウムリンを用いた例を示した。しかしながら、上記例に限定されるものではない。量子井戸層４２と、前記量子障壁層４１ａ，４１ｂとは、これらの層が積層されることにより形成される量子井戸の障壁高さが０．３４ｅＶより大きい材料からなり、量子井戸層４２は、第１電極層２０の結晶格子に対する格子不整合率ｒが４％以下の材料から構成されており、且つ、量子障壁層４１ａ，４１ｂは、第１電極層２０の結晶格子に対する格子不整合率ｒが０．９％以下の材料から構成されていればよい。

また、上記した各実施形態では、サーミスタ層４０は、量子障壁層４１ａ，４１ｂに挟まれた一層の量子井戸層４２からなる単層のＱＷ構造を例として採用しているが、本発明は、これに限定されるものではない。例えば、量子井戸層と量子障壁層とが、複数の量子井戸層を含んで、第１電極層２０の表面に垂直な方向に交互に積層されてなる、ＭＱＷ（Multi Quantum Well）構造を採用するようにしてもよい。

また、上記した各実施形態では、量子障壁層４１ａ，４１ｂが真性半導体からなる構成を例に示したが、本発明は、これに限定されるものではない。例えば、上記した各実施形態において、量子障壁層４１ａ，４１ｂに、不純物としてホウ素をドープして、量子井戸層４２よりも不純物濃度の薄いＰ型としてもよい。

また、上記した各実施形態では、量子井戸層４２の不純物としてホウ素をドープしてＰ型とする例を示した。しかしながら、量子井戸層４２の導電型は、Ｐ型に限定されるものではない。例えば、量子障壁層４１ａ，４１ｂおよび量子井戸層４２を構成する材料を選定するにあたって、伝導帯の障壁高さが価電子帯の障壁高さよりも大きい構成とした場合には、量子井戸層４２の導電型をＮ型にすることが好ましい。これにより、量子井戸層４２が真性半導体である場合に較べて、フェルミ準位が伝導帯に寄るため、キャリアは電子となり、｜ＴＣＲ｜の値に寄与するバンドは伝導帯となる。したがって、量子井戸層４２をＰ型とする場合に較べて、｜ＴＣＲ｜の値に寄与する障壁高さを大きくすることができ、温度センサの感度を向上させることができる。

また、上記した各実施形態では、量子井戸層４２の層厚を４ｎｍとする例を示したが、量子井戸層４２の層厚は、０．３ｎｍ以上であれば採用することができる。図１１に示すように、量子井戸層の層厚が０．３ｎｍより小さくなると、｜ＴＣＲ｜の値は、層厚が４ｎｍ以上の場合に較べて低い値で推移する。これは、量子効果によるフェルミ準位Ｅ_Ｆの上昇が支配的になるためである。換言すれば、量子井戸層の層厚を０．３ｎｍ以上に設定することにより、フェルミ準位Ｅ_Ｆの上昇を抑制することができ、｜ＴＣＲ｜の値の減少を抑制することができる。

また、上記した各実施形態では、量子井戸構造体９０が形成される基体１０として、ＳＯＩ基板を構成する半導体基板１２、絶縁膜１１および活性層２０ａのうち、単結晶シリコンからなる半導体基板１２と絶縁膜１１とで構成された基板を用いる例を示したが、本発明は、これに限定されるものではない。量子井戸構造体９０が形成される基体１０は、量子井戸構造体９０との接触部分が少なくとも絶縁性の基板であればよい。例えば、単結晶以外のシリコン（Ｐｏｌｙ−Ｓｉや非晶質シリコン）および、その表面上に形成された絶縁膜を含む基板を基体１０として用いても良いし、ガラス基板を基体１０として用いても良い。

また、上記した各実施形態では、温度センサ１００の製造方法として、サーミスタ層４０を選択エピ成長させて形成する例を示した。しかしながら、温度センサ１００の製造方法は、上記例に限定されるものではない。例えば、図１３〜図１６に示す方法で製造することができる。以下、図１３〜図１６を用いて、温度センサ１００の製造方法の一例を説明する。

まず、図１３に示すように、上記した各実施形態と同様、ＳＯＩ基板を準備する。次いで、図１４に示すように、サーミスタ層４０を構成する量子障壁層４１ａ，量子井戸層４２、量子障壁層４１ｂおよび第２電極層２１を、この順番でエピタキシャル成長する（全面エピ成長）。各層の構成材料は、上記した実施形態と同一の組み合わせを用いることができる。そして、図１５に示すように、全面エピ成長により成膜した量子障壁層４１ａ，４１ｂ、量子井戸層４２および第２電極層２１をパターニングする。その後、図１６に示すように、活性層２０ａをパターニングして第１電極層２０を形成し、絶縁膜１１、第１電極層２０、サーミスタ層４０および第２電極層２１を覆うように絶縁膜５０を形成する。そして、その絶縁膜５０をパターニングして配線６０，６１を形成するための開口部５０ａ，５０ｂを形成することによって、第１電極層２０と第２電極層２１とを部分的に露出させる。本実施形態における図１６の状態は、上記した各実施形態における図８に相当する。配線６０，６１を形成する工程以降の工程は、各実施形態と同一であるため、その記載を省略する。この全面エピ成長による方法によっても、本発明に係る温度センサ１００を製造することができる。

なお、上記した各実施形態においては、サーミスタ層４０がメンブレン１４上に配置される例を示したが、サーミスタ層４０は必ずしもメンブレン１４上に配置される必要はない。ただし、サーミスタ層４０をメンブレン１４上に配置することにより、熱コンダクタンスを小さくすることができるため、感度を向上させることができる。すなわち、サーミスタ層４０からの熱の逃げを小さくできるので、温度センサのＳ／Ｎ比を大きくすることができる。

１０・・・基体
１１，３０，５０・・・絶縁膜
１２・・・半導体基板
１４・・・メンブレン
２０・・・第１電極層
２１・・・第２電極層
４０・・・サーミスタ層
６０，６１・・・配線
７０，７１・・・保護膜
８０・・・赤外線吸収膜
９０・・・量子井戸構造体
１００・・・温度センサ

Claims (8)

1. 基体と、
   該基体上に形成された量子井戸構造体と、を備え、
   前記量子井戸構造体は、前記基体に隣接して形成された第１導電型の第１電極層と、該第１電極層上に形成されたサーミスタ層と、該サーミスタ層上に形成された第１導電型の第２電極層と、を有する積層構造をなし、
   前記サーミスタ層は、量子井戸層を少なくとも一層と、量子障壁層を複数層有するとともに、前記第１電極層、前記サーミスタ層、前記第２電極層の積層方向に沿って前記量子井戸層と前記量子障壁層とが交互に配置されてなり、
   前記量子井戸層と、前記量子障壁層とは、これらの層が積層されることにより形成される量子井戸の障壁高さが０．３４ｅＶより大きい材料からなり、
   前記量子井戸層は、前記第１電極層の結晶格子に対する格子不整合率が４％以下の材料からなり、
   前記量子障壁層は、前記第１電極層の結晶格子に対する格子不整合率が０．９％以下の材料からなる温度センサの製造方法であって、
   前記基体および前記第１電極層を形成する基板準備工程と、
   前記基板準備工程の後に、前記第１電極層が形成された全面に亘って前記サーミスタ層および前記第２電極層をエピタキシャル成長により形成する全面エピ工程と、
   前記全面エピ工程の後に、前記サーミスタ層および前記第２電極層を一括して所定パターンにパターニングし、その後、前記第１電極層を所定パターンにパターニングするパターニング工程と、
   前記パターニング工程の後に、前記第１電極層、前記サーミスタ層および前記第２電極層を覆うように絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜形成工程の後に、前記絶縁膜をパターニングして第１開口部を形成することにより、前記第１電極層および前記第２電極層を同時に部分的に露出させる第１の開口部形成工程と、
   前記第１の開口部形成工程の後、前記第１開口部により露出した前記第１電極層上および前記第２電極層上に、同時に配線層を成膜する配線層成膜工程と、
   前記配線層成膜工程の後に、前記配線層を所定の形状に同時にパターニングして配線を形成する配線形成工程と、
   前記配線形成工程の後、前記配線を覆って保護する保護膜を形成する保護膜形成工程と、
   前記保護膜形成工程の後に、前記保護膜をパターニングして第２開口部を形成することにより、前記第１電極層および前記第２電極層に電気的に接続された前記配線を同時に露出させる第２の開口部形成工程と、を備えることを特徴とする温度センサの製造方法。
2. 前記第１電極層、前記第２電極層、および前記量子井戸層はシリコンからなり、前記量子障壁層はガリウムリンからなることを特徴とする請求項１に記載の温度センサの製造方法。
3. 前記量子障壁層は、層厚が７ｎｍ以上であることを特徴とする請求項２に記載の温度センサの製造方法。
4. 前記第１電極層、前記第２電極層、および前記量子井戸層はシリコンからなり、前記量子障壁層はアルミニウムリンからなることを特徴とする請求項１に記載の温度センサの製造方法。
5. 前記量子障壁層は、層厚が５ｎｍ以上であることを特徴とする請求項４に記載の温度センサの製造方法。
6. 前記量子障壁層は真性半導体からなり、前記量子井戸層は不純物がドープされたＰ型の半導体からなることを特徴とする請求項２〜５のいずれか１項に記載の温度センサの製造方法。
7. 前記量子井戸層は、層厚が４ｎｍ以上であることを特徴とする請求項１〜６のいずれか１項に記載の温度センサの製造方法。
8. 前記量子井戸構造体を、前記基体に形成されたメンブレン上に形成することを特徴とする請求項１〜７のいずれか１項に記載の温度センサの製造方法。

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