本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
また、第1、第2などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
(実施の形態1)
本実施の形態では、一定期間、データを記憶することが可能な記憶回路を備えた半導体装置の例について説明する。
なお、記憶回路とは、一定期間、データとなる電荷を保持することが可能な回路のことをいう。
本実施の形態における半導体装置の一例は、記憶回路を具備する。
さらに、記憶回路の例について、図1を用いて説明する。
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図1(A)及び図1(B)を用いて説明する。図1(A)及び図1(B)は、本実施の形態における記憶回路の回路構成例を示す回路図である。
図1(A)に示す記憶回路は、n個(nは2以上の自然数)のトランジスタ111a(トランジスタ111a_1乃至トランジスタ111a_n)と、n個の容量素子112a(容量素子112a_1乃至容量素子112a_n)と、を備える。
なお、トランジスタは、2つの端子と、印加される電圧により該2つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、2つの電流端子を一対の電流端子ともいい、2つの電流端子のそれぞれを第1の電流端子及び第2の電流端子ともいう。
また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第1の電流端子は、ソース及びドレインの一方であり、第2の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが互いに入れ替わることがある。
また、容量素子は、一対の電極と、一対の電極に重畳する誘電体層と、を含む。一対の電極の間に印加される電圧に応じて容量素子に電荷が蓄積される。なお、容量素子における電極を容量電極ともいう。
また、一般的に電圧とは、ある二点間における電位の差(電位差ともいう)のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として用いる場合がある。
なお、2つ以上の構成要素が電気的に接続される期間が存在するのであれば、該2つ以上の構成要素は、電気的に接続されるといえる。
n個のトランジスタ111aのうち、k個目(kは2以上n以下の自然数)のトランジスタ111a_kのソース及びドレインの一方は、k−1個目のトランジスタ111a_k−1のソース及びドレインの他方に電気的に接続される。
m個目(mはn以下の自然数)の容量素子112a_mの一対の電極の一方は、m個目のトランジスタ111a_mのソース及びドレインの他方に電気的に接続される。
なお、n個の容量素子112aのうち、少なくとも2つの容量素子の容量は、互いに異なる値であることが好ましい。また、n個の容量素子112aの容量は、互いに異なる値でもよい。このとき、例えば、k個目の容量素子112a_kの容量は、k−1個目の容量素子112a_k−1の容量の2×K倍(Kは自然数)又は1/(2×K)倍であることが好ましい。
さらに、図1(B)に示す記憶回路は、n個のトランジスタ111b(トランジスタ111b_1乃至トランジスタ111b_n)と、n個の容量素子112b(容量素子112b_1乃至容量素子112b_n)と、トランジスタ113と、を備える。
また、n個のトランジスタ111bのうち、k個目(kは2以上n以下の自然数)のトランジスタ111b_kのソース及びドレインの一方は、k−1個目のトランジスタ111b_k−1のソース及びドレインの他方に電気的に接続される。
m個目(mはn以下の自然数)の容量素子112b_mの一対の電極の一方は、m個目のトランジスタ111b_mのソース及びドレインの他方に電気的に接続される。
なお、n個の容量素子112bのうち、少なくとも2つの容量素子の容量は、互いに異なる値であることが好ましい。また、n個の容量素子112bの容量は互いに異なる値でもよい。例えば、k個目の容量素子112b_kの容量は、k−1個目の容量素子112b_k−1の容量の2×K倍又は1/(2×K)倍であることが好ましい。
トランジスタ113のゲートは、n個目のトランジスタ111b_nのソース及びドレインの他方に電気的に接続される。
さらに、図1(A)及び図1(B)に示す記憶回路の各構成要素について説明する。
n個のトランジスタ111a及びn個のトランジスタ111bは、データを保持するか否かを選択する選択トランジスタとしての機能を有する。
n個のトランジスタ111a及びn個のトランジスタ111bとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。
また、上記酸化物半導体層のバンドギャップは、シリコンより高く、例えば2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
さらに、上記酸化物半導体層を含むトランジスタは、シリコンなどの従来の電界効果トランジスタよりオフ電流が低い。
また、n個のトランジスタ111a及びn個のトランジスタ111bとしては、互いに離間し、ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域(チャネル形成領域ともいう)より低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域(チャネル形成領域ともいう)と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること(微細化ともいう)ができる。
また、上記酸化物半導体層としては、例えば、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に金属原子が層状に配列した相、又はc軸方向に金属原子と酸素原子が層状に配列した相を有する材料の層を用いることもできる。CAACである酸化物半導体層をトランジスタのチャネルが形成される層(チャネル形成層ともいう)として用いることにより、例えば光によるトランジスタの劣化を抑制することができる。
n個の容量素子112a及びn個の容量素子112bは、データを保持する保持容量としての機能を有する。
トランジスタ113としては、例えばチャネルが形成され、元素周期表における第14族の半導体(シリコンなど)を含有する半導体層又は上記酸化物半導体層を含むトランジスタを用いることができる。
トランジスタ113は、出力するデータの値を設定する機能を有する。なお、トランジスタ113を、出力トランジスタと呼ぶこともできる。
なお、上記第14族の半導体を含有する半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。
次に、図1(A)及び図1(B)に示す記憶回路の駆動方法例について説明する。
まず、図1(A)に示す記憶回路の駆動方法例について、図1(C)及び図1(D)を用いて説明する。図1(C)及び図1(D)は、図1(A)に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてn個のトランジスタ111aのうち、1個目のトランジスタ111a_1のソース及びドレインの一方に2値(ハイレベル及びローレベル)のデジタルデータ信号が入力されるとする。また、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれがNチャネル型のトランジスタの場合、m個目の容量素子112a_mの一対の電極の他方の電圧の値を例えば基準電位以下の値とする。
まず、データを記憶回路に書き込む場合(Writingともいう)、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれをオン状態にする。例えば、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれをオン状態にする。例えば、m個目(mはn以下の自然数)のトランジスタ111a_mにおけるゲートの電圧を、m個目のトランジスタ111a_mにおけるゲートにパルス信号を入力することにより制御してもよい。
トランジスタ111a_1乃至トランジスタ111a_nのそれぞれがオン状態のとき、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれにおけるソース及びドレインを介してデジタルデータ信号(信号DDSともいう)が入力され、容量素子112a_1乃至容量素子112a_nのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
例えば、図1(C)に示すように、期間T11において、トランジスタ111a_1乃至トランジスタ111a_nのそれぞれをオン状態にすると、容量素子112a_1乃至容量素子112a_nのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値(図1(C)では電圧D1)になる。
次に、トランジスタ111a_nをオフ状態にする。このとき、トランジスタ111a_1乃至トランジスタ111a_n−1はオン状態のままである。
トランジスタ111a_1乃至トランジスタ111a_n−1のそれぞれがオン状態であり、トランジスタ111a_nがオフ状態のとき、トランジスタ111a_1乃至トランジスタ111a_n−1のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
例えば、図1(C)に示すように、期間T12において、トランジスタ111a_nをオフ状態にすると、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値(図1(C)では電圧D2)になる。
さらに、トランジスタ111a_n−2からトランジスタ111a_1まで順にオフ状態にしていき、容量素子112a_n−2から容量素子112a_1までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子112a_nから容量素子112a_1までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
例えば、図1(C)に示すように、期間T13において、容量素子112a_1の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値(図1(C)では電圧Dn)になる。
以上により、記憶回路にデータが書き込まれる。
また、記憶回路からデータを読み出す場合(Readingともいう)、例えば図1(D)に示すように、トランジスタ111a_1をオフ状態にし、トランジスタ111a_2乃至トランジスタ111a_nのそれぞれをオン状態にする。
トランジスタ111a_1がオフ状態であり、トランジスタ111a_2乃至トランジスタ111a_nのそれぞれがオン状態のとき、容量素子112a_1乃至容量素子112a_nの容量比に応じて容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧が変化する。例えば、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のハイレベルの電圧と同等の値であれば、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧と同等の値のままであり、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のローレベルの電圧と同等の値であれば、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のローレベルの電圧と同等の値のままであり、それ以外であれば、容量素子112a_1乃至容量素子112a_n−1のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧及びローレベルの電圧の間の範囲の値に変化する。
例えば、容量素子112aの数が3個(n=3)であり、各容量素子112aの容量比が1:2:4である場合、容量素子112a_1の容量値をCとすると、容量素子112a_2の容量値は2Cとなり、容量素子112a_3の容量値は4Cとなる。また、容量素子112a_1の一対の電極間に印加される電圧をV112a_1とすると、容量素子112a_1に蓄積される電荷は、C×V112a_1となる。記憶回路からデータを読み出す場合において、トランジスタ111a_1乃至トランジスタ111a_3のそれぞれがオン状態のときの容量素子112a_1乃至容量素子112a_3に蓄積される電荷の合計は、C×(V112a_3×4+V112a_2×2+V112a_1)となる。また、容量素子112a_1乃至容量素子112a_3の容量値の合計は、4C+2C+Cであるから、容量素子112a_1乃至容量素子112a_3のそれぞれに印加される電圧は、(V112a_3×4+V112a_2×2+V112a_1)/7になる。
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット(多値)を表すデータとなる。
また、上記データをトランジスタ111a_1をオン状態にすることにより、読み出すことができる。
以上が、図1(A)に示す記憶回路の駆動方法例の説明である。
次に、図1(B)に示す記憶回路の駆動方法例について、図1(E)及び図1(F)を用いて説明する。図1(E)及び図1(F)は、図1(B)に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてn個のトランジスタ111bのうち、1個目のトランジスタ111b_1のソース及びドレインの一方に2値のデジタルデータ信号が入力され、トランジスタ113のソース及びドレインの一方の電圧を基準電位以下の値とする。
まず、データを記憶回路に書き込む場合、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれをオン状態にする。例えば、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれをオン状態にする。また、このとき、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれがNチャネル型のトランジスタであれば、m個目の容量素子112b_mの一対の電極の他方の電圧を例えば基準電位以下の値に設定する。m個目の容量素子112b_mの一対の電極の他方の電圧は、例えばm個目の容量素子112b_mの一対の電極の他方にパルス信号を入力することにより制御してもよい。
トランジスタ111b_1乃至トランジスタ111b_nのそれぞれがオン状態のとき、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子112b_1乃至容量素子112b_nのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
例えば、図1(E)に示すように、期間T21において、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれをオン状態にすると、容量素子112b_1乃至容量素子112b_nのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値(図1(E)では電圧D1)になる。
次に、トランジスタ111b_nをオフ状態にする。このとき、トランジスタ111b_1乃至トランジスタ111b_n−1はオン状態のままである。
トランジスタ111b_1乃至トランジスタ111b_n−1のそれぞれがオン状態であり、トランジスタ111b_nがオフ状態のとき、トランジスタ111b_1乃至トランジスタ111b_n−1のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子112b_1乃至容量素子112b_n−1のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
例えば、図1(E)に示すように、期間T22において、トランジスタ111b_nをオフ状態にすると、容量素子112b_1乃至容量素子112b_n−1のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値(図1(E)では電圧D2)になる。
さらに、トランジスタ111b_n−2からトランジスタ111b_1まで順にオフ状態にしていき、容量素子112b_n−2から容量素子112b_1までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子112b_nから容量素子112b_1までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
例えば、図1(E)に示すように、期間T23において、容量素子112b_1の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値(図1(E)では電圧Dn)になる。
以上により、記憶回路にデータが書き込まれる。
このとき、トランジスタ113のゲートは、浮遊状態になり、トランジスタ113のゲートの電圧は、一定期間保持される。
また、記憶回路からデータを読み出す場合、図1(F)に示すように、トランジスタ111b_1をオフ状態にし、トランジスタ111b_2乃至トランジスタ111b_nのそれぞれをオン状態にする。このとき、トランジスタ111b_1乃至トランジスタ111b_nのそれぞれがNチャネル型のトランジスタの場合、例えばm個目の容量素子112b_mの一対の電極の他方の電圧を例えば読み出し電圧(例えば高電源電圧など)に設定する。
トランジスタ111b_1がオフ状態であり、トランジスタ111b_2乃至トランジスタ111b_nのそれぞれがオン状態のとき、容量素子112b_1乃至容量素子112b_nの容量比に応じて容量素子112b_1乃至容量素子112b_nのそれぞれにおける、一対の電極の一方の電圧が変化する。
トランジスタ113のソース及びドレインの間の抵抗値は、トランジスタ113のゲートの電圧に応じて決まる。よって、トランジスタ113のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ111b_1がオフ状態の間、トランジスタ113のゲートの電圧が一定期間保持されるため、トランジスタ113のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット(多値)を表すデータとなる。
以上が、図1(B)に示す記憶回路の駆動方法例の説明である。
以上が、本実施の形態における半導体装置の例の説明である。
本実施の形態における半導体装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、互いに容量値の異なる複数の容量素子を用いて記憶回路を構成する。これにより、例えば記憶回路に書き込むデータがデジタルデータ信号であっても、複数のビットを表すデータを記憶させることができる。よって、別途DAコンバータを設けなくても1つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第1の電界効果トランジスタのソース又はドレインにゲートが電気的に接続される、第2の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、1回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第1の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
(実施の形態2)
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。
本実施の形態における半導体記憶装置の例は、i行(iは2以上の自然数)j列(jは自然数)にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図2を用いて説明する。
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図2(A)を用いて説明する。
図2(A)に示すメモリセルアレイは、i行j列にマトリクス状に配列された複数のメモリセル200と、j本の配線201(配線201_1乃至配線201_j)と、i×n本の配線202(n本の配線202_1乃至n本の配線202_i)と、i本の配線203(配線203_1乃至配線203_i)と、j本の配線204(配線204_1乃至配線204_j)と、i本の配線205(配線205_1乃至配線205_i)と、を具備する。なお、図2(A)に示すメモリセルアレイの説明では、便宜のため、iを4以上の自然数とし、jを4以上の自然数とする。
メモリセル200は、データを記憶する機能を有する。
配線201_1乃至配線201_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線201_1乃至配線201_jのそれぞれを、例えばビット線又はデータ線と呼ぶこともできる。
n×i本の配線202のそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。n×i本の配線202のそれぞれを、例えばワード線と呼ぶこともできる。
配線203_1乃至配線203_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線203_1乃至配線203_iのそれぞれを、例えば容量線又は読み出し選択線と呼ぶこともできる。
配線204_1乃至配線204_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線204_1乃至配線204_jのそれぞれを、例えばデータ線と呼ぶこともできる。
配線205_1乃至配線205_iのそれぞれには、例えば定電圧が与えられる。配線205_1乃至配線205_iのそれぞれを、例えばソース線と呼ぶこともできる。
さらに、M(Mはi以下の自然数)行N(Nはj以下の自然数)列目のメモリセル200(M,N)は、n個のトランジスタ211(M,N)(トランジスタ211_1(M,N)乃至トランジスタ211_n(M,N))と、n個の容量素子212(M,N)(容量素子212_1(M,N)乃至容量素子212_n(M,N))と、トランジスタ213(M,N)と、を備える。
M行N列目のメモリセル200(M,N)において、必ずしもトランジスタ213(M,N)を設けなくてもよい。このとき、配線204_N及び配線205_Mを設ける必要はない。
n個のトランジスタ211(M,N)のうち、1個目のトランジスタ211_1(M,N)のソース及びドレインの一方は、配線201_Nに電気的に接続され、k個目(kは2以上n以下の自然数)のトランジスタ211_k(M,N)のソース及びドレインの一方は、k−1個目のトランジスタ211_k−1(M,N)のソース及びドレインの他方に電気的に接続され、m個目(mはn以下の自然数)のトランジスタ211_m(M,N)のゲートは、M×m本目の配線202_M(m)に電気的に接続される。
n個のトランジスタ211(M,N)は、データを書き込むか否かを選択する選択トランジスタとしての機能を有する。
n個のトランジスタ211(M,N)としては、上記実施の形態1の半導体装置におけるn個のトランジスタ111a又はn個のトランジスタ111bに適用可能なトランジスタを用いることができる。
m個目の容量素子212_m(M,N)の一対の電極の一方は、m個目のトランジスタ211_m(M,N)のソース及びドレインの他方に電気的に接続され、m個目の容量素子212_m(M,N)の一対の電極の他方は、M本目の配線203_Mに電気的に接続される。
また、n個の容量素子212(M,N)のうち、少なくとも2つの容量素子の容量は、互いに異なる値である。また、n個の容量素子212(M,N)の容量は、互いに異なる値でもよい。例えば、k個目の容量素子212_k(M,N)の容量は、k−1個目の容量素子212_k−1(M,N)の容量の2×K(Kは自然数)倍又は1/(2×K)倍であることが好ましい。
n個の容量素子212(M,N)は、データを保持する保持容量としての機能を有する。
トランジスタ213(M,N)のゲートは、n個目のトランジスタ211_n(M,N)のソース及びドレインの他方に電気的に接続され、トランジスタ213(M,N)のソース及びドレインの一方は、N本目の配線204_Nに電気的に接続され、トランジスタ213(M,N)のソース及びドレインの他方は、M本目の配線205_Mに電気的に接続される。
トランジスタ213(M,N)は、出力するデータの値を設定する出力トランジスタとしての機能を有する。
トランジスタ213(M,N)としては、上記実施の形態1の半導体装置におけるトランジスタ113に適用可能なトランジスタを用いることができる。
以上が図2(A)に示すメモリセルアレイの構成例の説明である。
なお、図2(A)における配線201_Nと配線204_Nを共通の配線にしてもよい。例えば、図3に示す半導体記憶装置では、配線201_Nと配線204_Nの代わりに配線206_Nが設けられ、1個目のトランジスタ211_1(M,N)のソース及びドレインの一方、並びにトランジスタ213(M,N)のソース及びドレインの一方が配線206_Nに電気的に接続されている。その他の構成は、図2(A)と同じであるため、説明を省略する。配線201_Nと配線204_Nを共通の配線にすることにより、配線の数を低減することができる。
さらに、図2(A)に示すメモリセルアレイの駆動方法例について、図2(B)及び図2(C)を用いて説明する。図2(B)及び図2(C)は、図2(A)に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてM行目のメモリセル200(メモリセル200(M,1)乃至メモリセル200(M,N))に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されず、メモリセル200毎にデータの書き込み又はデータの読み出しを行うこともできる。
まず、M行目のメモリセル200にデータを書き込む場合、M行目のメモリセル200のそれぞれにおいて、トランジスタ211_1乃至トランジスタ211_nをオン状態にする。なお、このとき、全てのメモリセル200における、容量素子212_1乃至容量素子212_nの一対の電極の他方の電圧を基準電位以下の値にすることが好ましい。
例えば、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_nがNチャネル型トランジスタの場合、図2(B)に示すように、期間T31において、M行目の配線202_M(1)乃至M行目の配線202_M(n)の電圧を電圧VHにすることにより、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_nをオン状態にすることができる。電圧VHは、例えば基準電位より大きい値の電圧(例えば高電源電圧)である。
M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_nがオン状態のとき、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_nのそれぞれにおけるソース及びドレインを介してデジタルデータ信号(信号DDSともいう)が入力され、M行目のメモリセル200のそれぞれにおける、m個目の容量素子212_mの一対の電極の一方の電圧は、M×m本目の配線202_M(m)の電圧と同等の値になる。
次に、M行目のメモリセル200のそれぞれにおける、トランジスタ211_nをオフ状態にする。このとき、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_n−1はオン状態のままである。
M行目のメモリセル200のそれぞれにおける、トランジスタ211_nがオフ状態であり、トランジスタ211_1乃至トランジスタ211_n−1がオン状態のままのとき、トランジスタ211_1乃至トランジスタ211_n−1のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、M行目のメモリセル200のそれぞれにおける、k−1個目の容量素子212_k−1の一対の電極の一方の電圧は、M×k−1本目の配線202_M(k−1)の電圧と同等の値になる。
例えば、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1乃至トランジスタ211_nがNチャネル型トランジスタの場合、図2(B)に示すように、期間T32において、M×n本目の配線202_M(n)の電圧を電圧VLにすることにより、M行目のメモリセル200のそれぞれにおける、トランジスタ211_nをオフ状態にすることができる。電圧VLは、例えば基準電位以下の電圧である。
さらに、M行目のメモリセル200のそれぞれにおける、トランジスタ211_n−2からトランジスタ211_1まで順にオフ状態にしていき、容量素子212_n−2から容量素子212_1までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子212_nから容量素子212_1までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
以上により、記憶回路にデータが書き込まれる。
このとき、トランジスタ213のゲートは、浮遊状態になり、トランジスタ213のゲートの電圧は、一定期間保持される。
さらに、上記動作を各行のメモリセル200毎に繰り返し行うことにより、全てのメモリセル200にデータを書き込むことができる。
また、M行目のメモリセル200からデータを読み出す場合、M行目のメモリセル200のそれぞれにおける、トランジスタ211_1をオフ状態にし、トランジスタ211_2乃至トランジスタ211_nをオン状態にする。また、M行目の配線203_Mの電圧をデータを読み出すために必要な電圧に設定し、203_1乃至配線203_iのうち、M行目の配線203_M以外の配線の電圧を、配線204_1乃至配線204_jのそれぞれの電圧と同等の値に設定することにより、M行目のメモリセル200のみからデータを読み出すことができる。
例えば、M行目のメモリセル200における、トランジスタ211_1乃至トランジスタ211_n、及びトランジスタ213(M,1)乃至トランジスタ213(M,j)がPチャネル型トランジスタの場合、図2(C)に示すように、M×1本目の配線202_M(1)の電圧を電圧VLにし、M×1本目の配線202_M(1)乃至M×n本目の配線202_M(n)のうち、配線202_M(1)以外の配線(配線202_M(other)ともいう)の電圧を電圧VHにし、配線203_Mの電圧を電圧VLにし、配線203_1乃至配線203_iのうち、配線203_M以外の配線(配線203_otherともいう)の電圧を電圧VHにする。
M行目のメモリセル200のそれぞれにおける、トランジスタ211_1がオフ状態であり、トランジスタ211_2乃至トランジスタ211_nがオン状態のとき、M行目のメモリセル200のそれぞれにおける、容量素子212_1乃至容量素子212_nの容量比に応じて容量素子212_1乃至容量素子212_nのそれぞれにおける、一対の電極の一方の電圧が変化する。
M行目のメモリセル200における、トランジスタ213(M,1)乃至トランジスタ213(M,j)のそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ213(M,1)乃至トランジスタ213(M,j)のゲートの電圧に応じて決まる。また、トランジスタ213(M,1)乃至トランジスタ213(M,j)のそれぞれのソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ211_1がオフ状態の間、トランジスタ213のゲートの電圧が一定期間保持されるため、トランジスタ213のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット(多値)を表すデータとなる。
さらに、上記動作を各行のメモリセル200毎に繰り返し行うことにより、全てのメモリセル(メモリセル200(1,1)乃至メモリセル200(i,j))においてデータを読み出すことができる。以上が図2(A)に示す半導体記憶装置の駆動方法例の説明である。
本実施の形態における半導体記憶装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、容量値の異なる複数の容量素子を用いて複数のメモリセルを構成する。これにより、例えばメモリセルに書き込むデータがデジタルデータ信号であっても、複数のメモリセルに選択的に複数のビットを表すデータを記憶させることができる。よって、別途DAコンバータを設けなくても1つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
また、本実施の形態における半導体記憶装置の一例では、ゲートが、選択トランジスタとしての機能を有するn個目の第1の電界効果トランジスタのソース又はドレインに電気的に接続される第2の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、1回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
また、本実施の形態における半導体記憶装置の一例では、選択トランジスタとしての機能を有するn個の第1の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
(実施の形態3)
本実施の形態では、上記実施の形態の半導体装置又は半導体記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
本実施の形態におけるトランジスタの構造例について、図4を用いて説明する。図4は、本実施の形態におけるトランジスタの構造例を説明するための断面模式図である。なお、図4では、実際の寸法と異なる構成要素を含む。
図4(A)に示すトランジスタは、トップゲート構造のトランジスタの一つである。
図4(A)に示すトランジスタは、半導体層603_Aと、導電層605a_Aと、導電層605b_Aと、絶縁層606_Aと、導電層607_Aと、を含む。
半導体層603_Aは、互いに離間し、それぞれドーパントが添加された領域である領域604a_A及び領域604b_Aと、を含む。領域604a_A及び領域604b_Aの間の領域がチャネル形成領域になる。半導体層603_Aは、例えば被素子形成層600_Aの上に設けられる。
導電層605a_Aは、半導体層603_Aの上に設けられ、半導体層603_Aに電気的に接続される。また、導電層605a_Aの側面は、テーパ状であり、導電層605a_Aは、領域604a_Aの一部に重畳するが、必ずしもこれに限定されない。導電層605a_Aを領域604a_Aの一部に重畳させることにより、導電層605a_A及び領域604a_Aの間の抵抗値を小さくすることができる。また、導電層605a_Aに重畳する半導体層603_Aの領域の全てが領域604a_Aでもよい。
導電層605b_Aは、半導体層603_Aの上に設けられ、半導体層603_Aに電気的に接続される。また、導電層605b_Aの側面は、テーパ状であり、導電層605b_Aは、領域604b_Aの一部に重畳するが、必ずしもこれに限定されない。導電層605b_Aを領域604b_Aの一部に重畳させることにより、導電層605b_A及び領域604b_Aの間の抵抗値を小さくすることができる。また、導電層605b_Aに重畳する半導体層603_Aの領域の全てが領域604b_Aでもよい。
絶縁層606_Aは、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に設けられる。
導電層607_Aは、絶縁層606_Aを介して半導体層603_Aに重畳する。絶縁層606_Aを介して導電層607_Aと重畳する半導体層603_Aの領域がチャネル形成領域になる。
また、図4(B)に示すトランジスタは、図4(A)に示す構造に加え、絶縁層609a_A及び絶縁層609b_Aを含み、さらに、半導体層603_Aは、領域604a_A及び領域604b_Aの間に、互いに離間し、それぞれドーパントが添加された領域である領域608a_A及び領域608b_Aを含む。
絶縁層609a_Aは、絶縁層606_Aの上に設けられ、導電層607_Aにおける、互いに対向する一対の側面の一方に接する。
絶縁層609b_Aは、絶縁層606_Aの上に設けられ、導電層607_Aにおける、互いに対向する一対の側面の他方に接する。
領域608a_Aは、絶縁層606_Aを介して絶縁層609a_Aに重畳する。また、領域608a_Aのドーパントの濃度が、領域604a_A及び領域604b_Aのドーパントの濃度より低くてもよい。このとき、領域608a_Aを低濃度領域ともいう。
領域608b_Aは、絶縁層606_Aを介して絶縁層609b_Aに重畳する。また、領域608b_Aのドーパントの濃度が、領域604a_A及び領域604b_Aのドーパントの濃度より低くてもよい。このとき、領域608b_Aを低濃度領域ともいう。また、このとき領域604a_A及び領域604b_Aを高濃度領域と呼んでもよい。
領域608a_A及び領域608b_Aを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの面積が小さい場合であってもトランジスタの信頼性を高くすることができる。
図4(C)に示すトランジスタは、トップゲート構造のトランジスタの一つである。
図4(C)に示すトランジスタは、半導体層603_Bと、導電層605a_Bと、導電層605b_Bと、絶縁層606_Bと、導電層607_Bと、を含む。
導電層605a_Bは、被素子形成層600_Bの上に設けられる。また、導電層605a_Bの側面は、テーパ状である。
導電層605b_Bは、被素子形成層600_Bの上に設けられる。また、導電層605b_Bの側面は、テーパ状である。
半導体層603_Bは、互いに離間し、それぞれドーパントが添加された領域である領域604a_B及び領域604b_Bと、を含む。また、領域604a_B及び領域604b_Bの間の領域がチャネル形成領域になる。半導体層603_Bは、例えば導電層605a_B、導電層605b_B、及び被素子形成層600_Bの上に設けられる。
領域604a_Bは、導電層605a_Bに電気的に接続される。
領域604b_Bは、導電層605b_Bに電気的に接続される。
絶縁層606_Bは、半導体層603_Bの上に設けられる。
導電層607_Bは、絶縁層606_Bを介して半導体層603_Bに重畳する。絶縁層606_Bを介して導電層607_Bと重畳する半導体層603_Bの領域がチャネル形成領域になる。
また、図4(D)に示すトランジスタは、図4(C)に示す構造に加え、絶縁層609a_B及び絶縁層609b_Bを含み、さらに、半導体層603_Bは、領域604a_B及び領域604b_Bの間に、互いに離間し、それぞれドーパントが添加された領域である領域608a_B及び領域608b_Bを含む。
絶縁層609a_Bは、絶縁層606_Bの上に設けられ、導電層607_Bにおける、互いに対向する一対の側面の一方に接する。
絶縁層609b_Bは、絶縁層606_Bの上に設けられ、導電層607_Bにおける、互いに対向する一対の側面の他方に接する。
領域608a_Bは、絶縁層606_Bを介して絶縁層609a_Bに重畳する。また、領域608a_Bのドーパントの濃度が、領域604a_B及び領域604b_Bのドーパントの濃度より低くてもよい。このとき、領域608a_Bを低濃度領域ともいう。
領域608b_Bは、絶縁層606_Bを介して絶縁層609b_Bに重畳する。また、領域608b_Bのドーパントの濃度が、領域604a_B及び領域604b_Bのドーパントの濃度より低くてもよい。このとき、領域608b_Bを低濃度領域ともいう。また、このとき領域604a_B及び領域604b_Bを高濃度領域と呼んでもよい。
領域608a_B及び領域608b_Bを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
さらに、図4(A)乃至図4(D)に示す各構成要素について説明する。
被素子形成層600_A及び被素子形成層600_Bとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層600_A及び被素子形成層600_Bとして用いることもできる。
半導体層603_A及び半導体層603_Bは、トランジスタのチャネル形成層としての機能を有する。半導体層603_A及び半導体層603_Bとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
四元系金属酸化物としては、例えばIn−Sn−Ga−Zn−O系金属酸化物などを用いることができる。
三元系金属酸化物としては、例えばIn−Ga−Zn−O系金属酸化物、In−Sn−Zn−O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属酸化物、Al−Ga−Zn−O系金属酸化物、又はSn−Al−Zn−O系金属酸化物などを用いることができる。
二元系金属酸化物としては、例えばIn−Zn−O系金属酸化物、Sn−Zn−O系金属酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn−Mg−O系金属酸化物、In−Mg−O系金属酸化物、In−Sn−O系金属酸化物、又はIn−Ga−O系金属酸化物などを用いることができる。
In−Zn−O系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲットを用いてIn−Zn−O系金属酸化物の半導体層を形成することができる。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:Q:Rのとき、R>1.5P+Qとする。Inの量を多くすることにより、トランジスタの移動度を向上させることができる。
また、半導体層603_A及び半導体層603_Bとしては、例えばIn−O系金属酸化物、Sn−O系金属酸化物、又はZn−O系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
また、半導体層603_A及び半導体層603_Bとしては、InLO3(ZnO)l(lは0より大きい数)で表記される材料の層を用いることもできる。InLO3(ZnO)lのLは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。
また、半導体層603_A及び半導体層603_Bの少なくともチャネルが形成される領域は、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に金属原子が層状に配列した相、又はc軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。
領域604a_A及び領域604a_Bは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
領域604b_A及び領域604b_Bは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの他方としての機能を有する。
領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bの抵抗値は、チャネル形成領域の抵抗値より低くてもよく、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bの抵抗値より高い。なお、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bを低抵抗領域ともいう。
領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bに含まれるドーパントとしては、例えば元素周期表における15族の元素(例えば窒素、リン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は複数)の一つ又は複数が挙げられる。
また、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bに含まれるドーパントの濃度は、例えば5×1019cm−3以上であることが好ましい。例えば、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bには、1×1020cm−3以上7原子%未満の窒素を含ませてもよい。
また、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bに含まれるドーパントの濃度は、例えば5×1018cm−3以上5×1019cm−3未満であることが好ましい。
また、領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bは、チャネル形成領域より結晶性が低くてもよい。
また、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bに、ウルツ鉱構造の結晶が含まれていてもよい。
また、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bに、ウルツ鉱構造の結晶が含まれていてもよい。
例えば、ドーパントを添加した後に熱処理を行うことにより、領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bをウルツ鉱構造の結晶を含む構造にすることもできる。
上記ドーパントが添加された領域をウルツ鉱構造の結晶を含む構造にすることにより、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値を低くすることができる。
導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばCu−Mg−Al合金材料の層を用いることができる。
また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な材料の層の積層により、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することもできる。例えばCu−Mg−Al合金材料の層の上に銅の層が設けられた積層により、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することにより、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに接する他の層との密着性を高めることができる。
絶縁層606_A及び絶縁層606_Bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層606_A及び絶縁層606_Bに適用可能な材料の層の積層により絶縁層606_A及び絶縁層606_Bを構成することもできる。
また、絶縁層606_A及び絶縁層606_Bとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。
導電層607_A及び導電層607_Bは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
導電層607_A及び導電層607_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層607_A及び導電層607_Bに適用可能な材料の層の積層により、導電層607_A及び導電層607_Bを構成することもできる。
また、導電層607_A及び導電層607_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層607_A及び導電層607_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
また、導電層607_A及び導電層607_Bとしては、In−Ga−Zn−O−N系材料の層を用いることもできる。In−Ga−Zn−O−N系材料の層は、導電性が高いため、導電層607_A及び導電層607_Bとして好ましい。
絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bとしては、例えば絶縁層606_A及び絶縁層606_Bに適用可能な材料の層を用いることができる。また、絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bに適用可能な材料の層の積層により絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bを構成してもよい。
なお、導電層607_Aを介して絶縁層606_Aの上又は導電層607_Bを介して絶縁層606_Bの上にさらに、絶縁層を設けてもよい。
なお、本実施の形態のトランジスタを、半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、半導体層への光の入射を抑制することもできる。このとき、半導体層にドーパントが添加された領域を設けなくてもよい。
以上が図4に示すトランジスタの構造例の説明である。
さらに、本実施の形態のトランジスタの作製方法例として、図4(A)に示すトランジスタの作製方法例について、図5(A)乃至図5(E)を用いて説明する。図5(A)乃至図5(E)は、本実施の形態におけるトランジスタの作製方法例を説明するための断面模式図である。
まず、図5(A)に示すように、被素子形成層600_Aの上に半導体層603_Aを形成する。
さらに、半導体層603_Aの一例として、CAACである酸化物半導体層の形成方法例について以下に説明する。
CAACである酸化物半導体層の形成方法例は、被素子形成層600_Aの上に半導体膜を形成する工程を含む。なお、半導体層603_Aの形成方法例において、1回以上の加熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層605a_A及び導電層605b_Aの形成前までであれば特に限定されない。また、加熱処理を行う工程の順番は、半導体膜の形成後であれば特に限定されない。
被素子形成層600_Aの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層603_Aに適用可能な材料の膜を形成することにより半導体膜を形成する。このとき、半導体膜が形成される被素子形成層の温度を100℃以上500℃以下、好ましくは200℃以上350℃以下にする。半導体膜が形成される被素子形成層の温度を高くすることにより、上記半導体膜において、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に金属原子が層状に配列した相、又はc軸方向に金属原子と酸素原子が層状に配列した相を形成することができる。
加熱処理を行う工程としては、例えば400℃以上750℃以下、又は400℃以上基板の歪み点未満の温度で加熱処理(加熱処理Aともいう)を行う。なお、半導体膜を形成した後であれば、加熱処理Aを行うタイミングは特に限定されない。
加熱処理Aにより、半導体層603_Aにおける結晶性を高めることができる。
なお、加熱処理Aを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTA(Gas Rapid Thermal Annealing)装置又はLRTA(Lamp Rapid Thermal Annealing)装置などのRTA(Rapid Thermal Annealing)装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。
また、加熱処理Aを行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で加熱処理Aを行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア(露点が−40℃以下、好ましくは−60℃以下の雰囲気)を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体膜又は半導体層603_Aに酸素が供給され、半導体膜又は半導体層603_A中の酸素欠乏に起因する欠陥を低減することができる。
次に、図5(B)に示すように、半導体層603_Aの一部の上に第1の導電膜を形成し、該第1の導電膜の一部をエッチングすることにより導電層605a_A及び導電層605b_Aを形成する。
例えば、スパッタリング法などを用いて導電層605a_A及び導電層605b_Aに適用可能な材料の膜を形成することにより第1の導電膜を形成することができる。また、導電層605a_A及び導電層605b_Aに適用可能な材料の膜を積層させることにより第1の導電膜を形成することもできる。
また、上記導電層605a_A及び導電層605b_Aの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。また、光の透過率の異なる複数の領域を有する露光マスク(多階調マスクともいう)を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
次に、図5(C)に示すように、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に第1の絶縁膜を形成することにより、絶縁層606_Aを形成する。また、絶縁層606_Aに適用可能な材料の膜を積層させることにより第1の絶縁膜を形成することもできる。
例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層606_Aに適用可能な材料の膜を形成することにより第1の絶縁膜を形成することができる。また、高密度プラズマCVD法(例えばマイクロ波(例えば、周波数2.45GHzのマイクロ波)を用いた高密度プラズマCVD法)を用いて絶縁層606_Aに適用可能な材料の膜を形成することにより、絶縁層606_Aを緻密にすることができ、絶縁層606_Aの絶縁耐圧を向上させることができる。
次に、図5(D)に示すように、絶縁層606_Aの上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより、導電層607_Aを形成する。
例えば、スパッタリング法を用いて導電層607_Aに適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、第2の導電膜に適用可能な材料の膜を積層させ、第2の導電膜を形成することもできる。
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理(加熱処理Bともいう)を行ってもよい。加熱処理Bを行うことにより、水素、水分などの不純物を脱離することができる。
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
さらに、絶縁層606_Aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理(加熱処理Cともいう)を行ってもよい。このとき、例えば200℃以上400℃以下、好ましくは250℃以上350℃以下で加熱処理Cを行うことができる。
次に、図5(E)に示すように、導電層607_Aが形成される側から半導体層603_Aにドーパントを添加することにより、絶縁層606_Aを介して自己整合で領域604a_A及び領域604b_Aを形成する。
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
添加するドーパントとしては、例えば元素周期表における15族の元素(例えば窒素、リン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は複数)の一つ又は複数を用いることができる。
チャネル形成層としての機能を有する酸化物半導体層を含むトランジスタにおいて、ソース領域又はドレイン領域としての機能を有する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマに曝された領域の抵抗率を低下させる方法が開示されている(S. Jeon et al. ”180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”, IEDM Tech. Dig., p.504−507, 2010.)。
しかしながら、上記作製方法では、ゲート絶縁層としての機能を有する絶縁層を形成した後に、酸化物半導体層におけるソース領域又はドレイン領域としての機能を有する領域になる部分を露出するため、ゲート絶縁層としての機能を有する絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層としての機能を有する絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、該ソース領域又はドレイン領域としての機能を有する領域になる部分の膜厚が小さくなってしまう。その結果、該ソース領域又はドレイン領域としての機能を有する領域になる部分の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を行うためには、加工精度の高いドライエッチング法を用いる必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは、20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域又はドレイン領域としての機能を有する領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層としての機能を有する絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
なお、半導体層603_Aにドーパントを添加した後に加熱処理を行ってもよい。
以上が図4(A)に示すトランジスタの作製方法例の説明である。
なお、図4(A)に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図4(B)乃至図4(D)に示す各構成要素において、名称が図4(A)に示す各構成要素と同じであり且つ機能の少なくとも一部が図4(A)に示す各構成要素と同じであれば、図4(A)に示すトランジスタの作製方法例の説明を適宜援用することができる。
例えば、図4(B)に示すトランジスタを作製する場合には、図5(D)に示す工程の後に、絶縁層606_A及び導電層607_Aの上に第2の絶縁膜を形成し、第2の絶縁膜の一部をエッチングすることにより、絶縁層609a_A及び絶縁層609b_Aを形成し、その後半導体層603_Aにドーパントを添加することにより、絶縁層609a_A及び絶縁層609b_Aを介して半導体層603_Aの一部にドーパントが添加され、領域608a_A及び領域608b_Aが形成される。なお、複数の絶縁膜を順番に形成することにより第2の絶縁膜を形成してもよい。
図4及び図5を用いて説明したように、本実施の形態におけるトランジスタの一例は、チャネルが形成される半導体層と、該半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、該半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して半導体層に重畳し、ゲートとしての機能を有する導電層と、を含む構造である。
本実施の形態におけるトランジスタは、オフ電流が低いため、上記半導体装置の記憶回路又は半導体記憶装置のメモリセルにおける、選択トランジスタとしての機能を有するトランジスタに適用することにより、データの保持期間を長くすることができる。よって、リフレッシュ動作を少なくすることができるため、消費電力を低減することができる。
また、本実施の形態では、チャネル形成層としての機能を有する酸化物半導体層に、チャネル形成領域より抵抗値が低く、ドーパントが添加され、ソース領域又はドレイン領域としての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であっても、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の回路面積を小さくすることができる。
また、本実施の形態では、ゲートとしての機能を有する導電層と、ソース又はドレインとしての機能を有する導電層と、を重畳させない構造にすることにより、トランジスタのゲートと、ソース又はドレインとの寄生容量を小さくすることができるため、トランジスタの面積を小さくした場合であっても、動作速度の低下を抑制することができる。
また、本実施の形態では、少なくともチャネル形成領域が、非単結晶であって、ab面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、c軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体層を含むトランジスタを用いることにより、トランジスタの光による劣化を抑制することができる。
(実施の形態4)
本実施の形態では、上記実施の形態2の半導体記憶装置におけるメモリセルの構造例について、図6を用いて説明する。図6は、本実施の形態におけるメモリセルの構造例を示す断面模式図である。なお、ここでは、一例として、選択トランジスタとしての機能を有するトランジスタ及び保持容量としての機能を有するトランジスタが3つずつ(n=3)の場合におけるメモリセルの構造例について説明する。なお、図6では、実際の寸法と異なる構成要素を含む。
図6に示すメモリセルは、半導体層750と、絶縁層755と、導電層756a及び導電層756bと、絶縁層757a乃至絶縁層757dと、絶縁層758a乃至絶縁層758dと、絶縁層759と、半導体層760a乃至半導体層760cと、導電層762a乃至導電層762eと、絶縁層763と、導電層764a乃至導電層764fと、を含む。
半導体層750は、領域752a、領域752b、領域754a、及び領域754bを有する。
半導体層750としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層750として用いることもできる。
なお、半導体層750において、複数のメモリセルの間の領域に絶縁分離領域を設けてもよい。
領域752a及び領域752bは、互いに離間して設けられ、N型又はP型の導電型を付与するドーパントが添加された領域である。領域752a及び領域752bは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのソース領域又はドレイン領域としての機能を有する。
領域754a及び領域754bは、領域752a及び領域752bの間に、互いに離間して設けられ、領域754a及び領域754bの間の領域がチャネル形成領域となる。領域754aは、領域752aに接し、領域754bは、領域752bに接する。
領域754a及び領域754bは、領域752a及び領域752bと同じく、N型又はP型の導電型を付与するドーパントが添加された領域である。
なお、領域754a及び領域754bのドーパントの濃度が、領域752a及び領域752bのドーパントの濃度より低くてもよい。このとき、領域754a及び領域754bを低濃度領域ともいう。また、このとき領域752a及び領域752bを高濃度領域と呼んでもよい。また、領域754a及び領域754bの深さは、領域752a及び領域752bの深さより浅くてもよいが、これに限定されない。
絶縁層755は、半導体層750の上に設けられる。絶縁層755は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
絶縁層755としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又はアクリルなど)などの材料の層を用いることができる。また、絶縁層755に適用可能な材料の層の積層により絶縁層755を構成してもよい。
導電層756aは、絶縁層755を介して半導体層750に重畳する。導電層756aに重畳する半導体層750の領域がメモリセルにおける出力トランジスタのチャネル形成領域になる。導電層756aは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層756bは、絶縁層755の上に設けられ、絶縁層755を貫通して設けられた開口部を介して領域752bに電気的に接続される。
絶縁層757aは、絶縁層755の上に設けられ、導電層756aにおける、互いに対向する一対の側面の一方に接する。
絶縁層757bは、絶縁層755の上に設けられ、導電層756aにおける、互いに対向する上記一対の側面の他方に接する。
絶縁層757cは、絶縁層755の上に設けられ、導電層756bにおける、互いに対向する一対の側面の一方に接する。
絶縁層757dは、絶縁層755の上に設けられ、導電層756bにおける、互いに対向する上記一対の側面の他方に接する。
絶縁層758aは、絶縁層757aの上に設けられる。
絶縁層758bは、絶縁層757bの上に設けられる。
絶縁層758cは、絶縁層757cの上に設けられる。
絶縁層758dは、絶縁層757dの上に設けられる。
絶縁層759は、絶縁層755の上に設けられる。
半導体層760aは、絶縁層759の上に設けられる。半導体層760aは、領域761a及び領域761bを有する。
半導体層760bは、絶縁層759の上に設けられる。半導体層760bは、領域761c及び領域761dを有する。
半導体層760cは、絶縁層759の上に設けられる。半導体層760cは、領域761e及び領域761fを有する。
半導体層760a乃至半導体層760cとしては、例えば実施の形態3における図4(A)に示すトランジスタの半導体層603_Aに適用可能な材料の層を用いることができる。半導体層760a乃至半導体層760cのそれぞれは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
領域761a乃至領域761fは、N型の導電型を付与するドーパントが添加された領域である。領域761a乃至領域761fに添加するドーパントとしては、上記実施の形態3における図4(A)に示すトランジスタの領域604a_A及び領域604b_Aに添加するドーパントとして適用可能なドーパントを用いることができ、また、領域761a乃至領域761fのドーパントの濃度は、領域604a_A及び領域604b_Aに適用可能なドーパントの濃度の範囲に設定することができる。
領域761a及び領域761bは、互いに離間して設けられ、領域761a及び領域761bの間にチャネルが形成される。
領域761c及び領域761dは、互いに離間して設けられ、領域761c及び領域761dの間にチャネルが形成される。
領域761e及び領域761fは、互いに離間して設けられ、領域761e及び領域761fの間にチャネルが形成される。
導電層762aは、半導体層760aに電気的に接続される。また、導電層762aの一部は、領域761aに重畳する。導電層762aは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する。
導電層762bは、半導体層760a及び半導体層760bに電気的に接続される。また、導電層762bの一部は、領域761b及び領域761cに重畳する。導電層762bは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
導電層762cは、半導体層760b及び半導体層760cに電気的に接続される。また、導電層762cの一部は、領域761d及び領域761eに重畳する。導電層762cは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
導電層762dは、導電層756a及び半導体層760cに電気的に接続される。本実施の形態では、図6に示すように、導電層762dが導電層756aに接することにより導電層762d及び導電層756aの接触抵抗を小さくすることができる。また、導電層762dの一部は、領域761fに重畳する。導電層762dは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
導電層762eは、導電層756bに電気的に接続される。本実施の形態では、図6に示すように、導電層762eが導電層756bに接することにより導電層762e及び導電層756bの接触抵抗を小さくすることができる。導電層762dは、読み出し選択線としての機能を有する。
導電層762a乃至導電層762eとしては、例えば実施の形態3における図4(A)に示すトランジスタの導電層605a_A及び導電層605b_Aに適用可能な材料の層を用いることができる。
絶縁層763は、半導体層760a乃至半導体層760cの上に設けられる。絶縁層763は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。
絶縁層763としては、例えば実施の形態3における図4(A)に示すトランジスタの絶縁層606_Aに適用可能な材料の層を用いることができる。
導電層764aは、絶縁層763を介して半導体層760aに重畳する。導電層764aは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層764bは、絶縁層763を介して導電層762bに重畳する。導電層764bは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
導電層764cは、絶縁層763を介して半導体層760bに重畳する。導電層764cは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層764dは、絶縁層763を介して導電層762cに重畳する。導電層764dは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
導電層764eは、絶縁層763を介して半導体層760cに重畳する。導電層764eは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層764fは、絶縁層763を介して導電層762dに重畳する。導電層764fは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
なお、導電層764fの面積は、導電層764dの面積より大きく、導電層764dの面積は、導電層764bの面積より大きい。これにより、各容量素子における容量値を異ならせることができる。ただし、これに限定されない。
導電層764a乃至導電層764fとしては、例えば実施の形態3における図4(A)に示すトランジスタの導電層607_Aに適用可能な材料の層を用いることができる。
以上が図6に示すメモリセルの構造例の説明である。
本実施の形態では、互いに積層した複数のトランジスタを有することにより、メモリセルの面積を小さくすることができる。また、図6では、異なる材料を用いた複数のトランジスタを積層させた構造であるが、これに限定されず、さらに同じ材料を用いた複数のトランジスタ(酸化物半導体層を用いたトランジスタ)を積層させた構造にしてもよい。これにより、さらにメモリセルの面積を小さくすることができる。
また、本実施の形態では、メモリセルにおける出力トランジスタとしての機能を有するトランジスタを、高い電流供給能力を有する第14族の半導体(シリコンなど)を含有する半導体層を含むトランジスタとし、メモリセルにおける選択トランジスタとしての機能を有するトランジスタを、酸化物半導体層を含み、オフ電流の低いトランジスタとすることにより、トランジスタによるリーク電流を抑制し、データの保持期間を長くすることができる。
また、本実施の形態では、選択トランジスタとしての機能を有するトランジスタを、ドーパントが添加された領域を含む酸化物半導体層を含むトランジスタにすることにより、メモリセルの面積が小さい場合であっても、チャネル形成領域と、ソース又はドレインとの間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の面積を小さくすることができる。
(実施の形態5)
本実施の形態では、半導体記憶装置の構成例について説明する。
本実施の形態の半導体記憶装置の構成例について、図7を用いて説明する。図7は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。
図7に示す半導体記憶装置は、駆動制御回路(MCTLともいう)811と、駆動回路812a(IDRVともいう)と、駆動回路812b(JDRVともいう)と、複数のメモリセル(MCともいう)813と、を具備する。
駆動制御回路811には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路811は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆動制御回路811は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
駆動回路812aには、行アドレス信号が入力される。駆動回路812aは、入力された行アドレス信号に従って行方向に配列された配線(例えばワード線を含む)を選択し、選択した配線の電圧を設定する機能を有する。駆動回路812aは、例えば第1のデコーダを備える。第1のデコーダは、入力された行アドレス信号に従って行方向に配列された配線を選択する機能を有する。
駆動回路812bには、データ信号及び列アドレス信号が入力される。駆動回路812bは、列方向に配列された配線(例えばデータ線を含む)の電圧を設定する機能を有する。駆動回路812bは、例えば第2のデコーダ及び複数のアナログスイッチを備える。第2のデコーダは、列方向に配列された配線を選択する機能を有し、複数のアナログスイッチは、第2のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路812bに読み出し信号出力回路及び読み出し回路を設けてもよい。読み出し信号出力回路は、読み出し選択線としての機能を有する配線に読み出し信号を出力する機能を有し、読み出し回路は、読み出し信号により選択した配線に電気的に接続されたメモリセル813に記憶されたデータを読み出す機能を有する。
メモリセル813は、メモリセルアレイ814に設けられる。メモリセル813としては、上記実施の形態におけるメモリセルを用いることができる。メモリセル813は、駆動回路812a及び駆動回路812bにより選択され、選択されたメモリセル813では、データの書き込み又はデータの読み出しが行われる。
図7に示す半導体記憶装置は、駆動制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
さらに、本実施の形態における半導体記憶装置の例について図8を用いて説明する。図8は、本実施の形態における半導体記憶装置の例を示す模式図である。
図8(A)に示す半導体記憶装置は、USB(Universal Serial Bus)メモリともいう。図8(A)に示す半導体記憶装置は、筐体901aと、コネクタ部902aと、を備える。
筐体901aには、例えば図7に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
コネクタ部902aは、駆動制御回路に電気的に接続される。コネクタ部902aは、他の電子機器におけるUSBポートに接続可能な端子部である。
図8(A)に示す半導体記憶装置は、コネクタ部902aを他の電子機器のUSBポートに挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
図8(B)に示す半導体記憶装置は、カード型の半導体記憶装置である。図8(B)に示す半導体記憶装置は、筐体901bと、コネクタ部902bと、を備える。
筐体901bには、例えば図7に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
コネクタ部902bは、駆動制御回路に電気的に接続される。コネクタ部902bは、他の電子機器におけるカードスロット部に接続可能な端子部である。
図8(B)に示す半導体記憶装置は、コネクタ部902bを他の電子機器のカードスロット部に挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
上記実施の形態2に示すメモリセルアレイの構成を図8を用いて説明した半導体記憶装置のメモリセルアレイの構成にすることにより、ノイズによるデータ信号への影響の少ない半導体記憶装置を構成することができる。
(実施の形態6)
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。
本実施の形態の電子機器の構成例について、図9(A)乃至図9(D)を用いて説明する。
図9(A)に示す電子機器は、携帯型情報端末の例である。図9(A)に示す携帯型情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。
なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、図9(A)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
図9(A)に示す携帯型情報端末は、筐体1001aの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
図9(A)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図9(B)に示す電子機器は、折り畳み式の携帯型情報端末の例である。図9(B)に示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。
また、図9(B)に示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。
なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、図9(B)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
また、表示部1002b及び表示部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の代わりに、入力装置であるキーボードを設けてもよい。
図9(B)に示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図9(B)に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図9(B)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図9(C)に示す電子機器は、設置型情報端末の例である。図9(C)に示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。
なお、表示部1002cを、筐体1001cにおける甲板部1008に設けることもできる。
また、図9(C)に示す設置型情報端末は、筐体1001cの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図9(C)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
さらに、図9(C)に示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
図9(C)に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能を有する。
図9(D)は、設置型情報端末の例である。図9(D)に示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。
なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、図9(D)に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
また、図9(D)に示す設置型情報端末は、筐体1001dの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図9(D)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図9(D)に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶装置の一つとして用いられ、例えば図9(A)乃至図9(D)に示す電子機器の記憶装置の一つとして用いられる。なお、これに限定されず、例えば図9(A)乃至図9(D)に示す電子機器に記憶装置接続部を設け、該記憶装置接続部に例えば図8(A)又は図8(B)に示す記憶装置を接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
図9を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶装置を具備する構成である。
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
さらに、上記実施の形態における半導体記憶装置を、携帯電話、スマートフォン、電子書籍など携帯機器(携帯型情報端末など)に応用した場合の具体例を以下に示す。
図10は、携帯機器の例のブロック図である。図10に示す携帯機器は、アンテナ回路1201と、アナログベースバンド回路1202と、デジタルベースバンド回路1203と、バッテリー1204と、電源回路1205と、アプリケーションプロセッサ1206と、フラッシュメモリであるメモリ1210と、ディスプレイコントローラ1211と、メモリ1212と、ディスプレイ1213と、タッチセンサ1219と、音声回路(スピーカ及びマイクなど)1217と、入力手段であるキーボード1218と、を備える。
アンテナ回路1201は、例えばデータを含む電波を受信する機能を有する。
ディスプレイ1213は、表示部1214、ソースドライバ1215、及びゲートドライバ1216によって構成される。表示部1214は、ソースドライバ1215及びゲートドライバ1216により動作が制御される。
アプリケーションプロセッサ1206は、CPU1207、デジタルシグナルプロセッサ(DSPともいう)1208、及びインターフェース(IFともいう)1209を備える。
また、メモリ1212としては、上記実施の形態の半導体記憶装置を用いることができる。
タッチセンサ1219を設けることにより、ディスプレイ1213における表示部1214を操作することができる。
さらに、図11は、上記実施の形態における半導体記憶装置を適用したメモリ1212の構成例を示す図である。
図11に示すメモリは、上記実施の形態における半導体記憶装置を適用した記憶装置1302及び記憶装置1303、スイッチ1304、スイッチ1305、並びにメモリコントローラ1301により構成される。
さらに、図10に示す携帯機器の動作例について説明する。なお、ここでは、メモリ1212の構成が図11に示す構成であるとして説明する。
まず、データを含む電波の受信又はアプリケーションプロセッサ1206により画像が形成される。形成された画像は、スイッチ1304を介して記憶装置1302にデータとして記憶される。そしてスイッチ1305を介して、記憶装置1302に記憶されているデータを、ディスプレイコントローラ1211を介してディスプレイ1213に出力し、ディスプレイ1213により入力された画像データに応じた画像を表示する。そのまま、画像に変更が無ければ通常60Hz以上130Hz以下の周期で記憶装置1302からデータが読み出され、読み出されたデータは、スイッチ1305を介して、ディスプレイコントローラ1211に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ1206により新たな画像を形成し、その画像を、スイッチ1304を介して記憶装置1303に記憶する。この間も定期的に記憶装置1302からスイッチ1305を介して画像データを読み出す。記憶装置1303に新たな画像データを記憶し終わると、ディスプレイ1213における次のフレーム期間において、記憶装置1303に記憶されたデータを読み出し、読み出したデータを、スイッチ1305及びディスプレイコントローラ1211を介して、ディスプレイ1213に出力する。データが入力されたディスプレイ1213は、入力された画像データに応じた画像を表示する。上記読み出し動作は、さらに次のデータが記憶装置1302に記憶されるまで継続される。このように、記憶装置1302及び記憶装置1303に交互にデータを書き込み、読み出すことによって、ディスプレイ1213により表示動作を行う。
なお、記憶装置1302及び記憶装置1303は、それぞれ別のメモリチップに限定されず、1つのメモリチップを分割して記憶装置1302及び記憶装置1303として用いてもよい。
上記のように、記憶装置1302及び記憶装置1303に上記実施の形態における半導体記憶装置を用いることにより、メモリ単価を低減することができ、また、消費電力を低減することができる。
また、図12は、電子書籍の例のブロック図である。図12は、例えばバッテリー1401、電源回路1402、マイクロプロセッサ1403、フラッシュメモリであるメモリ1404、音声回路1405、キーボード1406、メモリ1407、タッチパネル1408、ディスプレイ1409、及びディスプレイコントローラ1410などにより構成される。
マイクロプロセッサ1403は、例えばCPU1411、DSP1412、及びIF1413を備える。
例えば、メモリ1407に上記実施の形態における半導体記憶装置を用いることができる。メモリ1407は、書籍の内容をデータとして一時的に保持する機能を持つ。
メモリ1407が有する機能の応用例としては、ユーザーがハイライト機能を使用する場合などがある。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはメモリ1404にコピーしてもよい。
以上のように、上記実施の形態における半導体記憶装置を電子機器に用いることができる。