JP5641447B2 - 電磁弁制御装置 - Google Patents

Description

本発明は、複数の電磁弁を制御する電磁弁制御装置に関する。

複数の電磁弁を制御する電磁弁制御装置が特許文献１〜４に開示されている。

特許文献１には、制御信号をシリアル信号からパラレル信号に変換する複数の変換回路を直列に接続し、変換されたパラレル信号を電磁弁に供給して該電磁弁を制御することが開示されている。

特許文献２〜４には、マニホールド化された複数の電磁弁ユニットを連接し、連接された各電磁弁ユニットにパラレル通信で制御信号を供給することにより、各電磁弁ユニットの電磁弁を制御することが開示されている。

特開平６−１２３３７４号公報 特開２００２−２３８０８号公報 特開２００３−１３９２６４号公報 特開２００３−１４０７０３号公報

上述のように、パラレル通信により制御信号を各電磁弁に供給する場合、電磁弁の個数分だけの信号線が必要となるので、より多くの電磁弁を制御しようとすれば、信号線の本数が大幅に増加してしまう。一方、複数の変換回路を直列に接続し、各変換回路でシリアル信号をパラレル信号に変換する場合、１本の信号線上に全ての変換回路が配置され、これらの変換回路にシリアル信号が供給されるので、最下流の変換回路にまでシリアル信号が到達しなければ、次のシリアル信号を送信することができない。この結果、電磁弁の制御に対する応答遅れが発生する。

本発明は、上記の課題を解消するために、特許文献１〜４の技術をさらに改良したものであり、信号線の増加を抑制しつつ、より多くの電磁弁を制御することが可能になると共に、電磁弁の制御に対する応答性を改善することができる電磁弁制御装置を提供することを目的とする。

本発明に係る電磁弁制御装置は、マニホールド化された複数の電磁弁ブロックと、前記各電磁弁ブロックを制御する電磁弁制御部とを備え、前記電磁弁制御部に対して前記各電磁弁ブロックが連接されている。

そして、本発明では、上記の目的を達成するため、前記電磁弁制御部及び前記各電磁弁ブロックは、下記のように構成されていることが好ましい。

前記電磁弁制御部は、前記各電磁弁ブロックに電源供給を行うための電源供給ラインと、前記各電磁弁ブロックとの間でシリアル通信を行うためのシリアル通信ラインと、前記各電磁弁ブロックの個数分だけ設けられたブロックセレクトラインとを有する。

一方、前記各電磁弁ブロックは、それぞれ、複数の電磁弁と、前記各電磁弁を駆動させる電磁弁駆動回路と、渡し配線とを有し、前記各電磁弁ブロックの電磁弁駆動回路は、それぞれ、自ブロック内の渡し配線を介して、いずれか１本のブロックセレクトラインと接続されている。

この場合、前記電磁弁制御部は、制御対象の電磁弁ブロックを選択するためのブロックセレクト信号を、いずれか１本のブロックセレクトラインと、当該１本のブロックセレクトラインに接続された前記制御対象の電磁弁ブロックの渡し配線とを介して、当該制御対象の電磁弁ブロックの電磁弁駆動回路に供給する。これにより、前記ブロックセレクト信号が供給された電磁弁駆動回路は、前記ブロックセレクト信号に基づいて、当該電磁弁駆動回路に接続された複数の電磁弁を駆動させる。

このように、本発明では、前記複数の電磁弁をマニホールド化した前記各電磁弁ブロックに前記電磁弁駆動回路がそれぞれ搭載されている。この結果、前記各電磁弁及び前記電磁弁駆動回路は、ブロック単位でまとめられる。そのため、本発明では、信号線（シリアル通信ライン、ブロックセレクトライン）の本数の増加を抑制しつつ、より多くの電磁弁を制御することが可能となる。

すなわち、前記各ブロックセレクトラインは、いずれか１個の電磁弁ブロックの渡し配線と接続されている。ここで、前記電磁弁制御部から１本のブロックセレクトライン及び１本の渡し配線を介して前記１個の電磁弁ブロックの電磁弁駆動回路に前記ブロックセレクト信号を供給すれば、当該電磁弁駆動回路に接続される全ての電磁弁を駆動させることができる。しかも、前記電磁弁ブロックを連接する毎に、ブロックセレクトラインを１本追加すれば、前記電磁弁制御部から当該電磁弁ブロックを容易に制御することができる。

この結果、本発明では、制御すべき前記電磁弁が大幅に増加しても、前記信号線の本数がそれ程増加しないため、前記電磁弁ブロックの組み付け性を向上させることができる。

また、本発明では、前記ブロックセレクト信号が供給された電磁弁ブロックの電磁弁駆動回路に接続される複数の電磁弁のみを駆動させることが可能であるため、特許文献１の技術と比較して、当該複数の電磁弁の応答性を容易に向上させることができる。

ここで、前記各電磁弁ブロックは、前記電磁弁制御部に対して直列に連接されると共に、前記各ブロックセレクトラインと同一本数の前記渡し配線をそれぞれ有することが好ましい。この場合、前記各ブロックセレクトラインは、前記各電磁弁ブロックの連接方向と交差する方向に沿って配列され、前記各電磁弁ブロックの各渡し配線は、前記連接方向と交差する方向に沿って配列され、前記連接方向の上流側に対して下流側が前記交差方向に沿って１ライン分だけ段階的にずらされていることが好ましい。

そして、前記電磁弁制御部に隣接する前記連接方向に沿った１番目の電磁弁ブロックの各渡し配線は、前記各ブロックセレクトラインに接続され、前記連接方向に沿った２番目以降の電磁弁ブロックの各渡し配線は、前記連接方向の上流側に隣接する電磁弁ブロックの各渡し配線と、下流側に隣接する電磁弁ブロックの各渡し配線とに接続されていることが好ましい。

このように、前記各電磁弁ブロックは、略同一構成であり、前記各ブロックセレクトライン及び前記各渡し配線は、いわゆる簾状に配列されている。これにより、前記連接方向に沿って、前記電磁弁制御部に対して前記各電磁弁ブロックを順に連接すれば、前記各ブロックセレクトラインと前記各渡し配線とが接続されるので、前記各電磁弁ブロックの組み付け性が一層向上する。また、前記各電磁弁ブロックが略同一構成であるため、作業者は、連接順を何ら考慮することなく、前記各電磁弁ブロックを組み付ける（連接する）ことができる。

なお、前記各電磁弁ブロックの各渡し配線は、前記連接方向の上流側に対して下流側が前記交差方向に沿って１ライン分だけ段階的にずらされているため、実際には、前記各電磁弁ブロックを直列に連接した場合、隣接する上流側の電磁弁ブロックと下流側の電磁弁ブロックとの間では、｛（自ブロックの渡し配線の全本数）−１本｝の本数の渡し配線同士が接続されることになる。

そして、前記各電磁弁ブロックは、それぞれ、ブロック側電源ライン及びブロック側通信ラインをさらに有する。この場合、前記各電磁弁ブロックの電磁弁駆動回路は、それぞれ、自ブロックのブロック側電源ライン及びブロック側通信ラインと接続され、前記電源供給ラインには、前記各電磁弁ブロックのブロック側電源ラインが前記連接方向に沿って順に接続され、前記シリアル通信ラインには、前記各電磁弁ブロックのブロック側通信ラインが前記連接方向に沿って順に接続されている。

従って、前記電磁弁制御部に対して前記各電磁弁ブロックを前記連接方向に沿って直列に連接すると、電源供給に関わる全ての信号線が直列に接続され、シリアル通信に関わる全ての信号線が直列に接続され、ブロックセレクト信号の送信に関わる全ての信号線が直列に接続されることになる。この結果、前記各電磁弁ブロックの組み付け性が一層向上すると共に、装置全体として、より少ない数の信号線で多数の電磁弁を制御することが可能となる。

本発明によれば、信号線の増加を抑制しつつ、より多くの電磁弁を制御することが可能になると共に、電磁弁の制御に対する応答性を改善することができる。

本実施形態に係る電磁弁制御装置の回路図である。 比較例に係る電磁弁制御装置の回路図である。

本発明に係る電磁弁制御装置の好適な実施形態について、図面を参照しながら以下詳細に説明する。

［本実施形態の構成］
本実施形態に係る電磁弁制御装置１０は、図１に示すように、電磁弁制御部１２と、該電磁弁制御部１２に対して、図１の左右方向（連接方向）に沿って、直列に連接された複数の電磁弁ブロック１４ａ〜１４ｄとを備える。なお、図１では、一例として、マニホールド化された４個の電磁弁ブロック１４ａ〜１４ｄを前記連接方向に沿って直列に連接した場合を図示しているが、１個〜３個の電磁弁ブロック１４ａ〜１４ｃを直列に連接してもよいし、あるいは、５個以上の電磁弁ブロックを直列に連接してもよい。

電磁弁制御部１２は、各電磁弁ブロック１４ａ〜１４ｄを制御するものであり、電源部１８、シリアル通信信号生成部２０及びブロックセレクト信号生成部２２を含む電磁弁制御回路１６を有する。

電源部１８は、電源供給ライン２４、２６を介して各電磁弁ブロック１４ａ〜１４ｄに電源供給を行う。なお、電源供給ライン２４は、正極性の電源ラインであり、電源供給ライン２６は、負極性の電源ライン（例えば、グランドライン）である。

シリアル通信信号生成部２０は、シリアル通信ライン２８〜３２を介して各電磁弁ブロック１４ａ〜１４ｄとの間でシリアル通信による信号の送受信を行う。シリアル通信ライン２８は、各電磁弁ブロック１４ａ〜１４ｄから送信されてくる受信データ（例えば、電磁弁４２ａ〜４２ｄの駆動結果）を受信するための信号線（ＲＸＤ）である。シリアル通信ライン３０は、シリアル通信信号生成部２０から各電磁弁ブロック１４ａ〜１４ｄに向けて送信データ（例えば、電磁弁４２ａ〜４２ｄを駆動させるための制御信号）を送信するための信号線（ＴＸＤ）である。シリアル通信ライン３２は、シリアル通信信号生成部２０から各電磁弁ブロック１４ａ〜１４ｄに向けてシリアルクロックを送信するための信号線（ＳＣＬＫ）である。

ブロックセレクト信号生成部２２は、電磁弁制御部１２に直列に連接された電磁弁ブロック１４ａ〜１４ｄのうち、制御対象とする電磁弁ブロックを選択するためのブロックセレクト信号（ＳＥＬ１〜ＳＥＬ４）を生成する。電磁弁制御部１２は、該電磁弁制御部１２に対して直列に連接された電磁弁ブロック１４ａ〜１４ｄの個数分だけのブロックセレクトライン３４〜４０を有している。

各ブロックセレクトライン３４〜４０は、電磁弁ブロック１４ａ〜１４ｄ毎に割り当てられ、且つ、前記連接方向と交差する方向（図１の上下方向であり交差方向という。）に沿って配列されている。この場合、ブロックセレクト信号生成部２２は、制御対象とする電磁弁ブロック１４ａ〜１４ｄに割り当てられたブロックセレクトライン３４〜４０を介して、制御対象の電磁弁ブロック１４ａ〜１４ｄにブロックセレクト信号を出力する。

マニホールド化された各電磁弁ブロック１４ａ〜１４ｄは、略同一構成である。

すなわち、各電磁弁ブロック１４ａ〜１４ｄは、それぞれ、複数の電磁弁４２ａ〜４２ｄと、各電磁弁４２ａ〜４２ｄを駆動させる電磁弁駆動回路４４ａ〜４４ｄと、電源供給ライン２４、２６に接続されるブロック側電源ライン４６ａ〜４６ｄ、４８ａ〜４８ｄと、シリアル通信ライン２８〜３２に接続されるブロック側通信ライン５０ａ〜５０ｄ、５２ａ〜５２ｄ、５４ａ〜５４ｄと、ブロックセレクトライン３４〜４０に接続される渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄとを有する。

各電磁弁駆動回路４４ａ〜４４ｄは、それぞれ、ブロック側電源ライン４６ａ〜４６ｄ、４８ａ〜４８ｄと、ブロック側通信ライン５０ａ〜５０ｄ、５２ａ〜５２ｄ、５４ａ〜５４ｄと、１本の渡し配線５６ａ〜５６ｄとに接続されている。

前述のように、各電磁弁ブロック１４ａ〜１４ｄが略同一構成であるため、電磁弁制御部１２に対して各電磁弁ブロック１４ａ〜１４ｄを直列に連接すると、図１に示すように、電源供給ライン２４と各ブロック側電源ライン４６ａ〜４６ｄが直列に接続され、電源供給ライン２６と各ブロック側電源ライン４８ａ〜４８ｄが直列に接続される。また、シリアル通信ライン２８と各ブロック側通信ライン５０ａ〜５０ｄとが直列に接続され、シリアル通信ライン３０と各ブロック側通信ライン５２ａ〜５２ｄとが直列に接続され、シリアル通信ライン３２と各ブロック側通信ライン５４ａ〜５４ｄとが直列に接続される。

さらに、各電磁弁ブロック１４ａ〜１４ｄでは、各ブロックセレクトライン３４〜４０と同一本数の渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄが、前記交差方向に沿ってそれぞれ配列されている。

この場合、各渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄは、それぞれ、連接方向の上流側（図１の左側であって電磁弁制御部１２側）に対して、下流側（図１の右側）が、前記交差方向に沿って１ライン分だけ段階的にずらされている。

そのため、電磁弁制御部１２に対して各電磁弁ブロック１４ａ〜１４ｄを直列に連接すると、各ブロックセレクトライン３４〜４０は、自己に割り当てられた電磁弁ブロック１４ａ〜１４ｄの電磁弁駆動回路４４ａ〜４４ｄに接続される１本の渡し配線５６ａ〜５６ｄと接続される。

具体的に、ブロックセレクトライン３４は、電磁弁ブロック１４ａを選択するための信号線として機能し、電磁弁駆動回路４４ａに接続される１本の渡し配線５６ａと接続されている。

ブロックセレクトライン３６は、電磁弁ブロック１４ｂを選択するための信号線として機能し、渡し配線５８ａを介して、電磁弁駆動回路４４ｂに接続される１本の渡し配線５６ｂと接続されている。

ブロックセレクトライン３８は、電磁弁ブロック１４ｃを選択するための信号線として機能し、渡し配線６０ａ、５８ｂを介して、電磁弁駆動回路４４ｃに接続される１本の渡し配線５６ｃと接続されている。

ブロックセレクトライン４０は、電磁弁ブロック１４ｄを選択するための信号線として機能し、渡し配線６２ａ、６０ｂ、５８ｃを介して、電磁弁駆動回路４４ｄに接続される１本の渡し配線５６ｄと接続されている。

つまり、本実施形態では、各渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄの下流側が前記交差方向に沿って１ライン分だけ段階的にずらされているため、ブロックセレクトライン３４〜４０と電磁弁駆動回路４４ａ〜４４ｄとの間でブロックセレクト信号を伝送できるように、各渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄが階段状に接続される。なお、１ライン分だけ段階的にずらされることにより、隣接する２個の電磁弁ブロックの間では、｛（自ブロックの渡し配線の全本数）−１本｝の本数の渡し配線同士が接続されることになる。

［本実施形態の動作］
以上のように構成される本実施形態に係る電磁弁制御装置１０において、電磁弁制御部１２側で制御対象の電磁弁ブロック１４ａ〜１４ｄを選択し、選択した電磁弁ブロック１４ａ〜１４ｄの電磁弁４２ａ〜４２ｄを制御したい場合、電磁弁制御装置１０は、下記のように動作する。

電源部１８は、予め、電源供給ライン２４、２６及びブロック側電源ライン４６ａ〜４６ｄ、４８ａ〜４８ｄを介して、各電磁弁駆動回路４４ａ〜４４ｄに電源供給を行っている。これにより、各電磁弁駆動回路４４ａ〜４４ｄは、電磁弁制御部１２側から何らかの信号が入力された場合には、直ちに動作可能な状態に至る。

次に、シリアル通信信号生成部２０は、各電磁弁４２ａ〜４２ｄを制御するための制御信号及びクロック信号を生成する。生成された制御信号は、シリアル信号として、シリアル通信ライン３０及びブロック側通信ライン５２ａ〜５２ｄを介し、各電磁弁駆動回路４４ａ〜４４ｄに送信される。また、生成されたクロック信号は、シリアルクロックとして、シリアル通信ライン３２及びブロック側通信ライン５４ａ〜５４ｄを介し、各電磁弁駆動回路４４ａ〜４４ｄに送信される。

このような状態において、ブロックセレクト信号生成部２２は、制御対象の電磁弁ブロック１４ａ〜１４ｄを選択し、選択した電磁弁ブロック１４ａ〜１４ｄに対して、自ブロックの電磁弁４２ａ〜４２ｄの駆動を指示するためのブロックセレクト信号を生成する。生成されたブロックセレクト信号は、制御対象の電磁弁ブロック１４ａ〜１４ｄ毎に割り当てられたブロックセレクトライン３４〜４０から、渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄを介して、当該電磁弁ブロック１４ａ〜１４ｄの電磁弁駆動回路４４ａ〜４４ｄに送信される。

ブロックセレクト信号を受信した電磁弁駆動回路４４ａ〜４４ｄは、当該ブロックセレクト信号に基づいて、自ブロックの電磁弁４２ａ〜４２ｄが制御対象であることを認識し、次に、シリアル通信信号生成部２０から供給されるシリアルクロックと制御信号とを用いて、自ブロックの電磁弁４２ａ〜４２ｄを駆動制御する。この場合、当該電磁弁駆動回路４４ａ〜４４ｄは、制御信号をシリアル信号からパラレル信号に変換し、変換後のパラレル信号を用いて自ブロックの電磁弁４２ａ〜４２ｄを駆動制御する。

駆動制御の結果は、ブロック側通信ライン５０ａ〜５０ｄ及びシリアル通信ライン２８を介して電磁弁制御回路１６に送信される。これにより、電磁弁制御部１２では、受信した駆動制御の結果に基づいて、制御対象の電磁弁ブロック１４ａ〜１４ｄを構成する電磁弁４２ａ〜４２ｄがブロックセレクト信号に基づき駆動制御されているか否かを容易に確認することができる。

なお、電磁弁制御部１２において選択される制御対象の電磁弁ブロック１４ａ〜１４ｄは、いずれか１個の電磁弁ブロックであってもよいし、２個以上又は全ての電磁弁ブロックであってもよい。本実施形態では、いずれの場合であっても、ブロックセレクト信号を供給した電磁弁ブロック１４ａ〜１４ｄの電磁弁４２ａ〜４２ｄのみを駆動制御させることができる。

従って、ブロックセレクト信号が供給されていない電磁弁ブロックでは、シリアル通信信号生成部２０からの制御信号及びシリアルクロックの供給や、電源部１８からの電源供給があっても、自ブロックの電磁弁を駆動させることができない。

また、本実施形態では、１個の電磁弁駆動回路４４ａ〜４４ｄが駆動制御する電磁弁４２ａ〜４２ｄの個数は、適宜設定される。例えば、１個の電磁弁駆動回路４４ａ〜４４ｄ毎に８個の電磁弁４２ａ〜４２ｄを割り当て、電磁弁制御装置１０全体として、３２個の電磁弁４２ａ〜４２ｄを駆動制御させることが可能である。

［本実施形態の効果］
次に、本実施形態に係る電磁弁制御装置１０の効果について、特許文献１〜４と対比しつつ説明する。

図２は、比較例に係る電磁弁制御装置６８の回路図であり、特許文献１〜４の電磁弁制御装置を模式的に図示したものである。

比較例では、電磁弁制御部７０に対して、マニホールド化された複数（図２では８個）の電磁弁ユニット７２が直列に連接されている。

この場合、電磁弁制御部７０に電磁弁制御回路７４及び電磁弁駆動回路７６が組み込まれ、電磁弁駆動回路７６から共通ライン７８と電磁弁ユニット７２の個数分だけの信号ライン８０〜９４とが延在している。すなわち、共通ライン７８は、各電磁弁ユニット７２が共用する信号線（例えば、グランドライン）であり、信号ライン８０〜９４は、各電磁弁ユニット７２に割り当てられた信号線である。

一方、各電磁弁ユニット７２は、略同一構成であり、１個の電磁弁９６と、１本の共通ライン９８と、信号ライン８０〜９４の本数分だけの信号ライン１００〜１１４とが設けられている。電磁弁９６の一方の端子は、信号ライン１００と接続され、他方の端子は、共通ライン９８と接続されている。また、各電磁弁ユニット７２においても、各信号ライン１００〜１１４は、連接方向の上流側に対して下流側が１ライン分だけ段階的にずらして配列されている。

そのため、電磁弁制御部７０に対して各電磁弁ユニット７２が連接された場合、共通ライン７８と各共通ライン９８とが直列に接続され、各電磁弁ユニット７２に割り当てられた信号ライン８０〜９４に対して、各信号ライン１００〜１１４が階段状に接続されることになる。

そして、比較例に係る電磁弁制御装置６８では、電磁弁制御回路７４から供給される制御信号に基づいて、電磁弁駆動回路７６が各信号ライン８０〜９４及び各信号ライン１００〜１１４を介して各電磁弁９６に出力信号を供給することにより、各電磁弁９６を駆動制御させる。

しかしながら、比較例の場合、１個の電磁弁ユニット７２（を構成する１個の電磁弁９６）に対して１本の信号ライン８０〜９４が割り当てられ、各電磁弁ユニット７２では、信号ライン８０〜９４の本数分の信号ライン１００〜１１４が設けられている。

すなわち、図２のように、例えば、８個の電磁弁９６を駆動制御させる場合、電磁弁制御部７０では、８本の信号ライン８０〜９４と１本の共通ライン７８との合計で９本の信号線が必要となる。また、各電磁弁ユニット７２では、８本の信号ライン１００〜１１４と１本の共通ライン９８との合計で９本の信号線が必要となる。

そのため、制御対象となる電磁弁９６（を含む電磁弁ユニット７２）の個数を増やすと、信号線の本数が著しく増加し、電磁弁ユニット７２の組み付け性が低下してしまう。

これに対して、本実施形態に係る電磁弁制御装置１０は、図１に示したように、複数の電磁弁４２ａ〜４２ｄをマニホールド化した各電磁弁ブロック１４ａ〜１４ｄに電磁弁駆動回路４４ａ〜４４ｄがそれぞれ搭載されている。この結果、各電磁弁４２ａ〜４２ｄ及び電磁弁駆動回路４４ａ〜４４ｄは、ブロック単位でまとめられる。そのため、本実施形態では、信号線（シリアル通信ライン２８〜３２、ブロックセレクトライン３４〜４０）の本数の増加を抑制しつつ、より多くの電磁弁４２ａ〜４２ｄを制御することが可能となる。

すなわち、各ブロックセレクトライン３４〜４０は、いずれか１個の電磁弁ブロック１４ａ〜１４ｄの渡し配線５６ａ〜５６ｄと接続されている。この場合、例えば、電磁弁制御部１２から１本のブロックセレクトライン３４〜４０及び１本の渡し配線５６ａ〜５６ｄを介して１個の電磁弁ブロック１４ａ〜１４ｄの電磁弁駆動回路４４ａ〜４４ｄにブロックセレクト信号を供給すれば、当該電磁弁駆動回路４４ａ〜４４ｄに接続される全ての電磁弁４２ａ〜４２ｄを駆動させることができる。しかも、電磁弁ブロック１４ａ〜１４ｄを連接する毎に、ブロックセレクトライン３４〜４０を１本追加すれば、電磁弁制御部１２から当該電磁弁ブロック１４ａ〜１４ｄを容易に制御することができる。

この結果、本実施形態では、制御すべき電磁弁４２ａ〜４２ｄが大幅に増加しても、信号線の本数がそれ程増加しないため、電磁弁ブロック１４ａ〜１４ｄの組み付け性を向上させることができる。

具体的に説明すると、図２に示す比較例に係る電磁弁制御装置６８において、電磁弁制御部７０は、８個の電磁弁９６を駆動制御するために、８本の信号ライン８０〜９４と１本の共通ライン７８との合計で９本の信号線を必要とする。また、各電磁弁ユニット７２においても、それぞれ、８本の信号ライン１００〜１１４と１本の共通ライン９８との合計で９本の信号線を必要とする。

従って、仮に、電磁弁制御装置６８が、図１のように３２個の電磁弁を制御する場合、電磁弁制御部７０は、３２本の信号ラインと１本の共通ラインとの合計で３３本の信号線が必要となる。一方、各電磁弁ユニット７２では、３２本の信号ラインと１本の共通ラインとの合計で３３本の信号線を必要とする。

これに対して、本実施形態に係る電磁弁制御装置１０は、図１に示すように、各電磁弁ブロック１４ａ〜１４ｄに電磁弁駆動回路４４ａ〜４４ｄを組み込んでいるため、３２個の電磁弁４２ａ〜４２ｄを駆動制御する場合であっても、電磁弁制御部１２では、２本の電源供給ライン２４、２６と、３本のシリアル通信ライン２８〜３２と、４本のブロックセレクトライン３４〜４０との合計で９本の信号線で済ませることができる。また、各電磁弁ブロック１４ａ〜１４ｄにおいても、それぞれ、２本のブロック側電源ライン４６ａ〜４６ｄ、４８ａ〜４８ｄと、３本のブロック側通信ライン５０ａ〜５０ｄ、５２ａ〜５２ｄ、５４ａ〜５４ｄと、４本の渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄとの合計で９本の信号線で済ませることができる。

従って、本実施形態に係る電磁弁制御装置１０では、図１の例に関しては、図２の比較例に係る電磁弁制御装置６８と比較して、信号線の本数を１／３未満に削減することができる。

また、本実施形態では、ブロックセレクト信号が供給された電磁弁ブロック１４ａ〜１４ｄの電磁弁駆動回路４４ａ〜４４ｄに接続される複数の電磁弁４２ａ〜４２ｄのみを駆動させることが可能であるため、特許文献１の技術と比較して、当該複数の電磁弁４２ａ〜４２ｄの応答性を容易に向上させることができる。

また、各電磁弁ブロック１４ａ〜１４ｄは、略同一構成であり、各ブロックセレクトライン３４〜４０及び各渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄは、いわゆる簾状に配列されている。これにより、連接方向に沿って、電磁弁制御部１２に対して各電磁弁ブロック１４ａ〜１４ｄを順に連接すれば、各ブロックセレクトライン３４〜４０と各渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄとが接続されるので、各電磁弁ブロック１４ａ〜１４ｄの組み付け性が一層向上する。また、各電磁弁ブロック１４ａ〜１４ｄが略同一構成であるため、作業者は、連接順を何ら考慮することなく、各電磁弁ブロック１４ａ〜１４ｄを組み付ける（連接する）ことができる。

そして、電磁弁制御部１２に対して各電磁弁ブロック１４ａ〜１４ｄを連接方向に沿って直列に連接すると、電源供給に関わる全ての信号線（電源供給ライン２４と各ブロック側電源ライン４６ａ〜４６ｄ、電源供給ライン２６と各ブロック側電源ライン４８ａ〜４８ｄ）が直列に接続される。また、シリアル通信に関わる全ての信号線（シリアル通信ライン２８と各ブロック側通信ライン５０ａ〜５０ｄ、シリアル通信ライン３０と各ブロック側通信ライン５２ａ〜５２ｄ、シリアル通信ライン３２と各ブロック側通信ライン５４ａ〜５４ｄ）も直列に接続される。さらに、ブロックセレクト信号の送信に関わる全ての信号線（各ブロックセレクトライン３４〜４０と渡し配線５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄ）も直列に接続されることになる。この結果、各電磁弁ブロック１４ａ〜１４ｄの組み付け性が一層向上すると共に、装置全体として、より少ない数の信号線で多数の電磁弁４２ａ〜４２ｄを制御することが可能となる。

なお、本発明は、上述の実施形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることは勿論である。

１０…電磁弁制御装置 １２…電磁弁制御部
１４ａ〜１４ｄ…電磁弁ブロック １６…電磁弁制御回路
１８…電源部 ２０…シリアル通信信号生成部
２２…ブロックセレクト信号生成部 ２４、２６…電源供給ライン
２８〜３２…シリアル通信ライン
３４〜４０…ブロックセレクトライン ４２ａ〜４２ｄ…電磁弁
４４ａ〜４４ｄ…電磁弁駆動回路
４６ａ〜４６ｄ、４８ａ〜４８ｄ…ブロック側電源ライン
５０ａ〜５０ｄ、５２ａ〜５２ｄ、５４ａ〜５４ｄ…ブロック側通信ライン
５６ａ〜５６ｄ、５８ａ〜５８ｄ、６０ａ〜６０ｄ、６２ａ〜６２ｄ…渡し配線

Claims (3)

1. マニホールド化された複数の電磁弁ブロックと、前記各電磁弁ブロックを制御する電磁弁制御部とを備え、
   前記電磁弁制御部に対して前記各電磁弁ブロックが連接され、
   前記電磁弁制御部は、前記各電磁弁ブロックに電源供給を行うための電源供給ラインと、前記各電磁弁ブロックとの間でシリアル通信を行うためのシリアル通信ラインと、前記各電磁弁ブロックの個数分だけ設けられたブロックセレクトラインとを有し、
   前記各電磁弁ブロックは、それぞれ、複数の電磁弁と、前記各電磁弁を駆動させる電磁弁駆動回路と、渡し配線とを有し、
   前記各電磁弁ブロックの電磁弁駆動回路は、それぞれ、自ブロック内の渡し配線を介して、いずれか１本のブロックセレクトラインと接続され、
   前記電磁弁制御部は、制御対象の電磁弁ブロックを選択するためのブロックセレクト信号を、いずれか１本のブロックセレクトラインと、当該１本のブロックセレクトラインに接続された前記制御対象の電磁弁ブロックの渡し配線とを介して、当該制御対象の電磁弁ブロックの電磁弁駆動回路に供給し、
   前記ブロックセレクト信号が供給された電磁弁駆動回路は、前記ブロックセレクト信号に基づいて、当該電磁弁駆動回路に接続された複数の電磁弁を駆動させることを特徴とする電磁弁制御装置。
2. 請求項１記載の電磁弁制御装置において、
   前記各電磁弁ブロックは、前記電磁弁制御部に対して直列に連接されると共に、前記各ブロックセレクトラインと同一本数の前記渡し配線をそれぞれ有し、
   前記各ブロックセレクトラインは、前記各電磁弁ブロックの連接方向と交差する方向に沿って配列され、
   前記各電磁弁ブロックの各渡し配線は、前記連接方向と交差する方向に沿って配列され、前記連接方向の上流側に対して下流側が前記交差方向に沿って１ライン分だけ段階的にずらされ、
   前記電磁弁制御部に隣接する前記連接方向に沿った１番目の電磁弁ブロックの各渡し配線は、前記各ブロックセレクトラインに接続され、
   前記連接方向に沿った２番目以降の電磁弁ブロックの各渡し配線は、前記連接方向の上流側に隣接する電磁弁ブロックの各渡し配線と、下流側に隣接する電磁弁ブロックの各渡し配線とに接続されていることを特徴とする電磁弁制御装置。
3. 請求項２記載の電磁弁制御装置において、
   前記各電磁弁ブロックは、それぞれ、ブロック側電源ライン及びブロック側通信ラインをさらに有し、
   前記各電磁弁ブロックの電磁弁駆動回路は、それぞれ、自ブロックのブロック側電源ライン及びブロック側通信ラインと接続され、
   前記電源供給ラインには、前記各電磁弁ブロックのブロック側電源ラインが前記連接方向に沿って順に接続され、
   前記シリアル通信ラインには、前記各電磁弁ブロックのブロック側通信ラインが前記連接方向に沿って順に接続されることを特徴とする電磁弁制御装置。

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