JP5628451B1 - 多層回路基板の製造方法 - Google Patents

Abstract

【目的】アライメント精度を向上させ、回路層の配線密度を増やし、導電性ビアと底層のボンディングパッドの設計を小型化することのできる多層回路基板の製造方法を提供する。【解決手段】多層回路基板の製造方法は、以下のステップを含む。まず、互いに向かい合う２つの表面およびそれらの間に接続されたビアを含む基板を提供する。次に、ビアをアライメントターゲットとして使用して、各表面にパターン化回路層を形成する。各パターン化回路層は、同心円状パターンを含む。次に、各表面に第１積層を形成する。そして、同心円状パターンの中心から第１番目の同心円が第１積層および基板に正投影された領域を貫通する第１スルーホールを形成する。次に、各第１積層の上に第２積層を形成する。そして、同心円状パターンの中心から第２番目の同心円が第１積層、第２積層および基板に正投影された領域を貫通する第２スルーホールを形成する。【選択図】図２

Description

本発明は、回路基板の製造方法に関するものであり、特に、多層回路基板の製造方法に関するものである。

電子製品の集積度（integration）が高くなると、高集積度の電子製品に適用される回路基板の回路層も単層、２層から６層、８層、あるいは１０層以上に増え、プリント回路基板により多くの電子素子を設置することができる。一般的に、最もよくいられる回路基板の製造プロセスは、ラミネーション法（lamination process）である。ラミネーション法で回路基板を製造する時は、各回路層と絶縁層の間のアラインメント精度（alignment accuracy）を適切に制御する必要がある。そのため、回路基板の製造プロセスでは、通常、フォトリソグラフィー法（photolithography process）を用いて、前の積層の中に複数のアライメントターゲット（alignment target）を形成する。そして、別の層を追加した後、Ｘ線を使用して前の層のアライメントターゲットを見つけ、ミリング法（milling process）を行って、後のプロセスのアライメントターゲットを形成する。

しかしながら、前の積層は、アライメントターゲットがフォトリソグラフィー法で形成されているため、プロセス自体がエラーを生じさせる。Ｘ線を使用するミリング法を行った時、ミリング法のエラーも追加して発生する。そのため、各層のアライメントターゲットによって生じるアライメントエラーが連続して蓄積する。回路基板の回路層の数が増えると、蓄積したアライメントターゲットのエラーも増えるため、中間層のアライメント精度のずれが大きくなりすぎて、導電性ビアと底層ボンディングパッドの設計を小型化できなくなる。

本発明は、多層回路基板の中間層アライメント精度を向上させ、回路層の配線密度を増やすとともに、導電性ビアと底層のボンディングパッドの設計を小型化し、さらに、片側のアライメント精度が５０μｍよりも小さいパターン設計を達成することのできる多層回路基板の製造方法を提供する。

本発明の多層回路基板の製造方法は、以下のステップを含む。まず、基板を提供する。基板は、互いに向かい合う表面と、表面に接続する第１ビアとを含む。そして、第１ビアをアライメントターゲットとして使用して、各表面に第１パターン化回路層を形成する。各第１パターン化回路層は、第１ビアを取り囲む第１同心円状パターンを含む。そして、各表面に第１積層を形成する。第１積層は、第１誘電体層と、第１誘電体層を覆う第１回路層とを含む。そして、第１スルーホールを形成する。第１スルーホールは、第１同心円状パターンの中心から第１番目の同心円の内径が第１積層および基板に正投影された領域を貫通する。そして、各第１積層の上に第２積層を形成する。各第２積層は、第２誘電体層と、第２誘電体層を覆う第２回路層とを含む。そして、第２スルーホールを形成する。第２スルーホールは、第１同心円状パターンの中心から第２番目の同心円の内径が第２積層、第１積層および基板に正投影された領域を貫通する。

以上のように、本発明の多層回路基板の製造方法は、基板の表面の最も内側に同心円状パターンを形成し、その後、各積層において同心円状パターンをアライメントターゲットとして使用して、対応するアライメントスルーホールを形成する。そして、各層のアライメントスルーホールを使用して、対応する積層の後続のプロセス（例えば、アライメントスルーホールをアライメントの基準として使用し、各層のパターン化回路層および導電性ビアを形成する等）を実行する。そのため、本発明の製造方法は、層間のアライメントエラーの蓄積を減らし、さらに、多層回路基板における層のずれを減らす。したがって、本発明は、多層回路基板のアライメント精度を向上させ、回路層の配線密度を増やすことができる。また、導電性ビアおよび底層のボンディングパッドの設計を小型化し、さらに、片側のアライメント精度が５０μｍよりも小さいパターン設計を達成することができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

図１Ａ（ａ）〜（ｄ）は、本発明の１つの実施形態に係る多層回路基板の製造方法のプロセスフローを示した概略図である。 図１Ｂ（ｅ）〜（ｇ）は、本発明の１つの実施形態に係る多層回路基板の製造方法のプロセスフローを示した概略図である。 本発明の１つの実施形態に係る基板および第１パターン化回路層を示した平面図である。 図１Ｂ（ｅ）の第１同心円状パターンを示した平面図である。 図１Ｂ（ｇ）の第１同心円状パターンを示した平面図である。 本発明の別の実施形態に係る基板および第１パターン化回路層を示した平面図である。 図６Ａ（ａ）〜（ｂ）は、本発明の別の実施形態に係る多層回路基板の製造方法の部分的プロセスフローを示した概略図である。 図６Ｂ（ｃ）〜（ｄ）は、本発明の別の実施形態に係る多層回路基板の製造方法の部分的プロセスフローを示した概略図である。

以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。

図１Ａ（ａ）〜図１Ｂ（ｇ）は、本発明の１つの実施形態に係る多層回路基板の製造方法のプロセスフローを示した概略図である。図２は、本発明の１つの実施形態に係る基板および第１パターン化回路層を示した平面図である。本実施形態において、多層回路基板の製造方法は、以下のステップを含む。まず、図１Ａ（ａ）に示すように、基板１１０を提供する。基板１１０は、互いに向かい合う表面１１２および表面１１４と、表面１１２および表面１１４に接続される第１ビア１１６とを含む。そして、図１Ａ（ｂ）および図２を参照すると、第１ビア１１６をアライメントターゲットとして使用して、表面１１２および表面１１４のそれぞれに第１パターン化回路層１２０を形成する。本実施形態において、図２に示すように、第１ビア１１６の外径Ｄ１は、実質的に、０．５ｍｍ〜０．８ｍｍの間である。言及すべきこととして、図１Ａ（ａ）〜図１Ｂ（ｇ）に示したプロセスフローの図は、図２の領域Ａのプロセスフローの断面図である。図２に示すように、第１パターン化回路層１２０は、第１ビア１１６を取り囲む第１同心円状パターン１２２を含む。第１同心円状パターン１２２は、複数の同心円を含み、任意の２つの同心円の間の間隔Ｇ１は、実質的に、５０μｍ〜１００μｍの間であるが、本発明はこれに限定されない。当業者であれば、製品の設計およびレイアウトに基づいて、適宜に調節することができる。

そして、図１Ａ（ｃ）に示すように、表面１１２および表面１１４のそれぞれに第１積層１３０を形成する。第１積層１３０は、第１誘電体層１３２と、第１回路層１３４とを含み、第１回路層１３４は、第１誘電体層１３２を覆う。そして、図１Ａ（ｄ）および図１Ｂ（ｅ）を同時に参照すると、例えば、ＣＯ₂レーザードリルを使用して、第１スルーホール１４０を形成する。図１Ｂ（ｅ）に示すように、第１スルーホール１４０は、第１同心円状パターン１２２の中心から第１番目の同心円１２２ａの内径が第１積層１３０および基板１１０に正投影された領域を貫通する。図３は、第１スルーホール１４０によって貫通した第１同心円状パターンを示した平面図である。

本実施形態において、第１パターン化回路層１２０および第１回路層１３４の材料は、銅である。銅は、紫外線領域よりも短い波長の短波長領域（＜０．３μｍ）においてのみ高吸収率を有し、ＣＯ₂レーザーの光の波長がより長く（およそ１０μｍよりも長い）、赤外線領域に属するため、ＣＯ₂レーザーは、銅に吸収されにくく、アブレーション（ablation）により穴が生じる。そのため、銅製の同心円状パターン１２２をＣＯ₂レーザーの銅マスクとしてみなし、ＣＯ₂レーザーの切除範囲を第１積層１３０および基板１１０に制限することができる。つまり、ＣＯ₂レーザーを使用して中心から外側へドリル加工することによって、第１同心円１２２ａの内径を境界とする第１スルーホール１４０をドリル加工で形成する。言及すべきこととして、ＣＯ₂レーザーを使用して第１スルーホール１４０を形成した時、図１Ａ（ｃ）の第１回路層１３４をパターン化して、図１Ａ（ｄ）に示した第１開口１３４ａを形成する必要があるため、第１開口１３４ａは、後続のドリル加工を行う前に第１同心円状パターン１２２が第１誘電体層１３２に正投影された領域を露出する。

もちろん、本発明はこれに限定されない。本発明の別の実施形態において、直接レーザードリル加工（direct laser drilling, DLD）を使用して、第１スルーホール１４０を形成してもよい。直接レーザードリル加工（ＤＬＤ）を使用して第１スルーホール１４０を形成した場合、図１Ａ（ｄ）に示した開口１３４ａを形成する必要はない。その代わりに、レーザードリル加工を直接行って、第１回路層１３４を形成した後に第１スルーホール１４０を形成する。本実施形態において、第１スルーホール１４０は、例えば、第１積層１３０の外表面から基板１１０に向かって基板１１０の両側で同時にドリル加工することによって形成される。

そして、第１スルーホール１４０をアライメントターゲットとして使用して、第１積層１３０に対して後続のプロセスを行うことができる。例えば、フォトリソグラフィー法において、第１スルーホール１４０をアライメントターゲットとして使用して第１回路層１３４をパターン化し、多層回路基板の第２パターン化回路層を形成することができる。あるいは、第１スルーホール１４０をアライメントターゲットとして使用して、第１積層１３０の上に第１導電性ビアを形成することができる。

そして、図１Ｂ（ｆ）に示すように、対応する第１積層１３０の上に第２積層１５０を形成する。各第２積層１５０は、第２誘電体層１５２と、第２回路層１５４とを含み、第２回路層１５４は、第２誘電体層１５２を覆う。その後、図１Ｂ（ｇ）に示すように、第２スルーホール１６０を形成する。また、第２スルーホール１６０は、第１同心円状パターン１２２の中心から第２番目の同心円１２２ｂの内径が第２積層１５０、第１積層１３０および基板１１０に正投影された領域を貫通する。図４は、第２スルーホール１６０によって貫通した第１同心円状パターン１２２を示した平面図である。

第１スルーホールの形成と同じように、第２スルーホール１６０もＣＯ₂レーザードリル加工により形成することができる。つまり、図３に示すように、ＣＯ₂レーザーを使用して中心から外側へドリル加工し、第１同心円１２２ａと第２同心円１２２ｂの間の基板１１０の一部を除去することによって、第１同心円１２２ａを第１番目の同心円パターン１２２ａから剥離して、図４に示した第２スルーホール１６０を形成することができる。言及すべきこととして、ＣＯ₂レーザーを使用して第２スルーホール１６０を形成した時、図１Ｂ（ｆ）に示した第２開口１５４ａを形成する必要があるため、第２開口１５４ａは、後続のドリル加工を行う前に第１同心円状パターン１２２が第２誘電体層１５２に正投影された領域を露出する。

もちろん、本発明の別の実施形態において、直接レーザードリル加工（ＤＬＤ）を使用して、第２スルーホール１６０を形成してもよい。その場合、図１Ｂ（ｆ）に示した第２開口１５４ａを形成する必要はない。その代わりに、直接レーザードリル加工（ＤＬＤ）を直接行って、第２スルーホール１６０を形成する。本実施形態において、第２スルーホール１６０は、第２積層１５０の外表面から基板１１０に向かって基板１１０の両側で同時にドリル加工することによって形成される。

そして、第２スルーホール１６０をアライメントターゲットとして使用して、第２積層１５０に対して後続のプロセスを行う。例えば、フォトリソグラフィー法において、第２スルーホール１５０をアライメントターゲットとして使用して、第２回路層１５４をパターン化し、多層回路基板の第３パターン化回路層を形成することができる。あるいは、第２スルーホール１６０をアライメントターゲットとして使用して、第２積層１５０の上に第２導電性ビアを形成することができる。第２導電性ビアは、第１積層１３０の上で第１導電性ビアに接続される。

本実施形態は、基板の両側に２層の積層構造を形成するプロセスフローのみについて説明したが、本発明は、もちろん、積層、回路層および同心円状パターンの同心円の数を限定する意図はない。当業者であれば、上述した製造方法にしたがって、第２積層の上に追加の積層を積み重ね、同心円状パターン１２２をアライメントターゲットとして使用して各層のアライメントスルーホールを形成し、各層のアライメントスルーホールを用いて後続のアライメントプロセスを行うことによって、各層のパターン化回路層および／または導電性ビアを形成することができる。そのため、所望の多層回路基板のパターン化回路層の合計数がＮである場合、第１同心円状パターン１２２の同心円の数は、（Ｎ−２）／２である。

このように、多層回路基板の各積層は、基板１１０の表面の最も内側の同心円状パターン１２２を使用して対応するアライメントスルーホールを形成し、従来技術にあった層間のアライメントエラーの蓄積を減らして、多層回路基板における層のずれを防ぐことができる。また、この方法に基づいて、層を接続する導電性ビアを形成することができる。各層の導電性ビアは、同じフォトリソグラフィー法において形成された同心円状パターン１２２をアライメントターゲットとして使用することによって形成されるため、アライメントエラーにより各層の導電性ビアの位置合わせができない状況になるのを防ぎ、回路層の配線密度を向上させる。また、導電性ビアおよび底層のボンディングパッドの設計を小型化し、片側のアライメント精度が５０μｍよりも小さいパターン設計を達成することができる。

また、多層回路層に必要な回路層の数が多くなれば、それに応じて、層を追加する回数も増えるため、その結果、第１同心円状パターン１２２の同心円の数も増える。つまり、第１同心円状パターン１２２の最大外径Ｄ２は、多層回路基板の層を追加する回数に正比例する。しかしながら、生産設備におけるＣＣＤ（charge-coupled device）の画像取り込み窓は、読み取り可能な最大サイズに制限があるため、第１同心円状パターン１２２の最大外径Ｄ２は、実質的に、３．１７５ｍｍよりも小さいか、それに等しい。そのため、多層回路基板の層を追加する回数が所定の数（例えば、５以上）よりも大きい場合、第１同心円状パターン１２２の最大外径Ｄ２は、３．１７５ｍｍに近くなるため、この後に形成される積層は、別の同心円状パターンをアライメントターゲットとして使用してアライメントプロセスを行う必要がある。

図５は、本発明の別の実施形態に係る基板および第１パターン化回路層を示した平面図である。図６Ａ（ａ）〜図６Ｂ（ｄ）は、本発明の別の実施形態に係る多層回路基板の製造方法の部分的プロセスフローを示した概略図である。図５を参照すると、上述したように、多層回路基板の層を追加する回数が所定の数よりも大きい時は、２つの同心円状パターンを設計しなければならない。つまり、本実施形態は、多層回路基板の層を追加する回数が所定の数（例えば、Ｍ回以上、Ｍは２よりも大きい正の整数）よりも大きく、基板１１０は、第１ビア１１６の他に、さらに、図１Ａ（ａ）に示した表面１１２および表面１１４に接続する第２ビア１１８を含む。そして、第１ビア１１６および第２ビア１１８をアライメントターゲットとして使用して、表面１１２および表面１１４のそれぞれに第１パターン化回路層１２０を形成する。各第１パターン化回路層１２０は、第１ビア１１６を取り囲む第１同心円状パターン１２２の他に、さらに、第２ビア１１８を取り囲む第２同心円状パターン１２４を含む。第１同心円状パターン１２２および第２同心円状パターン１２４は同じパターン化プロセスで形成されるため、複数のパターン化プロセスによりアライメントエラーが蓄積するのを防ぐことができる。そのため、Ｍ番目の積層からは、第２同心円状パターン１２４をアライメントターゲットとして使用して後のアライメントプロセスを行うが、そのプロセスフローについては、図１Ａ（ａ）〜図１Ｂ（ｇ）に示したプロセスフローと実質的に同じである。

詳しく説明すると、図５および図６Ａ（ａ）の両方を参照すると、第２同心円状パターン１２４を形成した後、各第２積層１５０の上に第Ｍ積層を形成することができる。本実施形態において、Ｍは、例えば、６である。つまり、第１〜第５積層は、第１同心円状パターン１２２を使用して既に多層回路基板の中に形成されているため、それに対応して第６積層１７０（すなわち、第Ｍ積層）は、第６誘電体層１７２と、第６誘電体層１７２を覆う第６回路層１７４とを含む。そして、図５および図６Ａ（ｂ）に示すように、第２同心円状パターン１２４の中心から第１番目の同心円１２４ａの内径が第１〜第６積層および基板１１０に正投影された領域を貫通する第６スルーホール１８０を形成する。

そして、第６スルーホール１８０をアライメントターゲットとして使用して、第６積層１５０に対して後続のプロセスを行う。例えば、フォトリソグラフィー法において、第６スルーホール１８０をアライメントターゲットとして使用して、第６回路層１７４をパターン化し、多層回路基板のパターン化回路層を形成することができる。あるいは、第６スルーホール１８０をアライメントターゲットとして使用して、第６積層１７０の上に第６導電性ビアを形成することができる。

図６Ｂ（ｃ）を参照すると、各第６積層１７０の上に第７（すなわち、第Ｍ＋１）積層１９０を形成する。各第７積層１９０は、第７誘電体層１９２と、第７誘電体層１９２を覆う第７回路層１９４とを含む。そして、図５および図６Ｂ（ｄ）に示すように、第２同心円状パターン１２４の中心から第２番目の同心円１２４ｂの内径が第１〜第７積層および基板１１０に正投影された領域を貫通する第７スルーホール１９５を形成する。

そして、第７スルーホール１９５をアライメントターゲットとして使用して、第７積層１９０に対して後続のプロセスを行う。例えば、フォトリソグラフィー法において、第７スルーホール１９５をアライメントターゲットとして使用して、第７回路層１９４をパターン化し、多層回路基板のパターン化回路層を形成することができる。あるいは、第７スルーホール１９５をアライメントターゲットとして使用して、第７積層１９０の上に第７導電性ビアを形成することができる。第７導電性ビアは、第６積層１７０の上の第６導電性ビアに接続され、各層の導電性ビアは、互いに接続する。

上述したように、第６スルーホール１８０および第７スルーホール１９５もＣＯ₂レーザーまたは直接レーザードリル加工（ＤＬＤ）で形成される。同様にして、ＣＯ₂レーザーを使用して第６スルーホール１８０および第７スルーホール１９５を形成した時、後続のドリル加工を行う前に、図６Ａ（ａ）および図６Ｂ（ｃ）に示した開口１７４ａおよび１９４ａを形成して、第２同心円状パターン１２４が第６誘電体層１７２および第７誘電体層１９２に正投影された領域を露出する必要がある。直接レーザードリル加工（ＤＬＤ）を使用した場合、開口１７４ａおよび１９４ａを形成する必要はないため、レーザードリル加工を直接行うことができる。

本発明の多層回路基板の製造方法は、基板の表面の最も内側に同心円状パターンを形成し、その後、各積層において同心円状パターンをアライメントターゲットとして使用して、対応するアライメントスルーホールを形成する。そして、各層のアライメントスルーホールを使用して、対応する積層の後続のプロセス（例えば、アライメントスルーホールをアライメントの基準として使用し、各層のパターン化回路層および導電性ビアを形成する等）を実行する。そのため、本発明の製造方法は、層間のアライメントエラーの蓄積を減らし、さらに、多層回路基板における層のずれを減らす。さらに、同じフォトリソグラフィー法で形成された同心円状パターンをアライメントターゲットとして使用して各層の導電性ビアを形成するため、層間のアライメントエラーの蓄積により導電性ビアにずれが生じる状況を減らす。したがって、本発明は、多層回路基板のアライメント精度を向上させ、回路層の配線密度を増やすことができる。また、導電性ビアおよび底層のボンディングパッドの設計を小型化し、さらに、片側のアライメント精度が５０μｍよりも小さいパターン設計を達成することができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

１１０ 基板
１１２、１１４ 表面
１１６ 第１ビア
１２０ 第１パターン化回路層
１２２ 第１同心円状パターン
１２２ａ、１２４ａ 第１番目の同心円
１２２ｂ、１２４ｂ 第２番目の同心円
１２４ 第２同心円状パターン
１３０ 第１積層
１３２ 第１誘電体層
１３４ 第１回路層
１３４ａ 第１開口
１４０ 第１スルーホール
１５０ 第２積層
１５２ 第２誘電体層
１５４ 第２回路層
１５４ａ 第２開口
１６０ 第７スルーホール
１７０ 第６積層
１７２ 第７誘電体層
１７４ 第６回路層
１７４ａ、１９４ａ 開口
１８０ 第６スルーホール
１９０ 第７積層
１９２ 第７誘電体層
１９４ 第７回路層
１９５ 第７スルーホール
Ｄ１、Ｄ２ 外径
Ｇ１ 間隔

Claims (14)

1. 互いに向かい合う２つの表面および前記２つの表面に接続する第１ビアを含む基板を提供することと、
   前記第１ビアをアライメントターゲットとして使用して、前記各表面に、前記第１ビアを取り囲む第１同心円状パターンを含む第１パターン化回路層を形成することと、
   前記各表面に、第１誘電体層および前記第１誘電体層を覆う第１回路層を含む第１積層を形成することと、
   前記第１同心円状パターンの中心から第１番目の同心円の内径が前記第１積層および前記基板に正投影された領域を貫通する第１スルーホールを形成することと、
   前記各第１積層の上に、第２誘電体層および前記第２誘電体層を覆う第２回路層を含む第２積層を形成することと、
   前記第１同心円状パターンの中心から第２番目の同心円の内径が前記第２積層、前記第１積層および前記基板に正投影された領域を貫通する第２スルーホールを形成することと
   を含む多層回路基板の製造方法。
2. 前記第１スルーホールを形成した後、前記第１スルーホールをアライメントターゲットとして使用して、前記第１回路層をパターン化することと、
   前記第２スルーホールを形成した後、前記第２スルーホールをアライメントターゲットとして使用して、前記第２回路層をパターン化することと
   をさらに含む請求項１に記載の多層回路基板の製造方法。
3. 前記多層回路基板のパターン化回路層の合計数がＮであり、前記第１同心円状パターンの同心円の数が（Ｎ−２）／２である請求項２に記載の多層回路基板の製造方法。
4. 前記第１スルーホールを形成した後、前記第１スルーホールをアライメントターゲットとして使用して、前記各第１積層の上に第１導電性ビアを形成することと、
   前記第２スルーホールを形成した後、前記第２スルーホールをアライメントターゲットとして使用して、前記各第２積層の上に第２導電性ビアを形成することと
   をさらに含み、前記第２導電性ビアが、それぞれ対応する前記第１導電性ビアに接続された請求項１に記載の多層回路基板の製造方法。
5. 前記第１スルーホールおよび前記第２スルーホールを形成する方法が、ＣＯ₂レーザードリルを含む請求項１に記載の多層回路基板の製造方法。
6. 前記第１スルーホールを形成する前に、前記第１回路層の上に、前記第１同心円状パターンが前記第１誘電体層に正投影された領域を露出する第１開口を形成することと、
   前記第２スルーホールを形成する前に、前記第２回路層の上に、前記第１同心円状パターンが前記第２誘電体層に正投影された領域を露出する第２開口を形成することと
   をさらに含む請求項５に記載の多層回路基板の製造方法。
7. 前記第１スルーホールを形成するステップが、前記第１積層の外表面から前記基板に向かって同時にドリル加工することを含み、前記第２スルーホールを形成するステップが、前記第２積層の外表面から前記基板に向かって同時にドリル加工することを含む請求項５に記載の多層回路基板の製造方法。
8. 前記第１スルーホールおよび前記第２スルーホールを形成する方法が、直接レーザードリル加工（ＤＬＤ）を含む請求項１に記載の多層回路基板の製造方法。
9. 前記第１スルーホールを形成するステップが、前記第１積層の外表面から前記基板に向かって同時にドリル加工することを含み、前記第２スルーホールを形成するステップが、前記第２積層の外表面から前記基板に向かって同時にドリル加工することを含む請求項８に記載の多層回路基板の製造方法。
10. 前記基板が、さらに、前記２つの表面に接続する第２ビアを含み、前記各第１パターン化回路層が、さらに、前記第２ビアを取り囲む第２同心円状パターンを含み、前記多層回路基板の前記製造方法が、さらに、
    前記各第２積層の上に、第Ｍ誘電体層および前記第Ｍ誘電体層を覆う第Ｍ回路層を含む第Ｍ積層を形成し、Ｍが、２よりも大きい正の整数であることと、
    前記第２同心円状パターンの中心から第１番目の同心円の内径が前記第１〜第Ｍ積層および前記基板に正投影された領域を貫通する第Ｍスルーホールを形成することと、
    前記各第Ｍ積層の上に、第（Ｍ＋１）誘電体層および前記第（Ｍ＋１）誘電体層を覆う第（Ｍ＋１）回路層を含む第（Ｍ＋１）積層を形成することと、
    前記第２同心円状パターンの中心から第２番目の同心円の内径が前記第１〜第（Ｍ＋１）積層および前記基板に正投影された領域を貫通する第（Ｍ＋１）スルーホールを形成することと
    を含む請求項１に記載の多層回路基板の製造方法。
11. 前記第Ｍスルーホールを形成した後、前記第Ｍスルーホールをアライメントターゲットとして使用して、前記第Ｍ回路層をパターン化し、２つの第（Ｍ＋１）パターン化回路層を形成することと、
    前記第（Ｍ＋１）スルーホールを形成した後、前記第（Ｍ＋１）スルーホールをアライメントターゲットとして使用して、前記第（Ｍ＋１）回路層をパターン化し、２つの第（Ｍ＋２）パターン化回路層を形成することと
    をさらに含む請求項１０に記載の多層回路基板の製造方法。
12. 前記第Ｍスルーホールを形成した後、前記第Ｍスルーホールをアライメントターゲットとして使用して、前記各第Ｍ積層の上に第Ｍ導電性ビアを形成することと、
    前記第（Ｍ＋１）スルーホールを形成した後、前記第（Ｍ＋１）スルーホールをアライメントターゲットとして使用して、前記各第（Ｍ＋１）積層の上に第（Ｍ＋１）導電性ビアを形成することと
    をさらに含み、第（Ｍ＋１）導電性ビアが、それぞれ対応する前記第Ｍ導電性ビアに接続された前記請求項１０に記載の多層回路基板の製造方法。
13. Ｍが、実質的に５に等しいか、それよりも大きい前記請求項１０に記載の多層回路基板の製造方法。
14. 前記第Ｍスルーホールおよび前記第（Ｍ＋１）スルーホールを形成する方法が、直接レーザードリル加工（ＤＬＤ）を含む請求項１０に記載の多層回路基板の製造方法。