JP5619026B2 - 電子パッケージ及び電子パッケージのプログラム可能ヒューズ式スルー・シリコン・ビアをプログラムする方法 - Google Patents

電子パッケージ及び電子パッケージのプログラム可能ヒューズ式スルー・シリコン・ビアをプログラムする方法 Download PDF

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Description

本発明は、ヒューズ式スルー・シリコン・ビア（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）構造を有する３Ｄチップ・スタックに関し、さらに具体的には、半導体ダイを貫通して垂直に電気信号を搬送するために用いるプログラム可能ヒューズ式ＴＳＶ構造を有する３Ｄチップ・スタックに関する。
半導体チップおよびウエハなどの電子デバイス、または半導体チップ・キャリアのパッケージングにおける、次段のパッケージング・レベルへの垂直相互接続は、チップ・キャリアへの接続または積み重ねチップへの接続いずれもスルー・シリコン・ビア（ＴＳＶ）によって達成することができる。ＴＳＶを生成するためのさまざまな技法が知られている。積み重ねチップは、多階層のチップ構造であり、時として３Ｄチップ・スタックといわれ、ダイからダイへの信号送信距離の短縮を可能にし、ダイの間で設定できるリンク数の大幅な増加を可能にする。
ＴＳＶ構造を使った３Ｄチップ・スタックによって提供される、かかる小型パッケージは、携帯電話、デジタル・カメラ、ＰＤＡ、ＧＰＳ、ラップトップ・コンピュータ、および類似装置など、さまざまな用途に対する高い需要がある。こういった用途の引き続く成長の中で、パフォーマンスを向上し、機能を拡大し、コストを低下させ、パッケージング密度を増大するための継続的努力が求められている。
かかる構造に伴う難事の一つに、３Ｄスタックを組み上げる際に、チップの間の相互接続を、あらかじめ作製されたＴＳＶによって形成することがある。結果的に、これらのＴＳＶの状態は一旦組み上げられると変えることができない。しかしながら、修理、プログラミング、状態の変更、および経路切り替えのため、当初短絡されたＴＳＶラインをオープンできる能力を備えることが望まれる。
本発明の実施形態による方法および装置は、当初は閉状態のまたは短絡されているチップ間のＴＳＶリンクを、例えばプログラム制御回路を介してオープンすることを可能にする、プログラム可能構造を提供する役割をする。
本発明の実施形態は、一般に、チップ構成のためのプログラム可能ヒューズ式ＴＳＶを対象としている。プログラム可能ヒューズ式ＴＳＶを備えた積み重ねチップを用いることができ、加えさらなる構造を設けて、例えば、チップの中のＴＳＶを選択的にオープンするため協調的に作動し、相隣り合うチップ中に配置することが可能な制御回路を介して、該プログラム可能ヒューズ式ＴＳＶをプログラムすることができる。チップには、プログラム可能ヒューズ式ＴＳＶおよび不変のすなわち非プログラム型のＴＳＶの両方を含めることができる。
本発明のある実施形態において、ある電子パッケージは、他の電子回路構造へのチップ相互接続のための少なくとも一つのプログラム可能ヒューズ式ＴＳＶを有する、少なくとも一つのチップを含む。
該電子パッケージの他の態様において、
プログラム可能ヒューズ式ＴＳＶ構造は、上記少なくとも一つのＴＳＶ構造のビアの一部内に形成された、ビア開口中の導電材料の断面が縮小された部域を含み、
該プログラム可能ヒューズ式ＴＳＶ構造は、該少なくとも一つのＴＳＶ構造のビアの一部内に形成された、ビア開口中の導電材料の縮小された断面を通り流れる電流を制御する制御回路によって、低インピーダンス状態から高インピーダンス状態にプログラムされ、
電流の流れは、互いに積み重ねられた少なくとも２つのチップの各々に形成された制御回路によって制御され、
該少なくとも２つのチップの各々の中の機能回路群は、プログラミング・オペレーションの間、分離回路によって制御回路から切り離され、
プログラミング・オペレーションの間、該少なくとも２つのチップの一つの中の制御回路は、該少なくとも一つのＴＳＶ構造のビアの一部内に形成された、ビア開口中の導電材料の縮小された断面に入る電流の流れレベルを制御し、ヒューズ式構造が低インピーダンス状態から高インピーダンス状態に移行したときを検知し、および
プログラミング・オペレーションの間、該少なくとも２つのチップの他方の中の制御回路は、該少なくとも一つのＴＳＶ構造のビアの一部内に形成された、ビア開口中の導電材料の縮小された断面から出る電流の流れを制御する。
別の実施形態において、ＴＳＶによって相互接続された、スタックされた複数のチップが提供され、該ＴＳＶの少なくとも一部は、プログラムされない状態において一つのインピーダンス値を提供し、プログラムされた状態では、相隣接するチップにまたがって配置されたプログラミング制御回路によって導入される、ヒューズ式構造を通り流れる十分な電流に反応して、別のインピーダンス値を提供するヒューズ式構造、によってプログラムが可能である。
さらなる別の実施形態において、
導電材料の縮小された断面の部域を有する少なくとも一つのＴＳＶを設けるステップと、
導電材料の縮小された断面の部域を有する該少なくとも一つのＴＳＶの一端中に十分なレベルの電流を供給し、導電材料中にボイドを生じさせて高インピーダンス状態を生成させるステップと、
導電材料の縮小された断面の部域を有する該少なくとも一つのＴＳＶの他方端から出る電流を制御するステップと、
該少なくとも一つのＴＳＶが、高インピーダンス状態にプログラムされたときを検知し、該少なくとも一つのＴＳＶから電流を除去するステップと、
によって、チップ・スタック中のチップを相互接続しているプログラム可能ＴＳＶをプログラムする方法が提供される。
プログラム可能ＴＳＶをプログラミングする方法の他の態様は、
少なくとも一つのＴＳＶに一端中に電流を供給するステップは、チップ・スタックの一つのチップを介して供給がされ、該少なくとも一つのＴＳＶの他方端から出る電流を制御するステップは、チップ・スタックの別のチップを介して制御がされる、ステップと、
少なくとも一つのチップおよび別のチップの中の機能回路群を、少なくとも一つのＴＳＶの一端中に電流を供給して該少なくとも一つのＴＳＶの他方端から出る電流を制御するステップから、切り離すさらなるステップと、
を含む。
さらなる実施形態において、チップの少なくとも一つのスルー・シリコン・ビアをプログラミングするための制御回路を含め、チップ上にデバイス群および回路群を形成するステップと、少なくとも一つのＴＳＶをプログラミングする制御回路を相互接続するための誘電体表面のメタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）を含め、デバイス群および回路群を相互接続するメタライゼーションおよび誘電体を形成するステップと、チップを他の電子装置と垂直方向に相互接続するための導電ＴＳＶをチップ中に形成するステップと、導電ＴＳＶの導電材料の縮小された断面積の部域を含む少なくとも一つの導電ＴＳＶのビア内にプログラム可能材料を形成して、プログラム可能ＴＳＶを形成するステップと、プログラム可能材料、および上記プログラム可能ＴＳＶをプログラミングするための制御回路、の間に導電接続を形成するステップと、によってチップ中にプログラム可能ＴＳＶを作製する方法が提供される。
チップ中にプログラム可能ＴＳＶを作製する方法のさらなる態様は、
導電材料の縮小された断面の部域を含むプログラム可能材料が、絶縁材料のビア側壁スペーサを設けることによって形成され、
該側壁スペーサは、少なくとも一つの導電ビアのビア内の導電材料の一部を除去し、チップの活性表面に凹部を形成するステップ、
凹部中に絶縁材料の層を堆積するステップ、および
該絶縁材料を方向性ドライ・エッチングして、絶縁材料中の底部域に狭小化された開口を形成するステップ、
によって形成される、上記プログラム可能材料が形成されるステップと、
制御回路が、別のチップのデバイス群および回路群内に形成された追加制御回路と、相補的に構成されるステップと、
該別のチップ中の追加制御回路から、該別のチップのメタラジー（ｍｅｔａｌｌｕｒｇｙ）の層中の表面コンタクト・パッドへの電気接続が形成されるステップと、
該チップと該別のチップとは相互に積み重ねられ、該別のチップの表面コンタクト・パッドが、チップのプログラム可能ＴＳＶに電気的に接続されるステップと、
上記狭小化された開口が導電材料で充填され、導電材料の縮小された断面の部域が形成されるステップと、
導電材料が開口を越えて、誘電体の表面の上に誘電体表面のメタライゼーションへと延び出して、プログラム可能材料と、プログラム可能ＴＳＶをプログラミングするための制御回路と、の間の導電接続の少なくとも一部を形成するステップと、
を含む。
積み重ねられたチップの対を示し、その一つはプログラム可能ヒューズ式ＴＳＶ構造を含む。 基板工程で形成されるデバイスおよび回路を含む第一層、および配線工程で形成されるメタライゼーションを含む第二層を有するチップを示す。 図２のチップ中に形成されたビアを示す。 絶縁材料の共形層と導電材料で充填されたビアとで形成された導電ＴＳＶを有する図３のチップ構造を示す。 ＴＳＶの一部がエッチ・バックされてＴＳＶ構造中に凹部が形成された、図４のチップ構造を示す。 凹部中に形成された側壁スペーサを有する、図５のチップ構造を示す。 ＴＳＶと位置合わせして誘電体中に形成された開口を有する、図６のチップ構造を示す。 誘電体の開口内に形成されたコンタクト・パッドを有する、図７のチップ構造を示す。 裏側からのウエハ薄削により得られた、図８のチップ構造を示す。 互いに積み重ねられたチップの対を示す。 ヒューズ式構造がどのように作動するかを示す。 いくつかのチップがプログラム可能ヒューズ式ＴＳＶと非プログラム型ＴＳＶとを有するチップ・スタック構造の概要図を示す。 積み重ねられたチップ対上の、プログラム可能ヒューズ式ＴＳＶおよび該ヒューズ式ＴＳＶをプログラムするため使えるコンポーネントの概念図を示す。 積み重ねられたチップ対上の、ヒューズ式ＴＳＶをプログラムするため使える、ヒューズ・プログラミングおよび制御回路の概略回路図を示す。 図１４のプログラミングおよび制御回路のオペレーションを制御するため使用される一連の電圧波形を示す。
図１を参照すると、積層チップ構造３のある実施形態が示されている。２つのチップが示されているが、２を上回る数のチップを該チップ・スタックに積み重ね可能なことは明白である。さらに、ウエハ段階でこのような構成が可能であろうことも明らかである。チップ１および２の両方とも導電スルー・シリコン・ビア（ＴＳＶ）を含み、チップ１は、非プログラム型すなわち従来型のＴＳＶ５と、プログラム可能ヒューズ式ＴＳＶ７とを有する。チップ２は、２つの非プログラム型ＴＳＶ９および１０を含む。これらＴＳＶはスルー「シリコン」ビアとして設定されているが、これらビアを、シリコン以外の材料にも同様に設けることができるのは明らかである。また、チップ中に追加のＴＳＶを含めることが可能なのも明白である。
一般に、かかるチップは、基板工程（ＦＥＯＬ（ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ）ｐｒｏｃｅｓｓｅｓ）を用い、チップ１およびチップ２それぞれの層１１および１３に標準的なデバイス群および回路群を形成し、ウエハ・レベルで作製することができる。次いで、配線工程（ＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）ｐｒｏｃｅｓｓｅｓ）を用い、相互接続および誘電体をチップ１およびチップ２それぞれの層１５および１７に形成することができる。層１５および１７には、後記でさらなる詳細を説明する、プログラム制御回路に接続する金属コンタクト１９および２１が包含される。便宜上のため、コンタクト１９および２１だけが、デバイスを包含する回路群の一部として特に示されており、該回群はＦＥＯＬ層１１および１３の中に形成されているが図示はされていない。このプログラミング制御回路は、ＦＥＯＬ工程において形成することができ、後記で説明するように、プログラム制御回路の一部をチップ１に置き、プログラミング制御回路の他の部分をチップ２に置いて、相補的にすることができる。コンタクト１９および２１は、プログラミング制御回路に加えて、ＦＥＯＬ工程において形成されたチップ機能回路にもつながっている。しかして、コンタクト１９および２１は、ＦＥＯＬ層１１および１３中の双方の種類の回路をＴＳＶ金属コンタクト２２および２４に相互接続する役割をする。
プログラミング制御回路は、ヒューズ構造２３を低インピーダンスまたは閉状態から高インピーダンスまたはオープン状態に移行させることによって、プログラム可能ヒューズ式ＴＳＶ７のプログラミングを制御するよう設計されている。通常、プログラミング制御回路は、機能回路、すなわち、ロジック、メモリ、および類似機能などチップのオペレーションのため設計された回路、とは分離されることになる。チップ１および２中のコンタクト２６および２８は、それぞれＦＥＯＬ層１１および１３中の機能回路を、それぞれの非プログラム型ＴＳＶ５および９に相互接続している。
ヒューズ式構造２３は、さまざまなヒューズ式構造の任意のものとすることができる。用いることのできるヒューズ式構造の中に、ビア導体の導電断面積を狭小化するための側壁スペーサを有するビア内に配置された、メタライゼーション・ベースで一度だけプログラム可能な電気的ヒューズ構造を含むものがある。かかる構造は、図１のヒューズ式構造２３によって代表される。
しかして、図１に示されるように、導電ＴＳＶ７、１０、５、および９にそれぞれつながるコンタクト２２、２４、２９、および３１の形成を可能にするように配置された凹部、を有する絶縁層２５および２７が、チップ１およびチップの中に形成される。ヒューズ式構造２３がＴＳＶ７の凹部中に形成され、コンタクト２２とＴＳＶ７の導電材料８とを相互接続させる。
図２を参照すると、シリコン層５１上に層３５を備えて作製されたチップ構造４１が示されている。層３５は、さまざまなＦＥＯＬ工程の任意のものによって作製された、デバイスおよび回路構造を含む。層３５の上に形成された層３７は、さまざまなＢＥＯＬ工程の任意のものによって作製された金属相互接続部および誘電体層を含む。
チップのパフォーマンスために形成された機能回路に加え、プログラム可能ヒューズ式ＴＳＶのプログラミングを制御するため、層３５中に、プログラミング制御および検知回路並びに電源回路を作製することができる。同様に、この制御回路のための相互接続部が、このチップのプログラミング制御回路につながれたコンタクト３９および４０の一つまたは両方の上に、金属を使って層３７中に形成される。また、金属コンタクト３９および４０は、チップの機能回路にも接続される。チップ構造の上に上部保護層４３および下部保護層４５が形成される。
本明細書では、チップ・レベルでの作製について説明しているが、さまざまなチップ構造を作製するため用いられるこれら工程がウエハ・レベルでも実施可能であることは理解されよう。通常は、例えば図９を参照して説明するように、ウエハ薄削の後で、ウエハがチップにダイスされることになろう。
保護層４３および４５は、従来式の堆積処理によって形成される酸化物または窒化物の層あるいはその両方など、さまざまな保護材料の任意のものとすることができる。図３を参照すると、例えば、次いでフォトレジスト・マスク（図示せず）を使って、上部保護層４３、ＢＥＯＬ層３７、ＦＥＯＬ層３５、およびシリコン層５１中をエッチングしてＴＳＶ４７および４９の開口ができる。
ＴＳＶ４７および４９の開口は、例えば１〜１００μｍの直径、および２０〜２００μｍの深さの円形とすることができる。ここでは、例えば、深堀り反応性イオン・エッチ（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）方法を用いてＴＳＶ４７および４９の開口を形成することができる。しかして、当技術分野で周知の、プラズマ中に発生するフッ素ラジカルによる深堀りシリコン・エッチングを用いることができる。図３に示されるように、エッチングは、エッチ停止点としての役割をする保護層４５において終了する。ただし、シリコン層５１中の他の選択点でエッチングを止めて、後記で説明するように、シリコン体への背面研磨を用いてＴＳＶ４７および４９の開口を露呈することが可能なのはいうまでもない。
ＴＳＶ４７および４９の開口を形成した後、絶縁材料の共形層がチップ構造４１上に堆積され、チップの表面と、ＴＳＶ４７および４９の開口の側壁面および底面とを覆う。絶縁材料の共形層をエッチ・バックして、保護層４３の表面から該材料を除去し、ＴＳＶ４７および４９の開口の側壁面および底面上には、絶縁ライナ５３として絶縁材料の層を残すことができる。上記に換えて、次のメタライゼーション・ステップを使って、保護層４３の表面から絶縁材料の層を除去することもできる。これは図４に示されている。絶縁材料のライナ５３は、酸化物、窒化物、ＴＥＯＳ、ＰＳＧ、および類似物の任意のものとすることができる。共形層は、ビアまたは深溝の側壁に沿って絶縁膜の厚さが十分に均一になるように堆積される。この被覆は、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）は一般に良好な共形性を与えるので、ＣＶＤなどのさまざまな既知の堆積技法を用いて実施することができる。
図４にさらに示すように、絶縁材料のライナ５３を形成した後、Ａｌ、Ｃｕ、Ｗ、またはＣｕドープされたＡｌなどの金属の層がチップ構造４１上に堆積され、エッチされたＴＳＶ４７および４９の開口が充填される。該充填は、ＴＳＶ開口にボイドを残さないように実施される。例えばＣＶＤおよび電気メッキを含め、ビアを均一に充填するようにしてチップ構造上に金属を形成するための、周知のさまざまな堆積技法がある。
金属の層をチップ構造４１上に堆積しＴＳＶ４７および４９の開口を充填した後、必要以上の金属および絶縁材料（残存する場合）を、チップ構造４１の上面から保護層４３に至るまで除去することができる。これは、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）処理を用いて行うことができ、該処理は保護層４３の上面で停止され、該層はＣＭＰエッチ停止層としての役割をする。かくして、表面に露出された導電体５５を形成する金属充填されたＴＳＶ４７および４９を残して、チップ構造４１の最上面から金属の層および絶縁材料の層の両方を除去することができる。
図５に示されるように、次いで、レジストの層または接触マスク５７がチップ構造４１の最上面に形成される。該マスクは、ＴＳＶ４７の上方に開口５９を形成するようパターン取りされたフォト・レジスト・マスクとすることができる。該開口は、図示のように充填済みＴＳＶ４７の幅を超えて拡大するか、あるいはＴＳＶの開口の断面と同じ大きさとすることができる。
次に、ＲＩＥ処理を用いて金属充填されたＴＳＶ４７中の導電体５５をエッチ・バックし、図５に示すように、ＴＳＶ４７中に凹部６０を形成することができる。該エッチ処理は、凹部６０を１〜１０μｍの深さに形成するようなタイミングで制御される。図示はしていないが、エッチ処理では、ＢＥＯＬ層３７から、絶縁材料の共形層５３の堆積によって形成された全ての絶縁材料を除去するのに加え、該堆積により形成された側壁の誘電体の一部を除去することができる。なお、該エッチ処理では、真空を破ることなく、そのままいくつかのステップを実施することもできる。金属、共形層、誘電体などを含め、いくつかの異なる除去対象の材料層があるので、この場合、各材料層を別々のステップでエッチすることができる。エッチングの後、レジスト層５７は除去される。
図６および図７は、例えば図１に示されたような、ＴＳＶヒューズ式構造を形成するために用いることが可能な処理を示す。しかしながら、この目的のため、さまざまなヒューズ式構造の任意のものを使うことができる。かかる構造を形成するため、図６に示されるように、チップ構造４１上に絶縁材料のブランケット層が堆積され、保護層４３の表面が覆われ、凹部６０内に共形に堆積される。この材料を、例えばＳｉ３Ｎ４またはＳｉＯ２とすることができよう。次いで、物理的スパッタリングなどの方向性ドライ・エッチングを用いて、保護層４３の表面および凹部６０の底面から絶縁層を除去し、凹部の壁上にテーパした側壁スペーサ６１を残すことができる。例えば、ビア開口が円形の場合、スペーサも円形となる。
かく形成されたスペーサまたはスペーサ群は、ビア開口の断面積を限定または縮小する役割をする。この狭められた開口６２はネック部域とも呼ばれ、かくしてビア４７に充填可能な金属の断面を限定または縮小する役割をする。プログラミングの過程で、ネック部域に電流集中効果が生じ、電子風によって金属材料が移動され、ボイドまたは開口がもたらされることになる。図１１に示すように、このボイドは、電子流の方向如何によってネック近辺のいろいろな部域に生じ得る。目的は、プログラミングの後、接続をオープンすることである。
図７および８は、側壁スペーサ６１で狭小化された開口中の導電材料およびチップの表面の導電コンタクト・パッドを形成するステップを示す。図７において、誘電体層６３が保護層４３の上に堆積される。次いで、レジスト層６５が誘電体層の上に堆積され、次に、ビア４７および４９の上方に開口６７および６９を形成するためパターン取りされる。次いで、例えばＲＩＥなどのエッチングによって、誘電体層６３および保護層４３中に開口６７および６９が生成される。エッチングが保護層４３全体を貫通するとＲＩＥ処理は停止され、コンタクト３９および４０が露出する。このエッチング処理は、金属コンタクト３９、４０、およびビア構造５５などの材料がエッチされないよう選択的に行われる。
図に示されてはいないが、保護層４３、ライナ５３、およびスペーサ６１が同一材料であれば、エッチングでは、ライナ５３および側壁スペーサ６１を、ＢＥＯＬ層３７の表面レベルまで低減することができる。ただし、このことがヒューズ式構造のオペレーションに影響することではないであろう。また一方、これら材料が相異なる場合は、選択的エッチングによってこれら材料を適切に残しておくことができよう。
図８に示されるように、レジスト層６５の除去の後、誘電体層６３の開口６７および６９中に電気コンタクト・パッド７１および７３が形成される。これは、チップ構造４１上に、開口６７および６９を充填するのに十分な金属の共形層を堆積し、次いで、化学機械研磨によって、誘電体絶縁層６３の表面上の金属を除去して凹部開口６７および６９中にコンタクト・パッド７１および７３を形成することによって達成することができる。これに換えて、例えば、金属をパターン取りするためのレジスト層６５を使い、パターン取りされた金属のブランケット層を、開口６７および６９に堆積して、コンタクト・パッド７１および７３を形成することもできる。図８に示されるように、この堆積は、金属コンタクト３９および４０への電気的接続を生成するためのものである。凹部６７および６９に堆積される金属に加えて、金属は、同時に、凹部６０の、側壁スペーサ６１によって狭小化された狭い開口または部域６２にも堆積される。
しかして、図８に示されるように、絶縁層６３中の陥凹開口６７および６９は金属で充填され、これが凹部中にコンタクト７１および７３を形成し、金属コンタクト３９および４０の上にも延びている。さらに、堆積された金属は、側壁スペーサ６１によって狭小化された狭い開口または部域６２にも延び下って、ＴＳＶ４７中の導電材料５５と電気コンタクトを生成している。前述のように、使用される金属は、望ましくは、ＴＳＶ４７および４９、並びに回路コンタクト３９および４０に使われる金属と同一種類に相当する。しかして、例えば、これらＴＳＶおよびコンタクトが、Ａｌ、Ｃｕ、Ｗ、またはＣｕドープされたＡｌのいずれか一つで充填されている場合、コンタクト７１および７３を形成するためここで通常選択される金属はそれと同一の材料となろう。
図９に示されるように、次いで、裏側からのシリコン５１のウエハ薄削を行ってチップ構造４１を薄くすることができる。先の各図で示されたＴＳＶは、保護層４５まで延びており、しかしてこういった場合、薄削は、ＴＳＶ中の金属５５を露呈させるため、ＴＳＶ底部の保護層４５および絶縁ライナ材料５３除去を必要とする。ＴＳＶの延びがチップ層５１の厚さより短い場合には、ＴＳＶを露出させるためにさらなるシリコンの除去が必要なことになる。典型的には、薄削の後、チップ層の厚さは、２０μｍ〜２００μｍの範囲となろう。また、シリコン薄削は、前述したプログラム可能ＴＳＶを形成する工程より前に実施することもできる。
シリコン薄削は、図９の矢印で図示されるように、例えば、背面研磨またはＴＭＡエッチあるいはその両方を用いて実施することができる。
ウエハ薄削の後、得られた、ヒューズ式プログラム可能ＴＳＶ４７を有するチップは、プログラム可能ヒューズ式ＴＳＶを有する、または有さない他のチップに積み重ねることができる。図１０は、かかる積み重ねられた２つのチップを示す。チップ１は、ヒューズ式プログラム可能ＴＳＶ４７と、標準または非プログラム型のＴＳＶ４９とを包含する。チップ１上にスタックされたチップ２は２つの非プログラム型ＴＳＶ７７および７９を包含する。通常、これら２つのチップは、ヒューズ式構造を作るための用いられたステップを除き、一般に同一の材料および作製工程を用いる。
チップ２は、接着剤なしのアプローチを使ってチップ１に接合することができ、室温における共有結合が用いられる。これに換えて、接着剤、圧力、または熱、あるいはこれらの複数を利用する接合技法を用いることもできる。
図１０にさらに示されているように、ＢＥＯＬ層８３中の金属コンタクト８１は、ＦＥＯＬ層８５中のプログラミング制御回路および機能回路につながっている。また、金属コンタクト８１は、金属コンタクト８７にも接続されており、後者は、コンタクト８９とともに、チップ１中の金属コンタクト７１および７３を形成するため使われたのと同様な、ダマシン処理によって形成することができる。図示のように、金属コンタクト８７はプログラム可能ＴＳＶ４７に接合されている。前に指摘したように、チップ１中の金属コンタクト３９は、ＦＥＯＬ層３５中のプログラミング制御回路および機能回路の両方に接続されている。しかして、プログラミング制御回路は、プログラム可能ＴＳＶ４７の両端に接続されている。
再度、図１０を参照すると、チップ２中のＴＳＶ７９がチップ１のＴＳＶ４９の上に積み重ねられている。しかして、この２つのチップの間で、非プログラム型の垂直相互接続が形成されている。他方、プログラム可能ＴＳＶ４７は、遮断をプログラムされたときにだけ、２つのチップの間の接続を遮断する。チップ１および２の上に、堆積されたチップの全てが任意の数の非プログラム型ＴＳＶとプログラム可能ヒューズ式ＴＳＶとのいろいろな組合せを持つようにして、他のチップ群を積み重ねることが可能のは自明のことである。
図１１は、プログラム可能ヒューズ式ＴＳＶ４７が、閉状態または低インピーダンス状態からオープンまたは高インピーダンス状態に移行するようプログラムされたときに、作動する仕方を示す。チップ１および２のＦＥＯＬ層３５および８５中のプログラミング制御回路は、電子流が、チップ２のコンタクト８１に流入し、金属コンタクト８７を通り、チップ１のＴＳＶ４７に入り、次いでヒューズ式構造２３を通ってコンタクト７１およびコンタクト３９に流れるように作動し、コンタクト３９はチップ１中のプログラミング制御回路に接続されている。この流れは、狭い開口またはネック部域６２および金属コンタクト７１中にエレクトロマイグレーションを生じさせ、側壁スペーサ６１のネック部域の近辺に図示のようなボイドを生成させる。前述したように、該ヒューズは双方向性のプログラム可能ヒューズである、すなわち、ヒューズをオープンにするため電流はいずれの方向から流れてもよい。図１１に示されるように、このボイドはオープン回路を生成し、しかして電流の流路を遮断する。スペーサ６１について説明したが、ビアが円形断面の場合、スペーサ６１が、円形ビアの内壁を周る切れ目のないスペーサであろうことは明らかである。
図１２は、少なくとも一部のチップが、プログラム可能ヒューズ式ＴＳＶと非プログラム型ＴＳＶとを有する、チップ・スタック構成の概要図を示す。５つのチップのスタックが示されているが、これは説明目的のためだけのもので、前述したように、プログラム可能ヒューズ式ＴＳＶおよび非プログラム型ＴＳＶを有するチップの任意の組合せが可能である。例えば、チップ１は、８８および９０で示される２つのヒューズ式ＴＳＶを有する。他方、チップ３には、この方が典型的ではあろうが、ヒューズ式ＴＳＶはない。これも前述したように、ＴＳＶのプログラミングは、各チップに備えられた相補的回路を有するチップの対にまたがって行われる。しかして、図１２に見られるように、例えば、点線のブロック９１内のプログラム可能ＴＳＶ８９は、チップ５内のプログラミング制御回路９３とチップ４内のプログラミング制御回路９５とを有する。同様なプログラミング制御回路スキームが、プログラム可能ヒューズ式ＴＳＶ８８、９０、および１０１に対しても示されている。プログラム可能ヒューズ式ＴＳＶ８９の上方および下方のＴＳＶ１０３、１０５、１０７、および１０９は、例えば、チップ１、２、および３中に図示されるように、直接接続を行う従来式の非プログラム型ＴＳＶであるのが明らかである。同様な直接接続が、例えば、プログラム可能ヒューズ式ＴＳＶ８８の上方の直接接続型ＴＳＶなど、他のラインにも示されている。
図１３は、積み重ねられたチップ対上の回路構成の概念図を示す。チップ１は、プログラム可能ＴＳＶヒューズ１１１、検知回路１１３、機能回路１１５、およびプログラミング回路１１７を含む。チップ２は、検知回路１１９、機能回路１２１、およびプログラミング回路１２３を含む。スイッチ１２５および１２７は、機能回路をプログラミングおよび検知回路から切り離すための分離スイッチとして機能する。各チップのプログラミングおよび検知回路は、ともに合わさってＴＳＶヒューズ１１１をプログラムするため作動する。プログラミング回路１１７および１２３は、スイッチ１１８および１２０を閉じることによって、ＴＳＶヒューズ１１１に十分な電流を通過させ、これにより、チップ１とチップ２との間に不揮発性のオープン回路をもたらし、しかして、ＴＳＶヒューズ１１１をプログラムするよう作動する。検知回路は、ＴＳＶヒューズ１１１がプログラムされたときを判定し、しかして、スイッチ１１８および１２０を開き電流源を切断する。
図１４には、チップの対にまたがる、ヒューズ式ＴＳＶのプログラミング実施に対するさらに詳細な回路実施形態が示されている。チップ１中のプログラム可能ＴＳＶヒューズ１１１は、チップ２中のＸノードとチップ１中のＹノードとの間につながれている。ＴＳＶヒューズ１１１は、ＴＳＶ８８など、図１２のプログラム可能ＴＳＶのいずれであってもよい。図１５のタイミング波形に示されるような、相補的プログラミング電圧信号、「ＰＲＯＡ」および「ＰＲＯＢ」が、プログラミング・ブロック１３０および１３２内のそれぞれの相補型スイッチ１２９および１３１に印加される。スイッチ１２９をｎＭＯＳＦＥＴとし、１３１をｐＭＯＳＦＥＴとすることができる。これらの電圧は、これらスイッチを閉じ、電流源１３３から電流がＴＳＶヒューズ１１１を通ってアースに流れることを可能にするよう作動する。
同時に、電圧信号「ＰＲＯＡ」が相補的ｐ型スイッチ１３５およびｎ型スイッチ１３７に印加され、チップ２の機能回路１３９が、ブロック１３２中のプログラミング回路から切り離される。ブロック１４１中に備えられた類似の回路が、チップ１中の機能回路をブロック１３０中のプログラミング回路から切り離す。
図１１に関連して説明したように、ＴＳＶヒューズ１１１が十分な電流を受電し、ボイドおよびオープン回路が生じると、ノードＸにおける電圧レベルが増大し、コンパレータ１４３は、制御信号ＣＨＥＣＫＢがロジック低に設定されているとき、Ｘノードにおける電圧増大を検知し、ノードＸにおける電圧がＶｔｈ（Ｖｔｈは事前設定された閾値電圧）を超えると、ロジック高の出力信号を供給する。このオペレーションは、図１５に示されるように、「ＣＨＥＣＫＢ」電圧がロジック低レベルのパルスに移行することによって行われる。このパルスは、ｐ型ＦＥＴ１４４のゲート電極に印加され、該ＦＥＴをオンにし、ノードＸの電圧レベルをコンパレータ１４３の正入力に接続する。ＴＳＶヒューズ１１１がプログラム完了すると、その抵抗値は高くなり（例、５００オーム以上）ノードＸの電圧は、コンパレータ１４３の負入力のＶｔｈよりも高くなり、これによって、ヒューズ構造１１１が成功裏にプログラムされたことを表す、ロジック高のコンパレータ出力信号を生成する。図１５に示されるように、「ＰＲＯＡ」信号が低位になると、「ＰＲＯＢ」信号は高位になり、ＣＨＥＣＫＢ信号も高くなって、プログラミング・オペレーションは完了する。
図１１のコンタクト構造７１などのコンタクト構造中の金属が電気泳動し、ボイドおよびオープン回路をもたらしたとき、ＴＳＶヒューズ１１１がオープンになることに留意する。これは、十分に高い電流が該構造の両端に印加された結果によるものである。しかして、チップ１および２中の相補的プログラミング制御回路は十分に高い電流を印加し、図１１に示されるように、ＴＳＶヒューズの側壁スペーサ６１の間の狭小な電流流路と金属コンタクト７１との間にオープン回路をもたらすよう作動する。相補的プログラミング制御回路が２つのチップの間で分担されるとして説明しているが、相補的プログラミング制御回路の一部をヒューズ型ＴＳＶと同伴する一つのチップに置き、かかる相補的プログラミング制御回路の他の部分を、チップ以外の電子装置に配置することが可能であろうことはいうまでもない。
本明細書で用いた用語は、特定の実施形態を説明するためだけのものであって、本発明を限定することは意図するものではない。本明細書での使用において、単数形「ある（ａ、ａｎ）」、および「該（ｔｈｅ）」は、文脈が明瞭に示している場合を除き、複数形も同様に包含することが意図されている。本明細書で用いられた用語「含む（ｃｏｍｐｒｉｓｅ）」または「含む（ｃｏｍｐｒｉｓｉｎｇ）」あるいはその両方は、言及された特質、整数、ステップ、オペレーション、エレメント、またはコンポーネント、あるいはこれらの複数の存在を特定するが、他の特質、整数、ステップ、オペレーション、エレメント、コンポーネント、またはこれらの群の一つ以上の存在または追加を除外するものではない。
後記の請求項中の全ての手段、ステップまたは機能エレメントの対応構造、材料、処置、および同等物は、具体的に請求されている他の請求要素と併せ、上記機能を遂行するための一切の構造、材料、または処置を含むと意図されている。本発明の記述は、例示および説明目的で提示されたものであり、網羅的であることまたは本発明を開示した形態に限定することを意図するものではない。当業者には、本発明の範囲から逸脱することなく多くの修改および変形が可能なことは自明であろう。これら実施形態は、本発明の原理および実際的応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態のため、本発明が理解できるように、選択され記述された。

Claims (13)

  1. 第１チップの複数のスルー・シリコン・ビアのそれそれに第２チップの複数のスルー・シリコン・ビアが１つずつ接続されている電子パッケージであって、
    前記第１チップの前記複数のスルー・シリコン・ビアのうち少なくとも１つであるプログラム可能ヒューズ式スルー・シリコン・ビアであって、該ビア内の導電材料の一部の断面が縮小されているヒューズ式構造を有する前記プログラム可能ヒューズ式スルー・シリコン・ビアと、
    前記第１チップに設けられ、プログラミング・オペレーションの間、前記プログラム可能ヒューズ式スルー・シリコン・ビアの一端をアース電位に接続する第１プログラミング・ブロックと、
    前記第２チップに設けられ、前記プログラミング・オペレーションの間、前記プログラム可能ヒューズ式スルー・シリコン・ビアの他端を電流源に接続すると共に、前記プログラム可能ヒューズ式スルー・シリコン・ビアの低インピーダンス状態から高インピーダンス状態への切り替わりを感知する第２プログラミング・ブロックと、
    前記第１チップ内に設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記一端に接続され、前記第１チップのオペレーションを行う第１機能回路であって、前記プログラミング・オペレーションの間、前記第１機能回路のための電源及びアース電位から切り離される前記第１機能回路と、
    前記第２チップ内に設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続され、前記第２チップのオペレーションを行う第２機能回路であって、前記プログラミング・オペレーションの間、前記第２機能回路のための電源及びアース電位から切り離される前記第２機能回路とを備える電子パッケージ。
  2. 前記プログラミング・オペレーションの完了後に、前記第１機能回路を前記第１機能回路のための電源及びアース電位に接続し、前記第２機能回路を前記第２機能回路のための電源及びアース電位に接続する、請求項１に記載の電子パッケージ。
  3. 第１チップの複数のスルー・シリコン・ビアのそれそれに第２チップの複数のスルー・シリコン・ビアが１つずつ接続されている電子パッケージであって、
    前記第１チップの前記複数のスルー・シリコン・ビアのうち少なくとも１つであるプログラム可能ヒューズ式スルー・シリコン・ビアであって、該ビア内の導電材料の一部の断面が縮小されているヒューズ式構造を有する前記プログラム可能ヒューズ式スルー・シリコン・ビアと、
    前記第１チップに設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの一端を第１スイッチを介してアース電位に接続する第１プログラミング・ブロックと、
    前記第２チップに設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの他端を第２スイッチを介して電流源に接続する第２プログラミング・ブロックと、
    前記第２プログラミング・ブロック内に設けられ、第３スイッチを介して前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続されている第１入力及び閾値電圧が印加される第２入力を有し、前記第１入力の電圧が前記第２入力の閾値電圧を超えると、前記プログラム可能ヒューズ式スルー・シリコン・ビアがプログラムされたことを示す出力を発生するコンパレータと、
    前記第１チップに設けられ、前記前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記一端に接続され、前記第１チップのオペレーションを行う第１機能回路と、
    前記第２チップに設けられ、前記前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続され、前記第２チップのオペレーションを行う第２機能回路と、
    前記プログラム可能ヒューズ式スルー・シリコン・ビアのプログラミング・オペレーションの間、前記第１スイッチ及び前記第２スイッチを閉じるための信号、前記第１機能回路及び前記第２機能回路を、前記第１機能回路及び前記第２機能回路のそれぞれのための電源及びアース電位から切り離す信号、並びに、前記第３スイッチを閉じる信号を発生する手段とを備える電子パッケージ。
  4. 前記プログラミング・オペレーションは、前記プログラム可能ヒューズ式スルー・シリコン・ビアを、低インピーダンス状態から高インピーダンス状態に切り替える、請求項３に記載の電子パッケージ。
  5. 前記第１機能回路と、該第１機能回路のための前記電源及び前記アース電位のそれぞれとの間に前記第１機能回路のためのスイッチが設けられており、前記プログラミング・オペレーションの間前記第１機能回路のためのスイッチが開き、前記プログラミング・オペレーションの完了後に前記第１機能回路のためのスイッチが閉じる、請求項３に記載の電子パッケージ。
  6. 前記第２機能回路と、該第２機能回路のための前記電源及び前記アース電位のそれぞれとの間に前記第２機能回路のためのスイッチが設けられており、前記プログラミング・オペレーションの間前記第２機能回路のためのスイッチが開き、前記プログラミング・オペレーションの完了後に前記第２機能回路のためのスイッチが閉じる、請求項３に記載の電子パッケージ。
  7. 前記第３スイッチを閉じる信号は、前記第１スイッチ及び前記第２スイッチを閉じるための信号の開始後の予定の期間経過後に発生される、請求項３に記載の電子パッケージ。
  8. 第１チップの複数のスルー・シリコン・ビアのそれそれに第２チップの複数のスルー・シリコン・ビアが１つずつ接続されており、さらに
    前記第１チップの前記複数のスルー・シリコン・ビアのうち少なくとも１つであるプログラム可能ヒューズ式スルー・シリコン・ビアであって、該ビア内の導電材料の一部の断面が縮小されているヒューズ式構造を有する前記プログラム可能ヒューズ式スルー・シリコン・ビアと、
    前記第１チップに設けられた第１プログラミング・ブロックと、
    前記第２チップに設けられた第２プログラミング・ブロックと、
    前記第１チップ内に設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記一端に接続された第１機能回路と、
    前記第２チップ内に設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続された第２機能回路とを備える、電子パッケージの前記プログラム可能ヒューズ式スルー・シリコン・ビアを低インピーダンス状態から高インピーダンス状態へ切り替えるプログラミング・オペレーションを行う方法であって、
    前記プログラミング・オペレーションの間、前記第１プログラミング・ブロックが、活性化された第１信号に応答して、前記プログラム可能ヒューズ式スルー・シリコン・ビアの一端をアース電位に接続し、前記活性化された第１信号が、前記第１機能回路に接続されたスイッチを開いて前記第１機能回路を該第１機能回路のための電源及びアース電位から切り離すと共に、前記第２機能回路に接続されたスイッチを開いて前記第２機能回路を該第２機能回路のための電源及びアース電位から切り離し、前記第２プログラミング・ブロックが、活性化された第２信号に応答して、前記プログラム可能ヒューズ式スルー・シリコン・ビアの他端を電流源に接続するステップと、
    前記プログラミング・オペレーションの間、前記第２プログラミング・ブロックが、活性化された第３信号に応答して、前記プログラム可能ヒューズ式スルー・シリコン・ビアの低インピーダンス状態から高インピーダンス状態への切り替わりを感知するステップとを含む、方法。
  9. 前記プログラミング・オペレーションの完了後に、滅勢化された前記第１信号が、前記第１機能回路に接続されたスイッチを閉じて前記第１機能回路を該第１機能回路のための電源及びアース電位に接続すると共に、前記第２機能回路に接続されたスイッチを閉じて前記第２機能回路を該第２機能回路のための電源及びアース電位に接続するステップを含む、請求項８に記載の方法。
  10. 第１チップの複数のスルー・シリコン・ビアのそれそれに第２チップの複数のスルー・シリコン・ビアが１つずつ接続され、さらに、
    前記第１チップの前記複数のスルー・シリコン・ビアのうち少なくとも１つであるプログラム可能ヒューズ式スルー・シリコン・ビアであって、該ビア内の導電材料の一部の断面が縮小されているヒューズ式構造を有する前記プログラム可能ヒューズ式スルー・シリコン・ビアと、
    前記第１チップに設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの一端とアース電位との間に接続された第１スイッチを有する第１プログラミング・ブロックと、
    前記第２チップに設けられ、前記プログラム可能ヒューズ式スルー・シリコン・ビアの他端と電流源との間に接続された第２スイッチを有する第２プログラミング・ブロックと、
    前記第２プログラミング・ブロック内に設けられ、第３スイッチを介して前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続されている第１入力及び閾値電圧が印加される第２入力を有し、前記第１入力の電圧が前記第２入力の閾値電圧を超えると、前記プログラム可能ヒューズ式スルー・シリコン・ビアがプログラムされたことす出力を発生するコンパレータと、
    前記第１チップに設けられ、前記前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記一端に接続され、前記第１チップのオペレーションを行う第１機能回路と、
    前記第２チップに設けられ、前記前記プログラム可能ヒューズ式スルー・シリコン・ビアの前記他端に接続され、前記第２チップのオペレーションを行う第２機能回路とを備える、電子パッケージの前記プログラム可能ヒューズ式スルー・シリコン・ビアを低インピーダンス状態から高インピーダンス状態へ切り替えるプログラミング・オペレーションを行う方法であって、
    前記プログラミング・オペレーションの間、前記第１プログラミング・ブロックが、活性化された第１信号が前記第１スイッチに印加されることにより、前記プログラム可能ヒューズ式スルー・シリコン・ビアの一端をアース電位に接続し、前記活性化された第１信号が、前記第１機能回路に接続されたスイッチを開いて前記第１機能回路を該第１機能回路のための電源及びアース電位から切り離すと共に、前記第２機能回路に接続されたスイッチを開いて前記第２機能回路を該第２機能回路のための電源及びアース電位から切り離し、前記第２プログラミング・ブロックが、活性化された第２信号が前記第２スイッチに印加されることにより、前記プログラム可能ヒューズ式スルー・シリコン・ビアの他端を電流源に接続するステップと、
    前記プログラミング・オペレーションの間、前記第２プログラミング・ブロックの前記コンパレータが、活性化された第３信号に応答して、前記プログラム可能ヒューズ式スルー・シリコン・ビアの低インピーダンス状態から高インピーダンス状態への切り替わりを感知するステップとを含む、方法。
  11. 前記第１機能回路と、該第１機能回路のための前記電源及び前記アース電位のそれぞれとの間に前記第１機能回路のためのスイッチが設けられており、前記プログラミング・オペレーションの間、前記活性化された第１信号が前記第１機能回路のためのスイッチを開き、前記プログラミング・オペレーションの完了後に、滅勢化された前記第１信号が前記第１機能回路のためのスイッチを閉じる、請求項１０に記載の方法。
  12. 前記第２機能回路と、該第２機能回路のための前記電源及び前記アース電位のそれぞれとの間に前記第２機能回路のためのスイッチが設けられており、前記プログラミング・オペレーションの間、前記活性化された第１信号が前記第２機能回路のためのスイッチを開き、前記プログラミング・オペレーションの完了後に、滅勢化された前記第１信号が前記第２機能回路のためのスイッチを閉じる、請求項１０に記載の方法。
  13. 前記活性化された第３信号は、前記活性化された第１信号及び前記活性化された第２信号の開始後の予定の期間経過後に発生される、請求項１０に記載の方法。
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