CN102760711A - 半导体器件及其编程方法 - Google Patents

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Abstract

一种半导体器件及其编程方法，所述半导体器件包括：半导体基底，所述半导体基底中形成有互连线；穿硅通孔结构，贯穿所述半导体基底；还包括可切换导通和关断状态的可编程器件，所述穿硅通孔结构通过所述可编程器件与所述互连线相连。本发明有利于提高穿硅通孔结构在实际应用中的灵活度。

Description

半导体器件及其编程方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其编程方法。
背景技术
3D封装将两片或更多的集成电路垂直堆叠封装在同一芯片中，从而可以减少占用的空间，3D封装中常用的承载集成电路的衬底往往具有穿硅通孔结构(TSV，Through-Silicon-Vias)。通过采用穿硅通孔结构来取代传统的边缘连线来进行3D封装，可以在一个小的器件封装(footprint)中集成更多的逻辑功能。此外，采用穿硅通孔结构可以有效的缩短关键路径(critical path)，减小延迟，提高器件速度。
穿硅通孔结构的形成方法主要包括在半导体基底上形成贯穿的通孔，并在其中填充形成连接钉(nail)，该连接钉与半导体基底中的互连线相连，之后通过连接钉与另一晶圆或另一芯片上的互连结构相连，从而实现3D封装。
现有技术的穿硅通孔结构主要是基于铜互连工艺形成的，图1至图5示出了现有技术的一种穿硅通孔结构的形成方法的中间结构的剖面示意图。
参考图1，提供半导体基底10，所述半导体基底10上可以形成有半导体器件，如MOS晶体管，此外也可以形成有互连结构，如栓塞、互连线等。
参考图2，对所述半导体基底10的上表面进行刻蚀，形成开口11。
参考图3，形成阻挡层12，覆盖所述开口的底部、侧壁和所述半导体基底10的上表面，之后在所述阻挡层12上通过电镀法形成金属铜13，填充所述开口，在形成金属铜13之前还包括在所述阻挡层12的表面上形成籽晶层(seedlayer)。
参考图4，对覆盖在半导体基底10上的金属铜和阻挡层12进行平坦化，至暴露出所述半导体基底10的上表面，形成连接钉13a。
参考图5，从所述半导体基底10的下表面对其进行减薄，至暴露出所述连接钉13a，使得所述开口成为贯穿整个半导体基底10的通孔，完成穿硅通孔结构的形成过程。
现有技术中形成的穿硅通孔结构一般都是与半导体基底中预设的互连线电连接的，之后在进行3D封装时，通过该穿硅通孔结构将所述预设的互连线与其他基底上的互连结构进行电连接。由于穿硅通孔结构与互连线之间的连接关系是固定的，难以根据实际应用的需求进行相应的改变，应用的灵活度较低。
关于穿硅通孔结构的更多详细描述，请参考专利号为7,683,459和7,633,165的美国专利。
发明内容
本发明解决的问题是提供一种半导体器件及其编程方法，提高穿硅通孔结构应用的灵活度。
为解决上述问题，本发明提供了一种半导体器件，包括：
半导体基底，所述半导体基底中形成有互连线；
穿硅通孔结构，贯穿所述半导体基底；
还包括可切换导通和关断状态的可编程器件，所述穿硅通孔结构通过所述可编程器件与所述互连线相连。
可选地，所述可编程器件为形成于所述半导体基底中或所述半导体基底上的电容，其上极板与所述穿硅通孔结构电连接，其下极板与所述互连线电连接。
可选地，所述可编程器件为嵌于所述穿硅通孔结构中的电容，所述电容将所述穿硅通孔结构分割为第一部分和第二部分，其中第一部分与所述电容的上极板相连，第二部分与所述电容的下极板相连，所述互连线与所述穿硅通孔结构的第一部分或第二部分电连接。
可选地，所述可编程器件为形成于所述半导体基底中或所述半导体基底上的熔丝或反熔丝，其一端与所述穿硅通孔结构电连接，其另一端与所述互连线电连接。
可选地，所述可编程器件为内嵌于所述穿硅通孔结构中的熔丝或反熔丝，所述熔丝或反熔丝将所述穿硅通孔结构分割为第一部分和第二部分，其中第一部分与所述熔丝或反熔丝的一端相连，第二部分与所述熔丝或反熔丝的另一端相连，所述互连线与所述穿硅通孔结构的第一部分或第二部分电连接。
可选地，所述可编程器件为形成于所述半导体基底中的带浮栅的MOS晶体管，其源极和漏极分别与所述穿硅通孔结构和互连线电连接。
可选地，所述可编程器件为微处理器(CPU)、受现场可编程门阵列(FPGA，Field-Programmable Gate Array)控制的逻辑控制器件、可编程逻辑控制器(PLC，Programmable Logic Controller)或微控制单元(MCU)。
本发明还提供了上述半导体器件的编程方法，包括：对所述可编程器件进行编程，以使所述穿硅通孔结构与所述互连线电连接或断开。
与现有技术相比，本发明的实施例有如下优点：
本发明实施例的半导体器件中，穿硅通孔结构通过可编程器件与半导体基底中的互连线相连，从而能够通过对该可编程器件的编程来实现穿硅通孔结构与互连线之间的通或者断，有利于提高在实际应用过程中的灵活度。
本实施例中的可编程器件可以是电容、熔丝、反熔丝，既可以形成于半导体基底中或半导体基底上，也可以嵌于穿硅通孔结构中，此外，所述可编程器件还可以是形成于半导体基底中的带浮栅的MOS晶体管。上述可编程器件都可以采用常用的半导体加工工艺来形成，因而具有很好的工业实用性。
附图说明
图1至图5是现有技术的一种穿硅通孔结构的形成方法的剖面结构示意图；
图6是本发明半导体器件的一个实施例的剖面结构示意图；
图7是本发明半导体器件的另一个实施例的剖面结构示意图；
图8是本发明半导体器件的实施例的逻辑结构示意图。
具体实施方式
现有技术中形成于半导体基底中的穿硅通孔结构往往与预设的互连线固定连接，在实际使用时的灵活度较低。
本发明实施例的半导体器件中，穿硅通孔结构通过可编程器件与半导体基底中的互连线相连，从而能够通过对该可编程器件的编程来实现穿硅通孔结构与互连线之间的通或者断，有利于提高在实际应用过程中的灵活度。
本实施例中的可编程器件可以是电容、熔丝、反熔丝，既可以形成于半导体基底中或半导体基底上，也可以嵌于穿硅通孔结构中，此外，所述可编程器件还可以是形成于半导体基底中的带浮栅的MOS晶体管。上述可编程器件都可以采用常用的半导体加工工艺来形成，因而具有很好的工业实用性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图6是本发明半导体器件的一个实施例的剖面结构示意图，包括：半导体基底20，所述半导体基底20中形成有互连线22a；穿硅通孔结构21，贯穿所述半导体基底20；可切换导通和关断状态的可编程器件23，所述穿硅通孔结构21通过所述可编程器件23与所述互连线22a相连。本实施例中，所述可编程器件23为形成于半导体基底20中或半导体基底20表面上的电容、熔丝(fuse)、反熔丝(antifuse)或带浮栅的MOS晶体管(floating gate MOStransistor)。上述电容、熔丝、反熔丝以及带浮栅的MOS晶体管可以在形成互连线22a的过程中，采用常规的半导体加工工艺一并形成，具有很好的工业可用性。
所述半导体基底20可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，其中可以形成有MOS晶体管等器件，所述半导体基底20还可以包括覆盖在MOS晶体管等器件上的多层介质层，所述介质层中形成有互连线22a、互连线22b等。所述互连线22a可以是铜互连线、铝互连线等，通过通孔、接触孔等互连结构与所述MOS晶体管等器件相电连接。所述可编程器件23和互连线22a、22b可以位于同一层介质层中，也可以位于不同的介质层中。在一优选的实施例中，所述可编程器件23为形成于半导体基底20表面上的电容、熔丝或反熔丝，通过分布于半导体基底20上的导线与所述穿硅通孔结构21电连接，由于可编程器件23位于半导体基底20的表面，因而其制造工艺更加简单。
根据具体实施例的不同，若可编程器件23为包括上极板、下极板以及位于上极板和下极板之间的介质层的电容，则所述穿硅通孔结构21与所述上极板电连接，所述互连线22a与所述下极板电连接。在常规状态下，所述上极板和下极板之间绝缘，使得穿硅通孔结构21和互连线22a之间断开，则在后续进行3D封装等应用时，该穿硅通孔结构21闲置，不用于半导体基底之间的互连。此外，可以在所述电容的上极板和下极板之间施加一击穿电压，使得该电容击穿后导通，也即使得穿硅通孔结构21和互连线22a之间导通，则在后续3D封装等实际应用时，可以通过该穿硅通孔结构21实现互连线22a与其他半导体基底之间的电连接。
根据具体实施例的不同，若所述可编程器件23为熔丝或反熔丝，则所述穿硅通孔结构21与熔丝或反熔丝的一端电连接，互连线22a与熔丝或反熔丝的另一端电连接。在常规状态下，所述熔丝导通，所述反熔丝关断，使得穿硅通孔结构21和互连线22a之间也相应的导通或关断。此外，可以在所述熔丝或反熔丝上施加一编程电流，使得熔丝关断，或使得反熔丝导通，从而使得穿硅通孔结构21和互连线22a之间也相应的关断或导通。从而可以根据实际应用的需要灵活的将穿硅通孔结构21与互连线22a导通或关断。
根据具体实施例的不同，若所述可编程器件23为带浮栅的MOS晶体管，具体可以是EPROM、EEPROM、FLASH等存储器中所采用的带浮栅的MOS晶体管，则所述带浮栅的MOS晶体管的源极或漏极中的一端与穿硅通孔结构21电连接，源极或漏极中的另一端与互连线22a电连接。通过编程，可以在浮栅中注入电子或将电子擦除，从而实现带浮栅的MOS晶体管的源极和漏极之间的导通和关断状态的切换，也即将穿硅通孔结构21与互连线22a导通或关断。
图7示出了本发明半导体器件的另一个实施例的剖面结构示意图，如图7所示，包括：半导体基底30，所述半导体基底30中形成有互连线32a；穿硅通孔结构31，贯穿所述半导体基底30；可切换导通和关断状态的可编程器件33，所述穿硅通孔结构31通过所述可编程器件33与所述互连线32a相连。本实施例中，所述可编程器件33为嵌于所述穿硅通孔结构31中的电容、熔丝或反熔丝。
所述半导体基底30的材料请参见上述实施例的描述，这里不再赘述。所述半导体基底30中也可以形成有MOS晶体管等器件，以及互连线32a、32b等等。
所述电容、熔丝或反熔丝将穿硅通孔结构31分割为第一部分31a和第二部分31b，其中第一部分31a与电容的上极板相连，第二部分31b与电容的下极板相连，或者第一部分31a与熔丝或反熔丝的一端相连，第二部分31b与熔丝或反熔丝的另一端相连。互连线32a与穿硅通孔结构31的第一部分31a电连接或第二部分31b电连接，本实施例中具体和第一部分31a相连，在后续进行3D封装等应用时，所述第二部分31b与其他半导体基底相连。
与前述实施例类似的，通过对电容、熔丝或反熔丝的编程，可以使得穿硅通孔结构31(本实施例中具体为其中的第二部分31b)与互连线32之间导通或关断，提高实际使用中的灵活度。
在其他实施例中，所述可编程器件还可以是位于所述半导体基底中或半导体基底上的简单的微处理器、受FPGA控制的逻辑控制器件、可编程逻辑控制器或微控制单元等具有逻辑控制功能的器件，通过逻辑控制或编程，实现穿硅通孔结构与互连线之间的导通和关断状态的切换，提高实际应用中的灵活度。
图8示出了本发明实施例的半导体器件的逻辑结构示意图，包括：多条互连线42；穿硅通孔结构41；可编程器件43，穿硅通孔结构41通过可编程器件43与互连线42相连，所述可编程器件可以是电容、熔丝、反熔丝或带浮栅的MOS晶体管等。本发明还提供了上述半导体器件的编程方法，参考图8，对所述可编程器件43进行编程，使得所述穿硅通孔结构41与互连线42之间电连接或断开，从而提高实际应用中的灵活度。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种半导体器件，包括：
半导体基底，所述半导体基底中形成有互连线；
穿硅通孔结构，贯穿所述半导体基底；
其特征在于，还包括可切换导通和关断状态的可编程器件，所述穿硅通孔结构通过所述可编程器件与所述互连线相连。
2.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为形成于所述半导体基底中或所述半导体基底上的电容，其上极板与所述穿硅通孔结构电连接，其下极板与所述互连线电连接。
3.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为嵌于所述穿硅通孔结构中的电容，所述电容将所述穿硅通孔结构分割为第一部分和第二部分，其中第一部分与所述电容的上极板相连，第二部分与所述电容的下极板相连，所述互连线与所述穿硅通孔结构的第一部分或第二部分电连接。
4.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为形成于所述半导体基底中或所述半导体基底上的熔丝或反熔丝，其一端与所述穿硅通孔结构电连接，其另一端与所述互连线电连接。
5.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为内嵌于所述穿硅通孔结构中的熔丝或反熔丝，所述熔丝或反熔丝将所述穿硅通孔结构分割为第一部分和第二部分，其中第一部分与所述熔丝或反熔丝的一端相连，第二部分与所述熔丝或反熔丝的另一端相连，所述互连线与所述穿硅通孔结构的第一部分或第二部分电连接。
6.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为形成于所述半导体基底中的带浮栅的MOS晶体管，其源极和漏极分别与所述穿硅通孔结构和互连线电连接。
7.根据权利要求1所述的半导体器件，其特征在于，所述可编程器件为位于所述半导体基底中或所述半导体基底上的微处理器、受现场可编程门阵列控制的逻辑控制器件、可编程逻辑控制器或微控制单元。
8.一种对权利要求1至7中任一项所述的半导体器件的编程方法，其特征在于，包括：对所述可编程器件进行编程，以使所述穿硅通孔结构与所述互连线电连接或断开。
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