CN104282644A - 一种可编程硅通孔结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种可编程硅通孔结构及其制备方法，所述可编程硅通孔结构，包括：硅通孔；衬里层，位于所述硅通孔上方；控制晶体管，所述控制晶体管中至少包括栅极结构以及位于所述栅极结构两侧的源区和漏区，其中，所述源区与所述衬里层相连接；在所述栅极结构以及所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。本发明中所述可编程硅通孔结构包括硅通孔以及控制MOS，所述控制MOS中栅极结构连接字线，所述漏区连接位线，当在所述字线和位线上施加电压后，产生电流，将所述衬里层击穿，实现硅通孔的编程，所述衬里层在编程前起到层间介质层的作用，因此整个工艺过程更加简单，降低了生产成本。

Description

一种可编程硅通孔结构及其制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种可编程硅通孔结构及其制备方法。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
因此，目前在所述3D集成电路（integrated circuit，IC）技术中大都采用硅通孔（Through Silicon Via，TSV），硅通孔是一种穿透硅晶圆或芯片的垂直互连，TSV可堆栈多片芯片，在芯片钻出小洞（制程又可分为先钻孔及后钻孔两种,Via Fist,Via Last），从底部填充入金属，硅晶圆上以蚀刻或雷射方式钻孔（via），再以导电材料如铜、多晶硅、钨等物质填满。从而实现不同硅片之间的互联。
在半导体器件中由于不同叠层之间通过硅通孔（Through Silicon Via，TSV）实现互联，使得3D集成电路不断发展，现有技术中出现一次编程（A One Time Program，OTP）的硅通孔，其实现方式为：在半导体衬底中形成硅通孔，然后在所述硅通孔上形成第一蚀刻停止层、第一介电层，接着形成第一电连接结构，所述第一电连接结构与所述硅通孔连通，接着形成第二蚀刻停止层，所述第二蚀刻停止层位于所述第一介电层上，然后在所述第二蚀刻停止层上形成金属层-非金属层-金属层的叠层，通过所述叠层的开路或短路，实现所述硅通孔的程序化，但是该方法是一次性使得TSV从不导通（高阻态）到导通（低阻态）的状态。
现有技术中虽然通过反熔丝材料实现了所述硅通孔的程序化，但是所述工艺过程过于繁琐，因此仍然需要对硅通孔作进一步的改进，以克服上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种可编程硅通孔结构，包括：
硅通孔；
衬里层，位于所述硅通孔上方；
控制晶体管，所述控制晶体管中至少包括栅极结构以及位于所述栅极结构两侧的源区和漏区，其中，所述源区与所述衬里层相连接；
在所述栅极结构以及所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
作为优选，所述栅极结构连接字线，漏区连接位线。
作为优选，所述硅通孔的底部接地。
本发明还提供了一种可编程硅通孔结构的制备方法，包括：
提供半导体衬底，在所述半导体衬底中形成有控制晶体管和硅通孔，所述控制晶体管至少包含栅极结构和位于所述栅极结构两侧的源区和漏区；
在所述硅通孔上形成衬里层，以覆盖所述硅通孔；
在所述衬里层上方形成与所述源区相连接的金属互连结构；
在所述栅极结构和所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
作为优选，所述半导体衬底上还沉积有第一层间介电层，所述第一层间介电层环绕所述硅通孔，并露出所述硅通孔的顶部；
在所述硅通孔上形成衬里层的方法包括以下步骤：
在所述第一层间介电层中形成与所述栅极结构、所述源区和所述漏区连接的接触孔；
在所述第一层间介电层上沉积衬里层；
在所述衬里层上沉积第二层间介电层；
图案化所述第二层间介电层和所述衬里层，形成多个沟槽，以露出所述多个接触孔，同时露出所述硅通孔上方的衬里层。
作为优选，图案化所述第二层间介电层和所述衬里层的方法包括：
先图案化所述第二层间介电层，在所述多个接触孔以及所述硅通孔上方形成沟槽，露出所述衬里层；
选择性去除所述多个接触孔上方的衬里层，以露出所述接触孔。
作为优选，图案化所述第二层间介电层和所述衬里层的方法包括：
图案化所述第二层间介电层和所述衬里层，以露出所述多个接触孔；
再次图案化所述第二层间介电层，以露出所述硅通孔上方的衬里层。
作为优选，所述衬里层为NDC、SiN或SiON。
作为优选，所述半导体衬底上还沉积有第一层间介电层，所述第一层间介电层环绕所述硅通孔，并露出所述硅通孔的顶部；
在所述硅通孔上形成衬里层的方法包括以下步骤：
在所述半导体衬底上沉积第二层间介电层；
图案化所述第二层间介电层，以形成露出所述硅通孔的沟槽；
在所述第二层间介电层和所述沟槽内沉积衬里层；
图案化所述第二层间介电层和所述衬里层，以在所述接触孔上方形成多个沟槽，以露出所述接触孔。
作为优选，所述衬里层为未经掺杂的硅玻璃、硼磷玻璃、磷硅玻璃或硼磷硅玻璃中的一种。
作为优选，所述方法还包括在所述栅极结构上形成字线，在所述漏区上形成位线的步骤，形成方法为：
沉积导电材料，以填充所述多个沟槽，形成金属层；
在所述第二层间介电层和所述金属层上沉积第三层间介电层；
在所述第三层间介电层中，形成通孔和顶部金属层，和所述金属层形成电连接，以形成所述位线、所述字线和所述金属互连结构。
本发明中所述可编程硅通孔结构包括硅通孔以及控制MOS，所述控制MOS中栅极结构连接字线，所述漏区连接位线，在编程前所述控制MOS处于开路状态，所述字线和位线上并不施加电压，此时，所述衬里层上没有电流，整个器件结构处于断路状态；当在所述字线和位线上施加电压后，产生电流，在所述控制MOS中产生的漏电流通过栅极结构中靠近硅通孔一侧的源区上的金属互连结构连通至所述衬里层并将所述衬里层击穿，实现硅通孔的编程，所述衬里层在编程前起到层间介质层的作用，因此整个工艺过程更加简单，降低了生产成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1f为本发明一具体实施方式中可编程硅通孔结构制备示意图；
图2a-1e为本发明另一具体实施方式中可编程硅通孔结构制备示意图；
图3为本发明一具体地实施方式中可编程硅通孔结构等效电路图；
图4为本发明一具体地实施方式中可编程硅通孔结构制备工艺流程示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述可编程硅通孔结构及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明为了解决目前半导体器件硅通孔制备过程中存在的问题，提供了一种可编程硅通孔结构，包括：
硅通孔；
衬里层，位于所述硅通孔上方；
控制晶体管，所述控制晶体管中至少包括栅极结构以及位于栅极结构两侧的源区和漏区，其中，所述源区与所述衬里层相连接；
在所述栅极结构以及所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程，如图3所示。
作为优选，所述栅极结构连接字线，漏区连接位线；在所述位线和所述字线上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
其中，所述源区通过金属互连结构与所述衬里层相连接，所述金属互联结构包括位于所述源区上的接触孔、金属层、通孔和顶部金属层，以及位于所述顶部金属层和所述衬里层上之间的金属层、通孔。
所述硅通孔的底部接地。
本发明还提供了一种可编程硅通孔结构的制备方法，包括：
提供半导体衬底，在所述半导体衬底中形成有控制晶体管和硅通孔，所述控制晶体管至少包含栅极结构和位于所述栅极结构两侧的源区和漏区；
在所述硅通孔上形成衬里层，以覆盖所述硅通孔；
在所述衬里层上方形成与所述源区相连接的金属互连结构；
在所述栅极结构和所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
其中，所述半导体衬底上还沉积有第一层间介电层，所述第一层间介电层环绕所述硅通孔，并露出所述硅通孔的顶部；
在所述硅通孔上形成衬里层的方法包括以下步骤：
在所述第一层间介电层中形成与所述栅极结构、所述源区和所述漏区连接的接触孔；
在所述第一层间介电层上沉积衬里层；
在所述衬里层上沉积第二层间介电层；
图案化所述第二层间介电层和所述衬里层，形成多个沟槽，以露出所述多个接触孔，同时露出所述硅通孔上方的衬里层。
在所述硅通孔上形成衬里层的方法有两种，其中之一为：
先图案化所述第二层间介电层，在所述多个接触孔以及所述硅通孔上方形成沟槽，露出所述衬里层；
以所述第二层间介电层为掩膜选择性去除所述多个接触孔上方的衬里层，以露出所述接触孔；
作为优选，图案化所述第二层间介电层和所述衬里层的方法又有两种，分别为：
图案化所述第二层间介电层和所述衬里层的方法包括：
图案化所述第二层间介电层和所述衬里层，以露出所述多个接触孔；
再次图案化所述第二层间介电层，以露出所述硅通孔上方的衬里层。
其中，所述衬里层为NDC、SiN或SiON。
或者；
在所述半导体衬底上沉积第二层间介电层；
图案化所述第二层间介电层，以露出所述硅通孔；
在所述第二层间介电层和所述硅通孔上沉积衬里层；
图案化所述第二层间介电层和所述衬里层，以在所述接触孔上方形成多个沟槽，露出所述接触孔；
其中，所述衬里层为未经掺杂的硅玻璃、硼磷玻璃、磷硅玻璃或硼磷硅玻璃中的一种。
下面结合附图对本发明中所述一次可编程硅通孔结构的制备方法进行详细的说明。
实施例1
下面结合附图1a-1f对本发明的第一种实施方式进行详细的说明。
首先，参照图1a，提供半导体衬底，在所述半导体衬底中形成控制场效应晶体管（控制MOS），并在所述衬底中形成硅通孔（TSV）；
具体地，首先，提供半导体衬底101，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。
然后在所述半导体衬底中形成阱，并在所述阱上形成栅极结构以及位于栅极结构两侧的源漏区，具体地，在所述衬底中形成P阱105，在本发明的一具体实施方式中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱105，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱105。
在所述P阱105上形成栅极结构110，作为优选，所述栅极结构110包括位于栅极侧壁上的栅极侧墙（图中未示出），具体地，栅极结构110可以包括各个材料，各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1E18到大约1E22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极结构包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
具体地，首先在半导体衬底上形成栅极介电层（图中未示出），然后在栅极介电层上形成栅极层。在一实施例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极层的厚度以小于约1200埃为佳。
栅极层可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。栅极层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极层的厚度为800到3000埃。
在本发明的一具体实施方式中优选形成多晶硅栅极结构，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；反应气体中还可包括缓冲气体，缓冲气体可为氦气(He)或氮气，氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。沉积形成多晶硅层后进行图案化，以得到栅极。
接着在栅极侧壁上形成栅极侧墙(spacer)；栅极侧墙为e-SiC侧墙（e-SiCspacer），栅极侧墙可以为SiO2、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极侧墙103。栅极侧墙103的厚度为2-30nm，优选为5-25nm。
作为示例，在半导体衬底上还可以形成有位于栅极结构110两侧且紧靠栅极结构的侧墙结构。其中，侧墙结构可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，侧墙结构是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
然后执行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极区域111。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域111内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。在该实施方式中，对所述源漏区进行N型离子注入，注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。
然后沉积第一层间介电层104，并在所述第一层间介电层104中形成接触孔106，以连接所述栅极结构和所述源极/漏极区域111，其中所述第一层间介电层104为可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一层间介电层104也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
第一层间介电层104可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第一层间介电层104还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
图案化所述第一层间介电层104，形成开口，露出所述源漏区以及栅极结构，然后填充导电材料，形成接触孔，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
然后在所述第一层间介电层104上形成蚀刻停止层，可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。蚀刻停止层可包括数种蚀刻停止材料中的任意种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。蚀刻停止层可用SiCN、SiN、SiC、SiOF、SiON等形成。
所述蚀刻停止层用于保护所述有源区的结构，然后在所述半导体衬底中所述P阱105的一侧形成硅通孔，具体地，在所述蚀刻停止层上沉积图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述蚀刻停止层和所述半导体衬底，形成通孔，灰化去除所述光刻胶层，然后在所述通孔中填充导电材料，形成硅通孔，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
作为优选，填充所述导电材料之前，还可以在所述通孔中沉积介质层103，所述介质层包含两层，分别为阻挡层和衬里层，然后再形成所述硅通孔。
作为优选，除了分别形成所述接触孔106和硅通孔外，还可以在该实施例中形成所述栅极结构以及源漏区后，在所述半导体衬底上形成第一层间介电层104，然后形成蚀刻停止层，然后形成图案化光刻胶层，所述光刻胶层上不仅定义了所述硅通孔，同时定义了所述接触孔106，通过一步蚀刻同时形成所述硅通孔和接触孔106，然后填充导电材料。
最后平坦化至所述层间介质层，得到如图1a所示的图案。
参照图1b，在所述第一层间介电层104上形成衬里层107和第二层间介电层108，其中，所述衬里层107衬里层可以包括数种衬垫材料的任何一种，包括但不限于：氧化硅衬垫材料和氮化硅衬垫材料，衬里层优选包括氮化硅衬垫材料。可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成衬里层。通常，衬里层具有从大约200到大约1000埃的厚度。
作为优选，所述衬里层107可以为NDC、SiN和SiON中的一种。
所述第二层间介电层108较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-like material)或相似物。
第二层间介电层108可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
第二层间介电层108可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第二层间介电层108还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
参照图1c-I，图案化所述第二层间介电层108，在所述接触孔上方以及硅通孔上方形成沟槽，露出所述衬里层107；
具体地，在所述第二层间介电层108沉积图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述第二层间介电层108，形成沟槽10，露出所述衬里层107，所述沟槽10位于所述接触孔106以及硅通孔102的上方，以在图案化所述衬里层107后，露出所述接触孔106以及硅通孔102，最后去除所述光刻胶层，去除方法可以选用本领域常用方法，在此不再赘述。
参照图1d，蚀刻所述衬里层107，露出所述接触孔106，同时保留所述硅通孔上方的衬里层107；
具体地，以所述第二层间介电层108为掩膜蚀刻所述衬里层107，在该步骤中选用蚀刻选择比大的方法蚀刻所述衬里层107，以保护所述接触孔106以及第一层间介电层104不受损坏，作为优选，所述衬里层107为SiN，选用湿法蚀刻去除所述衬里层107，优选磷酸，为了获得更好的蚀刻效果，选用热磷酸进行蚀刻，所述热磷酸的温度为20-60℃，为了能更加完全去除所述衬里层107，所述热磷酸的温度为40-50℃，其浓度可以选用常规浓度，并不局限于某一范围，同时在该步骤中还可以选用其他蚀刻液，只要所述蚀刻液对于所述衬里层107和所述第一层间介电层104、接触孔106具有高度的蚀刻选择即可。
为了保护所述硅通孔102上方的衬里层107，在所述接触孔上方的衬里层107的过程中，可以在所述硅通孔上方的衬里层107上形成掩膜层，以保护所述硅通孔上方的衬里层107不被蚀刻，只要能够实现所述目的的掩膜层均可以用于本发明，当然还可选用其他方法对硅通孔102上方的衬里层107进行保护，并不局限于该示例，本领域技术人员可以根据实际需要进行设计，以确保在蚀刻去除接触孔106上方衬里层时，硅通孔102上方的衬里层不被蚀刻。
参照图1e，选用导电材料填充所述沟槽，形成金属层109，以实现电连接；
在该步骤中选用导电材料填充所述接触孔106上方以及衬里层107上方的沟槽，形成金属层，分别和所述栅极、源漏区以及衬里层107形成连接。
所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
参照图1f，形成金属互联结构，以和下方的金属层形成电连接；
具体地，所述形成金属互联结构的方法可以选用类似双镶嵌的工艺方法，首先沉积第三层间介电层112，所述第三层间介电层112可以选用和所述第二层间介电层108相同的材料，还可以选择用作集成电路封装中多层金属布线间的层间绝缘，例如选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。
然后图案化所述第三层间介电层112，具体地，在所述第三层间介电层112上形成硬掩膜层(Hard mask，HM)、金属硬掩膜层、第一抗反射涂层(BARC)、图形化的第一光刻胶(PR)，以便后续工艺沟槽制作，然后以图形化的第一光刻胶为掩膜蚀刻第一抗反射涂层、金属硬掩膜层，暴露出硬掩膜层，然后通过灰化工艺去除第一光刻胶和第一抗反射涂层。
接着，在暴露出的硬掩膜层上以及金属硬掩膜层上沉积第二抗反射涂层，在第二抗反射涂层上沉积图形化的第二光刻胶，以便后续工艺通孔制作。继而，以第二光刻胶为掩膜，干法蚀刻出第一通孔，采用灰化工艺去除第二光刻胶和第二抗反射涂层后，然后，以金属硬掩膜层为掩膜，蚀刻硬掩膜层，在部分所述第三层间介电层中蚀刻出导线用的沟槽，此后，采用电镀工艺进行金属铜填充所述沟槽和通孔，以形成电连接，最后对顶部多余的金属铜、金属硬掩膜层、硬掩膜层进行化学机械抛光(CMP)工艺以形成金属互联层113。需要说明的是上述形成金属互连结构的方法仅仅是示例性的，并不局限于所述方法，本领域技术人员可以选用常用的其他方法。
在形成所述金属互连结构的同时，在所述栅极结构上方形成了字线，在所述漏区或者源区上方形成了位线，在该实施例中，所述栅极结构通过栅极结构上方的接触孔106、金属层109以及金属层上方的通孔与字线（WL）相连接，其中栅极结构中远离硅通孔一侧的源区或者漏区结合上方的金属互连结构与位线（BL）相连接，相应地，栅极结构中靠近硅通孔一侧的漏区或者源区通过上方的金属互连结构与硅通孔102上方的衬里层107形成连接，进而和所述硅通孔102形成连接。
形成所述互连结构之后还包括一端切步骤，以去除所述器件底部多余的衬底，露出所述硅通孔，用于将所述硅通孔接地，所述端切方法可以选用后段制程中常用的方法，在此不再赘述。
通过该实施例制备得到的一次可编程硅通孔结构的工作方式为：在编程前所述控制MOS处于开路状态，所述字线和位线上并不施加电压，此时，所述衬里层上没有电流，整个器件结构处于断路状态；当在所述字线和位线上施加电压后，产生电流，在所述控制MOS中产生的漏电流通过栅极结构中靠近硅通孔一侧的源区或者漏区上的金属互连结构连通至所述衬里层并将所述衬里层击穿，实现硅通孔的编程，所述硅通孔接地。
实施例2
在该实施例中，首先形成图1a-1b所示图案，其形成方法可以参照实施例1中的方法，此外，本领域技术人员还可以对具体步骤进行改变。
然后参照图1c-II，图案化所述第二层间介电层108和所述衬里层107，在所述接触孔上方形成沟槽，露出所述接触孔；
具体地，在所述第二层间介电层108沉积图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述第二层间介电层108和所述衬里层107，形成沟槽，露出所述接触孔，在该步骤中仅蚀刻所述接触孔上方的第二层间介电层108和所述衬里层107，并不蚀刻所述硅通孔上方的第二层间介电层108和所述衬里层107，最后去除所述光刻胶层，去除方法可以选用本领域常用方法，在此不再赘述。
参照图1d，图案化第二层间介电层108，露出位于所述硅通孔102上方的衬里层；
具体地，在所述第二层间介电层108上方再次形成图案化的光刻胶层，所述图案化的光刻胶层中具有开口，所述开口仅位于所述硅通孔102上方，以所述光刻胶层蚀刻所述第二层间介电层108，形成沟槽，露出所述衬里层107，在该步骤中选用蚀刻选择比较大的方法，以确保在蚀刻去除所述第二层间介电层108的过程中不会对所述衬里层107造成损坏。
作为优选，选用干法蚀刻所述第二层间介电层108，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
然后参照图1e-1f，形成所述图案的工艺步骤可以参照实施例1中的方法，在此不再赘述。
实施例3
在该实施例中，首先形成如图1a所示的图案，提供半导体衬底101，然后在所述半导体衬底中形成控制MOS，所述控制MOS包括栅极结构以及位于栅极结构两侧的源漏区，并在所述栅极结构以及源漏区上形成接触口，用于电连接，并在所述控制MOS一侧形成硅通孔102，其中硅通孔102中包含位于外层的介质层，所述介质层包含两层，分别为阻挡层和衬里层，具体地工艺步骤可以参照实施例1，在此不再赘述。
参照图2a，在所述半导体衬底上沉积第二层间介电层108，其中所述第二层间介电层108可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第二层间介电层108还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。此外，还可以选用实施例1和实施例2中所列举的介质层，本领域技术人员可以选用本领域常用的其他介电材料，并不局限于某一种。
然后图案化所述第二层间介电层108，在所述硅通孔102上方形成沟槽20，露出所述硅通孔102，具体地，可以首先形成图案化的掩膜层，然后以所述掩膜层为掩膜蚀刻所述第二层间介电层108，形成沟槽20，得到如图2a所示的图案，所述蚀刻方法可以选用本领域常用方法，但是和所述硅通孔102和所述第一层间介电层104具有大的蚀刻选择比。
参照图2b，共形沉积衬里层107，以覆盖所述第二层间介电层108和所述露出的硅通孔；
在该步骤中，共形沉积所述衬里层107，以在所述沟槽20的侧壁以及硅通孔上方形成厚度均一的衬里层107，其中，所述衬里层107可以为未经掺杂的硅玻璃(USG)、硼磷玻璃（BSG)）、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)中的一种，其沉积方法可以为热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层。此外，衬里层107也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)。
其中所述衬里层107的厚度为20-200nm，优选为40-100nm，但并不局限于该厚度。
参照图2c，图案化所述衬里层107，以去除部分所述衬里层107，露出所述接触孔；
在该步骤中，仅去除所述控制MOS上方的衬里层107，而保留硅通孔上方的衬里层107，至少保留硅通孔102上方沟槽20底部和侧壁上的衬里层107，以形成凹形槽30，用于在“包裹”后续工艺中形成的金属层，作为优选，除了保留所述硅通孔102上方沟槽20底部和侧壁上衬里层107外，在此基础上向两边延伸一定距离。
参照图2d，选用导电材料填充所述沟槽，形成金属层109，以实现电连接；
在该步骤中选用导电材料填充所述接触孔106上方以及衬里层107上方的沟槽，形成金属层，分别和所述栅极结构110、源极/漏极区域111以及衬里层107形成连接。
所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
参照图2e，形成位线、字线以及将所述控制MOS中的源区或者漏区与所述衬里层107形成金属互连结构，具体可以参照实施例1中的形成方法，但是并不局限于该方法。
本发明中所述一次可编程硅通孔结构包括硅通孔以及控制MOS，所述控制MOS中栅极结构连接字线，所述漏区连接位线，在编程前所述控制MOS处于开路状态，所述字线和位线上并不施加电压，此时，所述衬里层上没有电流，整个器件结构处于断路状态；当在所述字线和位线上施加电压后，产生电流，在所述控制MOS中产生的漏电流通过栅极结构中靠近硅通孔一侧的源区上的金属互连结构连通至所述衬里层并将所述衬里层击穿，实现硅通孔的编程，所述衬里层在编程前起到层间介质层的作用，因此整个工艺过程更加简单，降低了生产成本。
图3为本发明一具体地实施方式中一次可编程硅通孔结构制备工艺流程示意图，具体包括以下步骤：
步骤201提供半导体衬底，在所述半导体衬底中形成有控制晶体管和硅通孔，所述控制晶体管至少包含栅极结构和位于所述栅极结构两侧的源区和漏区；
步骤202在所述硅通孔上形成衬里层，以覆盖所述硅通孔；
步骤203在所述衬里层上方形成与所述源区相连接的金属互连结构；
步骤204在所述栅极结构和所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行一次编程。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种可编程硅通孔结构，包括：
硅通孔；
衬里层，位于所述硅通孔上方；
控制晶体管，所述控制晶体管中至少包括栅极结构以及位于所述栅极结构两侧的源区和漏区，其中，所述源区与所述衬里层相连接；
在所述栅极结构以及所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
2.根据权利要求1所述的硅通孔结构，其特征在于，所述栅极结构连接字线，漏区连接位线。
3.根据权利要求1所述的硅通孔结构，其特征在于，所述硅通孔的底部接地。
4.一种可编程硅通孔结构的制备方法，包括：
提供半导体衬底，在所述半导体衬底中形成有控制晶体管和硅通孔，所述控制晶体管至少包含栅极结构和位于所述栅极结构两侧的源区和漏区；
在所述硅通孔上形成衬里层，以覆盖所述硅通孔；
在所述衬里层上方形成与所述源区相连接的金属互连结构，以得到所述硅通孔结构，所述硅通孔结构中在所述栅极结构和所述漏区上同时施加电压时，所述衬里层被击穿，对所述硅通孔结构进行编程。
5.根据权利要求4所述的方法，其特征在于，所述半导体衬底上还沉积有第一层间介电层，所述第一层间介电层环绕所述硅通孔，并露出所述硅通孔的顶部；
在所述硅通孔上形成衬里层的方法包括以下步骤：
在所述第一层间介电层中形成与所述栅极结构、所述源区和所述漏区连接的接触孔；
在所述第一层间介电层上沉积衬里层；
在所述衬里层上沉积第二层间介电层；
图案化所述第二层间介电层和所述衬里层，形成多个沟槽，以露出所述多个接触孔，同时露出所述硅通孔上方的衬里层。
6.根据权利要求5所述的方法，其特征在于，图案化所述第二层间介电层和所述衬里层的方法包括：
先图案化所述第二层间介电层，在所述多个接触孔以及所述硅通孔上方形成沟槽，露出所述衬里层；
选择性去除所述多个接触孔上方的衬里层，以露出所述接触孔。
7.根据权利要求5所述的方法，其特征在于，图案化所述第二层间介电层和所述衬里层的方法包括：
图案化所述第二层间介电层和所述衬里层，以露出所述多个接触孔；
再次图案化所述第二层间介电层，以露出所述硅通孔上方的衬里层。
8.根据权利要求5所述的方法，其特征在于，所述衬里层为NDC、SiN或SiON。
9.根据权利要求4所述的方法，其特征在于，所述半导体衬底上还沉积有第一层间介电层，所述第一层间介电层环绕所述硅通孔，并露出所述硅通孔的顶部；
在所述硅通孔上形成衬里层的方法包括以下步骤：
在所述半导体衬底上沉积第二层间介电层；
图案化所述第二层间介电层，以形成露出所述硅通孔的沟槽；
在所述第二层间介电层和所述沟槽内沉积衬里层；
图案化所述第二层间介电层和所述衬里层，以在所述接触孔上方形成多个沟槽，以露出所述接触孔。
10.根据权利要求9所述的方法，其特征在于，所述衬里层为未经掺杂的硅玻璃、硼磷玻璃、磷硅玻璃或硼磷硅玻璃中的一种。
11.根据权利要求5或9所述的方法，其特征在于，所述方法还包括在所述栅极结构上形成字线，在所述漏区上形成位线的步骤，形成方法为：
沉积导电材料，以填充所述多个沟槽，形成金属层；
在所述第二层间介电层和所述金属层上沉积第三层间介电层；
在所述第三层间介电层中，形成通孔和顶部金属层，和所述金属层形成电连接，以形成所述位线、所述字线和所述金属互连结构。
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