JP5611499B2 - マルチレベルメモリ素子およびこれをプログラムし読出す方法 - Google Patents

Description

本発明は、一般的にはメモリ素子に関し、より詳しくは、メモリセルのしきい値変化材料をプログラムして、マルチレベルデータ記憶および関連する読出し技術を実現する方法に関する。

カルコゲン化物（chalcogenide）のアモルファスおよび結晶の抵抗値の比は典型的には１０００倍以上である。この大きな差があるため、この抵抗値をいくつかの段階に分けて、各段階をマルチレベル記憶のための段階として利用することが提案されている。図１は、マルチレベルカルコゲン化物ランダムアクセスメモリ（ＲＡＭ）における電流に対する抵抗値の関係を示すグラフである。線１０２で示したように、電流の各増分に伴って抵抗値が段階的に上昇する。カルコゲン化物の抵抗値を調整することは確かに可能だが、抵抗値によって段階を設定することに伴う欠点の１つは、抵抗値の差を検出することが困難だということである。これは、マルチレベルでの利用においては検出幅が小さく、また、高抵抗値の段階では検出時間が長くなるからである。例えば、抵抗値に４つの段階があるものとし、それらが５ｋΩ、５０ｋΩ、５００ｋΩ、５ＭΩであるとすると、セルを読出す電流は通常２０μＡである。このとき、セルに０．１Ｖを印加するものとすれば、セルの抵抗値が５ｋΩ、５０ｋΩ、５００ｋΩ、５ＭΩであるから、電流の読出しはそれぞれ２０μＡ、２μＡ、０．２μＡ（検出困難）、２０ｎＡ（ノイズと同程度）となる。つまり、このレベルでの全ての状態を検出することはほぼ不可能である。

したがって、マルチレベルでの利用において困難なく検出でき、関連する状態が容易に判別できるという特徴を備えたマルチレベル（セル当り多数ビット）のメモリセル構造体が必要である。

広く言えば、本発明では、しきい値変化材料を用いることによってセル当り多数ビットを設定できるメモリセル構造体を提供する。

本発明の１つの観点では、マルチレベルメモリコアが提供される。このマルチレベルメモリコアはワード線およびビット線を備えている。また、ワード線およびビット線に電気的に接続されたコアセルが設けてある。コアセルはしきい値変化材料を備えている。しきい値変化材料はプログラムされて記憶用の多数のレベルが設定され、これらの記憶用の多数のレベルの各々は対応するしきい値電圧に関連づけられている。

一実施例では、異なるエネルギパルスをしきい値変化材料に印加することによってしきい値変化材料がプログラムされる。別の実施例では、異なるエネルギパルスを印加することによって電圧しきい値が調整される。

本発明の別の観点では、マルチレベルメモリ素子を読出す方法が提供される。この方法は、マルチレベルメモリ素子に読出し電圧を印加することを備えている。次いで、読出し電圧に付随する電流の状態が判定される。次に、この電流に基づいてマルチレベルメモリ素子のアクセス状態が判定される。

一実施例では、マルチレベルメモリ素子が、読出しに先立ってプログラムされる。このプログラムをすることは、様々なエネルギパルスを印加することによって電圧しきい値を調整することを備えている。

本発明の更に別の観点では、マルチレベルメモリ素子の多数のレベルを読出す方法が提供される。この方法では、最初に、マルチレベルメモリ素子のしきい値変化材料に電圧が印加される。次いで、この電圧に関連する電流を検出して、多数のレベルの各々が互いに判別される。

当業者には、本発明に係るマルチレベルメモリ素子を読出す方法が様々なメモリ／固体素子に応用できることが理解できるであろう。この読出し方法の著しい長所の１つは、速度と検出幅とである。これは、抵抗を検出する代わりに電流を読出すことにより実現される。

以上の一般的記述や以下の詳細な記述は例示であって、例示のために行うに過ぎず、請求範囲に記載した本発明を制限しないことに留意されたい。

以下では、添付図面を参照しながら本発明のいくつかの実施例を詳細に説明する。図１は、上の「背景技術」の節で説明した通りである。

本発明では、異なるしきい値電圧を設定するために異なるエネルギパルスを印加することによって、しきい値変化材料に付随したしきい値電圧が得られる。一実施例では、このしきい値変化材料はカルコゲン化物材料である。Ｖ_thを変化させることのできる材料のしきい値電圧Ｖ_thを調節することに関するより詳しい情報は、本願と同じ日付で提出された「メモリセルのしきい値電圧を調節する方法」に関する関連米国特許出願第 号（特許事務所文書番号第ＭＸＩＣＰ０２０号）に開示されている。この関連出願の開示の全体は、この参照により本明細書に組込まれる。しきい値電圧より高ければ、各段階に付随する電流は判別可能である。したがって、対応する状態を、電流を検出することによって判定しても良い。よって、１つのメモリコアセル内に多数の状態が存在して、異なる状態が検出された電流に対応しても良い。

図２は、典型的なカルコゲン化物メモリアレイの一部分を示す簡略模式図である。メモリアレイ部１１２が、ワード線１０８ａ，１０８ｂと、ビット線１１０ａ，１１０ｂと、トランジスタ素子１０４と、カルコゲン化物素子１０６と、を備えている。トランジスタ素子１０４は、対応するワード線およびビット線からのカルコゲン化物素子１０６へのアクセスを可能にする切換え（steering）素子すなわちアクセストランジスタとして機能する。例えば、トランジスタ素子１０４は、アクセスＰ−Ｎダイオード、バイポーラジャンクショントランジスタ（BJT:bipolar junction transistor）、またはその他の適切なトランジスタ、であって良い。カルコゲン化物素子１０６がメモリ素子として機能することは理解されるであろう。

図３は、異なるしきい値電圧を設定するために異なるプログラミングパルスがしきい値変化材料に印加された場合の正規化電流（Ｉ）と正規化電圧（Ｖ）との関係の曲線を示す図である。上述の関連出願（特許事務所文書番号第ＭＸＩＣＰ０２０号）で説明してあるように、カルコゲン化物のＶ_thを、この膜にエネルギを付与することによって調節しても良い。したがって、単一のメモリコアセル内に異なるＶ_thが存在しても良い。セルをプログラムするためには、選択したセルの切換えトランジスタを動作させて、そのセルに或るエネルギパルスを印加しても良い。エネルギパルスは或る期間および波形（ｐｒｏｆｉｌｅ）を有している。例えば、セルをプログラムするために、０．１Ｖ〜２０Ｖの電圧を印加しても良い。一実施例では、期間は１ｎｓ〜１０００ｎｓであっても良い。異なるプログラミングパルスが異なるＶ_thを生じることは、当業者ならば理解できるであろう。図３に示した様々な状態には、４つのしきい値電圧（Ｖ_th）が付随している。つまり、Ｖ_th1は第１の状態に対応しており、Ｖ_th2は第２の状態に対応しており、Ｖ_th3は第３の状態に対応しており、Ｖ_th4は第４の状態に対応している。

下表１は、図３に示した４つの状態に関する真理表である。表から分かるように、状態１は、読出し電圧Ｖ_aがＶ_th1とＶ_th2との間にある場合に設定される。状態１および２は、読出し電圧Ｖ_bがＶ_th2とＶ_th3との間にある場合に設定される。状態１、２、および３は、読出し電圧Ｖ_cがＶ_th3とＶ_th4との間にある場合に設定される。状態１、２、３、および４は、読出し電圧Ｖ_dがＶ_th4より大きい場合に設定される。

図４は、しきい値変化材料に付随するマルチレベル状態を読出すための方法操作を示すフロー図である。この方法では、最初に、読出し電圧Ｖ_bで電流を測定する判定操作１２２が行われる。電流が高レベル（オン）である場合には処理が操作１２４に進む。この場合、状態は状態１または状態２ということになる。次いで、処理が判定操作１２６に進み、読出し電圧Ｖ_aで電流が測定される。電流が高レベル（オン）である場合には、枠１２８に示したように、この状態は状態１に対応する。判定操作１２６で測定した電流が低レベル（オフ）である場合は状態２（枠１３０）に対応する。判定操作１２２に戻って、Ｖ_bで測定した電流が低レベル（オフ）である場合には、枠１３２に示したように、状態３または状態４ということになる。次いで、処理が判定操作１３４に進み、電圧Ｖ_cで電流が測定される。Ｖ_cで測定した電流が高レベル（オン）である場合には、この状態は状態３（枠１３６）に対応する。Ｖ_cで測定した電流が低レベル（オフ）である場合には、枠１３８に示したように、この状態は状態４に対応する。

図５は、図４に示したものとは別の、しきい値変化材料のマルチレベル状態を読出すための方法操作を示すフロー図である。この方法では、最初に、電圧Ｖ_aで電流を測定する判定操作１４０が行われる。読出し電圧Ｖ_aに付随する電流が高レベル（オン）である場合には処理が操作１４２に進む。この場合、状態は状態２、３、または４ということになる。次いで、処理が判定操作１４４に進み、読出し電圧Ｖ_bで電流が測定される。Ｖ_bに付随する電流が高レベル（オン）である場合には、枠１４６に示したように、状態３または状態４に対応する。次いで、処理が判定操作１４８に進み、電圧Ｖ_cで電流が測定される。Ｖ_cでの電流が高レベル（オン）である場合には、枠１５０に示したように、状態３に対応する。判定操作１４８で測定した電流が低レベル（オフ）である場合は状態４（枠１５６）に対応する。判定操作１４４においてＶ_bで測定した電流が低レベル（オフ）である場合には、枠１５４に示したように、状態２と同定される。判定操作１４０に戻って、Ｖ_aで測定した電流が低レベル（オフ）である場合には、枠１５２に示したように、状態１と同定される。

要約すれば、本明細書ではマルチレベルカルコゲン化物メモリを説明した。マルチレベルデータが、異なるしきい値電圧を用いて記憶される。一実施例では、異なるエネルギパルスを印加することによってしきい値電圧が調整される（異なるエネルギパルスを印加することによってしきい値電圧を調整することに関するより詳しい情報は参照によって本明細書に組込まれている）。更に、２つの読出し方法を説明した。各読出し方法において読出し電圧がしきい値電圧より高くなることに留意されたい。したがって、しきい値変化材料のしきい値電圧を変化させることによってマルチレベルメモリが実現できる。上述のように、本発明の一実施例としてマルチレベル不揮発性ランダムアクセスメモリを実現しても良い。抵抗値に基づいたモデルとは異なり、読出し検出の幅が非常に大きいので、マルチレベル段階が容易に判別できる。電流読出しを用いることにより著しい特徴が得られる。更に、その他の方法による読出し速度、つまり抵抗値読出しに付随する速度、に比べて、高い読出し速度が得られる。

本明細書では、本発明をいくつかの実施例を用いて説明した。本発明の明細書および実施例を考察すれば、本発明のその他の実施例も可能であることが当業者には明らかであろう。上述の実施例および好適な特徴は例示であって、本発明の範囲は添付した請求範囲およびそれに同等のものによって規定されることに留意されたい。

本明細書に組込まれてその一部分を構成する添付図面は、本発明の実施例を例示するために添付したのであり、記載と共に参照されて本発明の原理を説明するためのものである。

マルチレベルカルコゲン化物ランダムアクセスメモリ（ＲＡＭ）における電流に対する抵抗の関係を示すグラフである。 典型的なカルコゲン化物メモリアレイの一部分を示す簡略模式図である。 異なるしきい値電圧を設定するために異なるプログラミングパルスがしきい値変化材料に印加された場合の正規化電流（Ｉ）と正規化電圧（Ｖ）との関係の曲線を示す図である。 しきい値変化材料に付随するマルチレベル状態を読出すための方法操作を示すフロー図である。 図４に示したものとは別の、しきい値変化材料のマルチレベル状態を読出すための方法操作を示すフロー図である。

符号の説明

１０２ 線
１０４ トランジスタ素子
１０６ カルコゲン化物素子
１０８ａ，１０８ｂ ワード線
１１０ａ，１１０ｂ ビット線
１１２ メモリアレイ部

Claims (18)

1. ワード線と、
   ビット線と、
   ワード線およびビット線に電気的に接続されたコアセルであって、このコアセルはしき値変化材料としてのカルコゲン化物材料を備えており、当該カルコゲン化物材料はプログラムされて記憶用の少なくとも４つのレベルが設定されるのであり、記憶用の前記レベルの各々は対応する少なくとも４つのしきい値電圧に関連づけられているコアセルを有するマルチレベルメモリ素子を備え、
   マルチレベルメモリ素子に読出し電圧を印加する手段と、
   読出し電圧に付随する電流の状態を判定する手段と、
   この電流に基づいてマルチレベルメモリ素子のアクセス状態を判定する手段と、
   マルチレベルメモリ素子に読出し電圧を印加する操作が、読出し電圧に付随する電流の状態がオン状態である際にはマルチレベルメモリ素子に異なる値の読出し電圧を印加する手段と、
   を備えているマルチレベルメモリ。
2. 前記コアセルに電気的に接続された切換え（steering）要素を更に備えている請求項１に記載のマルチレベルメモリ。
3. 前記切換え要素がアクセストランジスタである請求項２に記載のマルチレベルメモリ。
4. 前記切換え要素がアクセスＰ−Ｎダイオードである請求項２に記載のマルチレベルメモリ。
5. 前記切換え要素がアクセスバイポーラジャンクショントランジスタ（BJT:bipolar junction transistor）である請求項２に記載のマルチレベルメモリ。
6. 前記対応するしきい値電圧の各々が互いに異なっている請求項１に記載のマルチレベルメモリ。
7. 前記対応するしきい値電圧の各々が、対応する電流に関連づけられている請求項１に記載のマルチレベルメモリ。
8. 前記マルチレベルメモリコアの各レベルが記憶用の所定の状態を規定し、この状態が電流の差によって検出される請求項１に記載のマルチレベルメモリ。
9. 前記マルチレベルメモリコアが不揮発性ランダムアクセスメモリである請求項１に記載のマルチレベルメモリ。
10. ワード線およびビット線に電気的に接続されたコアセルがしきい値変化材料としてのカルコゲン化物材料を備えており、当該カルコゲン化物材料はプログラムされて記憶用の少なくとも４つのレベルが設定され、記憶用の前記レベルの各々は対応する少なくとも４つのしきい値電圧に関連づけられているコアセルを有するマルチレベルメモリ素子を読出す方法であって、
    マルチレベルメモリ素子に読出し電圧を印加することと、
    読出し電圧に付随する電流の状態を判定することと、
    この電流に基づいてマルチレベルメモリ素子のアクセス状態を判定することと、
    マルチレベルメモリ素子に読出し電圧を印加する操作が、読出し電圧に付随する電流の状態がオン状態である際にはマルチレベルメモリ素子に異なる値の読出し電圧を印加すること、
    を備えているマルチレベルメモリ素子を読出す方法。
11. 前記読出し電圧が、隣接する少なくとも４つのしきい値電圧の間にある請求項１０に記載の方法。
12. マルチレベルメモリ素子をプログラムすることを更に備えている請求項１０に記載の方法。
13. マルチレベルメモリ素子を前記プログラムすることが、
    ０．１Ｖと２０Ｖとの間の電圧を印加することを備えている請求項１２に記載の方法。
14. ０．１Ｖと２０Ｖとの間の電圧を前記印加することが、
    １ｎｓと１，０００ｎｓとの間だけ電圧を印加することを備えている請求項１３に記載の方法。
15. 前記マルチレベルメモリ素子が不揮発性メモリ素子である請求項１０に記載の方法。
16. マルチレベルメモリ素子を前記プログラムすることが、
    切換えトランジスタを動作させることを備えている請求項１２に記載の方法。
17. ワード線およびビット線に電気的に接続されたコアセルがしきい値変化材料としてのカルコゲン化物材料を備えており、当該カルコゲン化物材料はプログラムされて記憶用の少なくとも４つのレベルが設定され、記憶用の前記レベルの各々は対応する少なくとも４つのしきい値電圧に関連づけられているコアセルを有するマルチレベルメモリ素子の各レベルを読出す方法であって、
    マルチレベルメモリ素子のカルコゲン化物材料に読出し電圧を印加することと、
    この電圧に関連する電流を検出して、前記レベルの各々を互いに判別することと、
    マルチレベルメモリ素子に読出し電圧を印加する操作が、読出し電圧に付随する電流の状態がオン状態である際にはマルチレベルメモリ素子に異なる値の読出し電圧を印加することと、
    を備えているマルチレベルメモリ素子の各レベルを読出す方法。
18. マルチレベルメモリ素子のカルコゲン化物材料に別の電圧を印加することと、
    この別の電圧に関連する電流を検出することと、
    この別の電圧に関連する電流のレベルを判定することと、を更に備えている請求項１７に記載の方法。

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