JP5580351B2 - 成長基板及び発光素子 - Google Patents

成長基板及び発光素子 Download PDF

Info

Publication number
JP5580351B2
JP5580351B2 JP2012014864A JP2012014864A JP5580351B2 JP 5580351 B2 JP5580351 B2 JP 5580351B2 JP 2012014864 A JP2012014864 A JP 2012014864A JP 2012014864 A JP2012014864 A JP 2012014864A JP 5580351 B2 JP5580351 B2 JP 5580351B2
Authority
JP
Japan
Prior art keywords
buffer layer
growth substrate
light emitting
silicon substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012014864A
Other languages
English (en)
Other versions
JP2012244155A (ja
Inventor
リー・ジョンシク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Innotek Co Ltd
Original Assignee
LG Innotek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Innotek Co Ltd filed Critical LG Innotek Co Ltd
Publication of JP2012244155A publication Critical patent/JP2012244155A/ja
Application granted granted Critical
Publication of JP5580351B2 publication Critical patent/JP5580351B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/183Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02513Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明の実施例は、半導体物質を成長するための成長基板及び発光素子に関する。
発光素子は、化合物半導体のPN接合ダイオードに順方向電流が流れるときに光を発する現象を用いた素子であって、ディスプレイ素子の光源として主に用いられている。このような発光素子は、電球のようなフィラメントが要求されず、振動に強く、長い寿命を持っており、反応速度が速いなどの優れた特性を示す。
サファイア基板上にエピ層(epi layer)を成長することが一般的であるが、シリコン基板上にエピ層を成長する技術が開発されている。但し、シリコン基板上に窒化物半導体層(例えば、GaN層)を成長する上で、シリコン基板とGaN層との間に格子定数及び熱膨張係数の差が存在して、結晶欠陥が生じ得る。
本発明の実施例は、歪みを減少し、品質を向上させることができる成長基板及び発光素子を提供する。
本発明の実施例による成長基板は、ベース基板と、前記ベース基板上に形成され、前記ベース基板の一部を露出する第1バッファ層と、前記第1バッファ層及び前記露出されたベース基板を覆い、前記ベース基板と共晶反応する物質からなる第2バッファ層と、前記第2バッファ層上に形成される第3バッファ層とを備え、前記第2バッファ層はボイド(void)を含む。
前記ベース基板は、シリコン基板であってもよい。
前記第1バッファ層は、前記ベース基板の一部を露出するピンホール(pin hole)、または、互いに離隔するアイルランドを含むことができる。前記第2バッファ層は、前記第1バッファ層よりも低い融点温度を有する物質であってもよい。前記第3バッファ層は、前記第1バッファ層と同一の物質であってもよい。
前記第2バッファ層は、AlGa(1−x−y)N(0x+y1、00.5、M=In及び/またはB)で構成される窒化物半導体であってもよい。前記第1バッファ層及び前記第3バッファ層は、AlInGa(1−x−y)N(0<x+y<1、00.5)で構成される窒化物半導体であってもよい。前記第2バッファ層のAlの含量は、前記第1バッファ層及び前記第3バッファ層のAlの含量よりも小さくてもよい。
前記ボイドは、前記シリコン基板と前記第3バッファ層との間に形成されることができる。前記ボイドの下部の前記シリコン基板の部分は穴を含むことができる。前記第2バッファ層はGaSiを含むことができる。前記第3バッファ層の厚さは、前記第1バッファ層の厚さよりも大きくてもよい。
本発明の実施例による発光素子は、シリコン基板と、前記シリコン基板上に形成され、前記シリコン基板の一部を露出する第1バッファ層と、前記第1バッファ層及び前記露出されたシリコン基板を覆い、前記シリコン基板と共晶反応する物質からなる第2バッファ層と、前記第2バッファ層上に形成される第3バッファ層と、前記第3バッファ層上に形成される発光構造物とを備え、前記第2バッファ層はボイドを含む。
前記第1バッファ層は、前記ベース基板の一部を露出するピンホール、または、互いに離隔するアイルランドを含むことができる。
前記第2バッファ層は、前記第1バッファ層よりも低い融点温度を有する物質であってもよい。
前記第2バッファ層は、AlGa(1−x−y)N(0x+y1、00.5、M=In及び/またはB)で構成される窒化物半導体であってもよい。前記第1バッファ層及び前記第3バッファ層は、AlInGa(1−x−y)N(0<x+y<1、00.5)で構成される窒化物半導体であってもよい。
前記第2バッファ層のAlの含量は、前記第1バッファ層及び前記第3バッファ層のAlの含量よりも小さくてもよい。前記ボイドの下部の前記シリコン基板の部分は穴を含むことができる。前記第2バッファ層はGaSiを含むことができる。
本発明の実施例は、歪みを減少し、品質を向上させることができる。
本発明の実施例による発光素子の製造方法を示す図である。 本発明の実施例による発光素子の製造方法を示す図である。 本発明の実施例による発光素子の製造方法を示す図である。 本発明の実施例による発光素子の製造方法を示す図である。 図4に示すボイドの一部拡大図を示す。 他の実施例による発光素子の製造方法を示す図である。 他の実施例による発光素子の製造方法を示す図である。 他の実施例による発光素子の製造方法を示す図である。 他の実施例による発光素子の製造方法を示す図である。 図9に示すボイドの拡大図を示す。 ガリウム-シリコンの平衡状態図を示す。 第1実施例によるボイドを有する第2バッファ層を示す図である。 第2実施例によるボイドを有する第2バッファ層を示す図である。 本発明の一実施例による発光素子を示す図である。 本発明の一実施例による発光素子を含む発光素子パッケージを示す図である。 本発明の一実施例による発光素子パッケージを含む照明装置の分解斜視図である。 本発明の一実施例による発光素子パッケージを含む表示装置を示す図である。 図17aに示す表示装置の光源部分の断面図である。
以下、各実施例は、添付の図面及び各実施例についての説明を通じて明白になる。実施例の説明において、各層(膜)、領域、パターンまたは構造物が基板、各層(膜)、領域、パッドまたはパターンの“上(on)”にまたは“下(under)”に形成されると記載される場合において、“上(on)”と“下(under)”は、“直接(directly)”または“別の層を介在して(indirectly)”形成されることを全て含む。また、各層の上または下は、図面を基準にして説明する。
図面において、大きさは、説明の便宜及び明確性のために誇張または省略されるか、または概略的に図示されている。また、各構成要素の大きさは実際の大きさを全的に反映するものではない。また、同一の参照符号は、図面の説明を通じて同一の要素を示す。以下、添付の図面を参照して、実施例による発光素子、その製造方法、及び発光素子パッケージを示す。
図1乃至図4は、本発明の実施例による発光素子の製造方法を示す。
図1を参照すると、シリコン基板110上にシリコン基板110の一部を露出させる第1バッファ層120を成長させる。このとき、第1バッファ層120は、シリコン基板110の一部分を露出させる複数のピンホール125を有する構造であってもよい。
第1バッファ層120の成長方法は、有機金属化学蒸着法(MOCVD;Metal Organic Chemical Vapor Deposition)、または化学蒸着法(CVD;Chemical Vapor Deposition)が例示される。
例えば、アルミニウムソースを使用して、AlInGa(1−x−y)N(0<x+y<1、00.5)で構成される第1バッファ層120を形成することができる。このとき、ピンホール125は六角錐の形状であってもよいが、これに限定されず、円筒、または多面体形状などのように多様な形状としてもよい。
図2を参照すると、ピンホール125が形成された第1バッファ層120及び露出されたシリコン基板110上に、第2バッファ層用物質130を覆う。
第2バッファ層用物質130は、ピンホール125を埋め、第1バッファ層120上に一定の厚さを有することができる。このとき、第2バッファ層用物質130は、ピンホール125によって露出されたシリコン基板110と接触することができる。
第2バッファ層用物質130の形成方法は、有機金属化学蒸着法(MOCVD;Metal Organic Chemical Vapor Deposition)、化学蒸着法(CVD;Chemical Vapor Deposition)、または分子線成長法(MBE;Molecular Beam Epitaxy)が例示される。
ここで、第2バッファ層用物質130は、第1バッファ層120よりも低い融点温度を有する物質から形成することができる。例えば、第2バッファ層用物質130は、シリコン基板110と共晶(eutectic)反応する物質であって、共晶反応によって、第2バッファ層用物質130の融点が第1バッファ層120の融点よりも低くなることができる。
第2バッファ層用物質130は、AlGa(1−x−y)N(0x+y1、00.5、M=インジウム(IN)及び/またはホウ素(B))で構成される窒化物半導体から形成することができる。ここで、第2バッファ層用物質130のAl含量は、第1バッファ層120のAl含量より小さくなるように調節する。これによって、第2バッファ層用物質130のGa含量は、相対的に第1バッファ層120のGa含量より大きくなって、第2バッファ層用物質130の融点が第1バッファ層120の融点より低くなることができる。
図11は、ガリウム-シリコン(Ga-Si)の平衡状態図を示す。すなわち、ガリウムとシリコンの共晶反応によって融点の変化を説明するための図である。x軸は、ガリウム-シリコンにおいてシリコン(Si)の相対的な含量(%)を示し、y軸は、これによるガリウム-シリコンの融点を示す。
図11を参照すると、ガリウム(Ga)の含量が増加するにつれて、融点が低下することが分かる。例えば、シリコンの融点は1400℃程度で、Gaの融点は29.8℃程度であるが、Ga(20%)-Si(80%)の共晶反応物の融点は、約1000℃に低くなることができる。
したがって、第2バッファ層用物質130を形成したあと、または、第2バッファ層用物質130を形成する過程で、共晶反応のための融点以上の熱工程が進行すると、第1バッファ層120は融解されないが、第2バッファ層用物質130の一部は基板110と共晶反応して融解され得る。
第2バッファ層用物質130のガリウム(Ga)は、シリコン基板110のシリコン(Si)と共晶反応して非結晶質のGaSi 132に変換され、且つ、第2バッファ層用物質130の窒素(N)は蒸発できる。共晶反応する第2バッファ層用物質130部分の密度が変化し、窒素が蒸発することによって、ピンホール125内にはボイド152(図4及び図5参照)が形成されることができる。
熱工程を進行し続けると、これによって第2バッファ層用物質130は、ボイド152を含む第2バッファ層130A(図3及び図4参照)に変形され得る。
次に、図3乃至図4を参照すると、第2バッファ層物質130上に第3バッファ層135を形成する。
第3バッファ層135は、第1バッファ層120と同一の物質、例えば、AlInGa(1−x−y)N(0<x+y<1、00.5)で構成される窒化物半導体から形成することができる。第3バッファ層135は、第1バッファ層120と同様に、シリコン基板110と共晶反応しない物質であってもよい。
第3バッファ層135上に半導体層140を形成する。例えば、半導体層140は、光を発生する発光構造物であってもよい。以下、実施例では、半導体層140を発光構造物として説明するが、これに限定されない。
発光構造物140は、第1導電型半導体層142、活性層144、及び第2導電型半導体層146を含むことができ、これについては後述する。
第3バッファ層135は、発光構造物140と第2バッファ層130Aとの間に形成され、第1バッファ層120と同一の物質で構成して、第2バッファ層物質130がこれ以上共晶反応しないようにする役割を果たす。第3バッファ層135は、共晶反応を、シリコン基板110と第2バッファ層用物質130との間のみに限定させる。第2バッファ層物質130がシリコン基板110と共晶反応して融解されるとき、第3バッファ層135は融解されないため、共晶反応が発光構造物140に拡散するのを防止することができる。第3バッファ層135の厚さは、第1バッファ層120の厚さよりも大きくてもよい。
図3では、共晶反応によってピンホール125内に形成されるGaSi 132を示し、図4では、共晶反応がさらに進行して、第1バッファ層120の上部に位置する第2バッファ層130Aの部分130−1が、GaSiに変換されることを示し、ピンホール125の内部にはボイド152が形成されることを示す。
共晶反応がますます深化するにつれて、第1バッファ層120上に位置する第2バッファ層130Aの部分にもボイド152が形成されることができる。実施例では、ピンホール125内にボイド152が形成され、第1バッファ層120の上部に位置する第2バッファ層130Aの部分130−1がGaSiに変換されることを示したが、これに限定されない。他の実施例では、工程条件によって、ボイド152の大きさ、及びGaSiに変換される第2バッファ層130Aの部分の範囲などが変更可能である。
この時に形成されるボイド152の大きさは、工程時間、温度、第1バッファ層120と第2バッファ層130Aの厚さ及び密度、そしてピンホール125の大きさによって決定され得る。
ボイド152が形成されることによって露出された第2バッファ層130Aの下面は、第1バッファ層120の上部面と、高さが同一であっても、または異なってもよい。
例えば、シリコン基板110の表面から、ボイド152によって露出される第2バッファ層130Aの下面の間の距離は、第1バッファ層120の厚さと同一であってもよい。
または、シリコン基板110の表面から、ボイド152によって露出される第2バッファ層130Aの下面の間の距離は、第1バッファ層120の厚さより小さくても、または同一であってもよい。または、シリコン基板110の表面から、ボイド152によって露出される第2バッファ層130Aの下面の間の距離は、第1バッファ層120の厚さより大きくてもよい。
図5は、図4に示すボイド152の一部拡大図を示す。図5を参照すると、共晶反応によるガリウム-シリコンの形成および窒素の蒸発によって、ピンホール125内にはボイド152が形成され、ボイド152の形成によって露出される第1バッファ層120の表面には、非結晶質のGaSi320が残留することができる。また、ピンホール125を通じて第2バッファ層用物質130と接触するシリコン基板110の部分にも、共晶反応によって、穴またはボイド310が生じ得る。
発光構造物140は、有機金属化学蒸着法(MOCVD;Metal Organic Chemical Vapor Deposition)、化学蒸着法(CVD;Chemical Vapor Deposition)、プラズマ化学蒸着法(PECVD;Plasma−Enhanced ChemicAl Vapor Deposition)、分子線成長法(MBE;Molecular Beam Epitaxy)、水素化物気相成長法(HVPE;Hydride Vapor Phase Epitaxy)などの方法を用いて形成することができできる。
上述の方法によって、第3バッファ層135上に第1導電型半導体層142、活性層144、及び第2導電型半導体層146を順次に形成することができる。
第1導電型半導体層142は、第3バッファ層135上に形成され、第1導電型ドーパントがドープされた3族−5族元素の化合物半導体であってもよい。第1導電型半導体層142は、InAlGa1−x−yN(01、01、0x+y1)の組成式を有する半導体材料、例えば、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP、AlGaInPなどから選択されることができ、Si、Ge、Sn、Se、Teなどのn型ドーパントがドープされることができる。
活性層144は、第1導電型半導体層142及び第2導電型半導体層146から提供される電子(electron)及び正孔(hole)の再結合(recombination)過程で発生するエネルギーによって光を生成することができる。前記活性層144は、InAlGa1−x−yN(01、01、0x+y1)の組成式を有する半導体材料を含むことができる。活性層144は、単一量子井戸構造、多重量子井戸構造(MQW)、量子ドット構造または量子線構造のうちいずれか1つを有することができる。
第2導電型半導体層146は、第2導電型ドーパントがドープされた3族−5族元素の化合物半導体であってもよい。第2導電型半導体層146は、InAlGa1−x−yN(01、01、0x+y1)の組成式を有する半導体材料、例えば、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP、AlGaInPなどから選択されることができ、Mg、Zn、Ca、Sr、Baなどのp型ドーパントがドープされることができる。
活性層144と第1導電型半導体層142との間、または、活性層144と第2導電型半導体層146との間には、導電型クラッド層(clad layer)を形成することもでき、導電型クラッド層はAlGaN系半導体で形成することができる。
また、格子定数の差による転位(dislocation)防止のために、第3バッファ層135と第1導電型半導体層142との間に超格子層(図示せず)を形成することができる。このとき、超格子層はAlGaN層であってもよい。
一般に、シリコン基板上にGaN層を成長させる上で、GaNとSiとの間の格子定数の差によるストレーンを減少させ、GaとSiが共晶反応してGaN層の下面が溶けること(以下、「メルトバック(melt-back)」という。)を防ぐために、シリコン基板とGaN層との間にAlN層またはAlGaN層のような窒化物層を形成する。
しかし、窒化物を用いた応力緩和効果は充分に大きくないため、ウエハボーイング(wafer bowing)現象が生じ得る。ボーイング現象とは、GaN層の成長完了後、ウエハが反る現象をいう。また、メルトバックを防止するために、AlN層またはAlGaN層の厚さが増加する場合、GaN層の結晶品質が劣化して、発光素子の品質が低下することがある。
しかし、本実施例は、ピンホール125を有する第1バッファ層120を形成したあと、第2バッファ層用物質130とシリコン基板110との間の共晶反応によって、ピンホール125内にボイド152を形成させることで、シリコン基板110とGaNとの間の格子定数の差による歪みを緩和させることができる。
すなわち、シリコン基板110上に、窒化物半導体層130、135、140を成長させる工程を行う間に、シリコン基板110と第3バッファ層135との間の第2バッファ層130Aにボイドが形成される。これによって、シリコン基板110と窒化物半導体層130、135、140との間の格子定数の差に起因する歪みを減少または解消して、良質の窒化物半導体層130、135、140を成長させることができ、発光素子の品質を向上させることができる。
図6乃至図9は、他の実施例による発光素子の製造方法を示す。図1乃至図5に開示された実施例と同一の部分には同一の符号を付し、同一の部分については重複説明を省略する。
図6を参照すると、シリコン基板110上にアイルランド構造(island structure)を有する第1バッファ層220を形成する。ここで、アイルランド構造とは、複数の互いに離隔するアイルランド、例えば222、223が形成される構造のことをいい、アイルランド、例えば222、223間に位置するシリコン基板110の部分は露出され得る。例えば、成長時間を調節して、ピンホール構造またはアイルランド構造を決定することができる。
図7を参照すると、アイルランド構造を有する第1バッファ層220上に第2バッファ層用物質230を形成する。このとき、第2バッファ層用物質230は、アイルランド222、223間に位置するシリコン基板110、及び第1バッファ層220を覆うように形成することができる。第2バッファ層用物質230は、図2に示された第2バッファ層用物質130と同様の方法及び構成で形成することができる。
次に、図8に示すように、第2バッファ層用物質230上に第3バッファ層235を形成する。第3バッファ層235は、図3に示された第3バッファ層135と同様の方法及び構成で形成することができる。
次に、図9に示すように、第3バッファ層235上に発光構造物140を形成する。
窒化物半導体層235、140を形成する段階を行う間に、シリコン基板110と第2バッファ層用物質230は、共晶反応(eutectic reaction)して、シリコン基板110と第3バッファ層235との間にボイド252を含む第2バッファ層230Aを形成することができる。また、このような共晶反応は、第2バッファ層用物質230の形成段階でも生じ得る。
例えば、シリコン基板110のシリコン(Si)と第2バッファ層用物質230に含まれるガリウム(Ga)とが共晶反応して、GaSi232を形成することができる。図8に示すように、共晶反応によって、アイルランド222、223間に位置する第2バッファ層用物質230は、GaSi232に漸次変換されることができる。また、図9に示すように、アイルランド222、223上に位置する第2バッファ層230Aの部分230−1もGaSiに漸次変換されることができる。このとき、アルミニウム(Al)を含む第1バッファ層220は、第2バッファ層用物質230に比べて融点が高いため、シリコン(Si)と共晶反応をしない。
第2バッファ層用物質230のガリウム(Ga)は、シリコン基板110のシリコン(Si)と共晶反応して、非結晶質のGaSiに変換され、第2バッファ層用物質230の窒素(N)は蒸発され得る。共晶反応する第2バッファ層230Aの密度が変化し、窒素が蒸発することによって、アイルランド222、232間にボイド252が形成されることができる。このとき、ボイド252内には非結晶質のGaSiが残留することができる。
図8では、共晶反応によって、アイルランド222、223間に形成されるGaSi232を示し、図9では、共晶反応がさらに進行して、第1バッファ層220の上部に位置する第2バッファ層230Aの部分230−1がGaSiに変換され、アイルランド222、223間にはボイド252が形成されることを示す。
本実施例では、アイルランド222、223間にボイド252が形成され、第1バッファ層220の上部に位置する第2バッファ層230Aの部分が全てGaSiに変換されることを示したが、実施例は、これに限定されず、第1バッファ層220の上部に位置する第2バッファ層230Aの部分にもボイドが形成されることができる。すなわち、工程条件によって、ボイド252の大きさ、及びGaSiに変換される第2バッファ層230Aの範囲などが変更可能である。
ボイド252が形成されることによって露出された第2バッファ層230Aの下面は、第1バッファ層220の上部面と、高さが同一であっても、または異なってもよい。
図12は、第1実施例によるボイド252−1を有する第2バッファ層230’を示す。
図12を参照すると、ボイド252−1が形成されることによって露出された第2バッファ層230’の下面610−1は、第1バッファ層220の上部面620よりも低く形成することができる。すなわち、シリコン基板210の表面から、ボイド252−1によって露出された第2バッファ層230’の下面610−1の間の距離D2は、第1バッファ層220の厚さD1より小さくても、または同一であってもよい(D2D1)。
図13は、第2実施例によるボイド252−2を有する第2バッファ層230”を示す。
図13を参照すると、ボイド252−2が形成されることによって露出された第2バッファ層230”の下面610−2は、第1バッファ層220の上部面620よりも高く形成することができる。すなわち、シリコン基板210の表面から、ボイド252−2によって露出された第2バッファ層230”の下面610−2の間の距離D2は、第1バッファ層230”の厚さD1より大きくてもよい(D2>D1)。
また、図12及び図13に示された第2バッファ層230'、230”は、GaSiを含むことができ、GaSiを含む度合いは、工程条件によって異なってもよい。例えば、第2バッファ層230'、230”は、全体がGaSi層であるか、または部分的にGaSi層を含むことができる。
図10は、図9に示されたボイド252の拡大図を示す。
図10を参照すると、共晶反応によるガリウム-シリコンの形成および窒素の蒸発によって、シリコン基板110と第3バッファ層235との間には、ボイド252が形成されることができる。また、図7に示された第2バッファ層用物質230と接触するシリコン基板110の部分には、共晶反応によって、穴または溝330が形成されることができる。ボイド252の形成によって露出される第1バッファ層220、及びシリコン基板110の穴330の表面には、非結晶質のGaSi340が残留することができる。
また、ボイド252によって露出される第2バッファ層230Aの下面は、共晶反応によって、ラフネス630(roughness)を有することができる。このようなラフネス630は、入射される光を乱反射させることができるので、発光素子の光抽出効率を向上させることができる。
本実施例は、シリコン基板110上に窒化物半導体層230、235、140を成長させる工程を行う間に、シリコン基板110と第3バッファ層235との間にボイド252が形成されることによって、シリコン基板110と窒化物半導体層230、235、140との間の格子定数の差によるストレーンを減少または解消して、発光素子の品質を向上させることができる。
図14は、本発明の一実施例による発光素子100を示す。図1乃至図10に開示された実施例と同一の部分には同一の符号を付し、同一の部分については重複説明を省略する。図14に示された発光素子100は、発光素子を示す。
図14を参照すると、発光素子100は、成長基板、発光構造物140、伝導層160、第1電極172、及び第2電極174を備える。
成長基板は、ベース基板110(base substrate)、第1バッファ層420、第2バッファ層430A、及び第3バッファ層135を備える。ベース基板110は、半導体成長のための基板、例えばシリコン基板であってもよいが、これに限定されない。
第1バッファ層420は、シリコン基板110上に配置される。第1バッファ層420は、図1に示された第1バッファ層120、または、図6に示された第1バッファ層220であってもよい。
第1バッファ層420は、図1に示されたピンホール125を有する構造であるか、または図6に示されたアイルランド222、223を含む構造であってもよい。第1バッファ層420の組成は、上述したのと同一であってもよい。
第2バッファ層430Aは、第1バッファ層420上に配置され、第2バッファ層430Aとシリコン基板110との間にはボイド452が形成される。このとき、ボイド452は、図4に示されたボイド152、または、図9に示されたボイド252であってもよい。
例えば、ボイド452は、第2バッファ層130−1とシリコン基板110との間に位置するピンホール125の内部に形成されることができる。または、ボイド452は、第2バッファ層230−1とシリコン基板110との間に位置するアイルランド222、223間に形成されることができる。
ボイド452は、ピンホールの形状であるか、または円筒形、多面体、多角錐の形状であってもよい。
第2バッファ層430Aは、AlGa(1−x−y)N(0x+y1、00.5、M=In及び/またはB)で構成される窒化物半導体であってもよく、第2バッファ層430Aは、ボイド452及びGaSi430を含むことができる。第2バッファ層430Aは、上述した実施例130A、230Aのうちいずれか1つであってもよい。
発光構造物140は、第2バッファ層430A上に配置される。第3バッファ層135は、発光構造物140と第2バッファ層430Aとの間に配置される。
発光構造物140は、第1導電型半導体層142、活性層144、及び第2導電型半導体層146を含むことができる。発光構造物140は、第1導電型半導体層142の一部を露出させる。例えば、発光構造物140は、第2導電型半導体層146、活性層144、及び第1導電型半導体層142の一部がメサエッチング(mesa etching)された構造であってもよい。
伝導層160は、全反射を減少させるだけでなく、透光性がよいので、活性層144から第2導電型半導体層146に放出される光の抽出効率を増加させることができる。伝導層160は、発光波長に対して透過率の高い透明な酸化物系物質からなることができる。
伝導層160は、透明伝導性酸化物層、例えば、ITO(Indium Tin Oxide)、TO(Tin Oxide)、IZO(Indium Zinc Oxide)、ITZO(Indium Tin Zinc Oxide)、IAZO(Indium Aluminum Zinc Oxide)、IGZO(Indium Gallium Zinc Oxide)、IGTO(Indium Gallium Tin Oxide)、AZO(Aluminum Zinc Oxide)、ATO(Antimony tin Oxide)、GZO(Gallium Zinc Oxide)、IrOx、RuOx、RuOx/ITO、Ni、Ag、Ni/IrOx/Au、またはNi/IrOx/Au/ITOのうち一つ以上を用いて、単層または多層からなることができる。
第1電極172は、第1導電型半導体層142の露出される部分の上に配置することができる。第2電極174は、伝導層160上に配置することができる。第1電極172及び第2電極174は、チタン(Ti)、クロム(Cr)、ニッケル(Ni)、アルミニウム(Al)、白金(Pt)、金(Au)のうち少なくともいずれか1つから形成することができる。
本実施例による発光素子100は、ピンホールを有したりまたはアイルランド構造であるシリコン基板110と第3バッファ層135との間に、ボイド452を有する第2バッファ層430Aを配置することによって、シリコン基板110と窒化物半導体層430、135、140との間の格子定数の差による歪みを減少または解消して、結晶品質(crystalline quality)を向上させることができる。
図15は、実施例による発光素子を含む発光素子パッケージを示す。図15を参照すると、発光素子パッケージは、パッケージボディー510、第1金属層512、第2金属層514、発光素子520、第1ワイヤー522、第2ワイヤー524、反射板530及び樹脂層540を備える。
パッケージボディー510は、一側領域にキャビティ(cavity)を形成した構造である。このとき、キャビティの側壁は傾斜するように形成することができる。パッケージボディー510は、シリコンベースのウエハレベルパッケージ(wafer level package)、シリコン基板、シリコンカーバイド(SiC)、窒化アルミニウム(aluminum nitride、AlN)などのように、絶縁性または熱伝導度が良い基板で形成することができ、複数個の基板が積層される構造であってもよい。実施例は、上述したボディーの材質、構造及び形状に限定されない。
第1金属層512及び第2金属層514は、熱の排出や発光素子の装着を考慮して、互いに電気的に分離されるようにパッケージボディー510の表面に配置される。発光素子520は、第1ワイヤー522及び第2ワイヤー524を介して、第1金属層512及び第2金属層514と電気的に連結される。このとき、発光素子520は、図14に示した発光素子100であってもよい。
例えば、第1ワイヤー522は、発光素子100の第2電極174と第1金属層512とを電気的に連結し、第2ワイヤー524は、第1電極172と第2金属層514とを電気的に連結することができる。
反射板530は、発光素子520から放出された光を、所定の方向に向かうように、パッケージボディー510のキャビティの側壁に形成される。反射板530は、光反射物質からなり、例えば、金属コーティングまたは金属薄片であってもよい。
樹脂層540は、パッケージボディー510のキャビティ内に位置する発光素子520を包囲して、発光素子520を外部環境から保護する。樹脂層540は、エポキシまたはシリコンのような無色透明な高分子樹脂材質からなる。樹脂層540は、発光素子520から放出される光の波長を変化させることができるように、蛍光体を含むことができる。
実施例による発光素子パッケージは、複数個が基板上にアレイされ、発光素子パッケージの光経路上に光学部材である導光板、プリズムシート、拡散シートなどが配置されることができる。このような発光素子パッケージ、基板、光学部材は、バックライトユニットとして機能することができる。
また他の実施例は、上述した各実施例に記載された発光素子または発光素子パッケージを含む表示装置、指示装置、照明システムで具現することができ、例えば、照明システムは、ランプ及び街灯を含むことができる。
図16は、本発明の一実施例による発光素子パッケージを含む照明装置の分解斜視図である。図16を参照すると、本実施例による照明装置は、光を投射する光源750と、前記光源750が内蔵されるハウジング700と、前記光源750の熱を放出する放熱部740と、前記光源750と放熱部740とを前記ハウジング700に結合するホルダー760とを備える。
前記ハウジング700は、電気ソケット(図示せず)に結合されるソケット結合部710と、前記ソケット結合部710と連結され、光源750が内蔵されるボディー部730とを備える。ボディー部730には、1つの空気流動口720が貫通して形成されることができる。
前記ハウジング700のボディー部730上に複数個の空気流動口720が具備されており、前記空気流動口720は、1つの空気流動口からなることもでき、複数個の流動口を、図示のような放射状の配置以外に多様に配置することもできる。
そして、光源750には、基板754上に複数個の発光素子パッケージ752が備えられる。このときに備えられる発光素子パッケージ752は、図6に示された実施例による発光素子パッケージであってもよい。ここで、基板754は、ハウジング700の開口部に挿入可能な形状とすることができ、後述のように、放熱部740に熱を伝達するために熱伝導率の高い物質からなることができる。
そして、光源750の下部にはホルダー760が備えられ、このホルダー760はフレームと、また他の空気流動口とを含むことができる。また、図示されていないが、光源750の下部には光学部材が備えられて、光源750の発光素子パッケージ752から投射された光を拡散、散乱または収斂させることができる。
図17aは、実施例による発光素子パッケージを含む表示装置を示し、図17bは、図17aに示された表示装置の光源部分の断面図である。
図17a及び図17bを参照すると、表示装置は、バックライトユニット及び液晶表示パネル860、トップカバー870(Top cover)、固定部材851、852、853、854を備える。
バックライトユニットは、ボトムカバー810(Bottom cover)と、ボトムカバー810の内部の一側に設けられる発光モジュール880と、ボトムカバー810の前面に配置される反射板820と、反射板820の前方に配置されて、発光モジュール880から発散される光を表示装置の前方に案内する導光板830と、導光板830の前方に配置される光学部材840と、を含む。液晶表示装置860は、光学部材840の前方に配置され、トップカバー870は、液晶表示パネル860の前方に設けられ、固定部材851、852、853、854は、ボトムカバー810とトップカバー870との間に配置され、ボトムカバー810とトップカバー870を共に固定させる。
導光板830は、発光モジュール880から放出される光が面光源の形態で出射するように案内する役割を果たし、前記導光板830の後方に配置される反射板820は、発光モジュール880から放出された光を導光板830の方向に反射させ、光効率を高める役割を果たす。但し、反射板820は、本図面のように別途の構成要素として設けられることもでき、導光板830の後面やボトムカバー810の前面に反射度の高い物質でコーティングされる形態で設けられることも可能である。ここで、反射板820は、反射率が高く、超薄型で使用可能な素材を使用することができ、ポリエチレンテレフタルレート(PolyEthylene Terephtalate;PET)を使用することができる。
そして、導光板830は、発光モジュール880から放出される光を散乱させて、その光が液晶表示パネル860の画面の全領域にわたって均一に分布するようにする。したがって、導光板830は、屈折率と透過率の良い材料からなり、ポリメチルメタクリレート(PolyMethylMethAcrylate;PMMA)、ポリカーボネート(PolyCarbonate;PC)、又はポリエチレン(PolyEthylene;PE)などで形成することができる。
そして、光学部材840が前記導光板830の上部に備えられて、導光板830から出射した光を所定の角度で拡散させる。光学部材840は、導光板830によって導かれた光を液晶表示パネル860の方向に均一に照射させる。
光学部材840としては、拡散シート、プリズムシートまたは保護シートなどの光学シートを選択的に積層したり、マイクロレンズアレイを使うこともできる。このとき、複数個の光学シートを使うこともでき、光学シートは、アクリル樹脂、ポリウレタン樹脂またはシリコン樹脂などの透明樹脂からなることができる。そして、上述したプリズムシート内に蛍光シートが含まれることもできることは、上述した通りである。
そして、光学部材840の前面には液晶表示パネル860を備えることができる。ここで、液晶表示パネル860の他に、光源を必要とする他の種類の表示装置を備えることができることはいうまでもない。
ボトムカバー810上には反射板820が置かれ、反射板820の上には導光板830が置かれる。したがって、反射板820が直接に放熱部材(図示せず)と接触することもできる。発光モジュール880は、発光素子パッケージ881及び印刷回路基板882を含む。発光素子パッケージ881は印刷回路基板882上に実装される。ここで、発光素子パッケージ881は、図15に示された実施例であってもよい。
印刷回路基板882は、ブラケット812上に接合することができる。ここで、ブラケット812は、発光素子パッケージ881の固定の他に、熱放出のために熱伝導率が高い物質からなることができ、図示されていないが、ブラケット812と発光素子パッケージ881との間には熱パッドが備えられて、熱伝達を容易にすることができる。そして、ブラケット812は、図示のように、“L”字状に備えられ、横部812aはボトムカバー810によって支持され、縦部812bは印刷回路基板882を固定することができる。
以上各実施例に説明された特徴、構造、効果などは、本発明の少なくとも一つの実施例に含まれ、必ず一つの実施例にのみ限定されるものではない。さらに、各実施例で例示された特徴、構造、効果などは、実施例の属する分野における通常の知識を有する者によって、他の実施例に対して組み合わせまたは変形して実施する可能である。したがって、これら組み合わせ及び変形に関する内容は、本発明の範囲に含まれるものと解釈すべきである。

Claims (20)

  1. シリコン基板と、
    前記シリコン基板上に形成され、前記シリコン基板の一部を露出する第1バッファ層と、
    前記第1バッファ層及び前記露出されたシリコン基板を覆い、前記シリコン基板と共晶反応する物質からなる第2バッファ層と、
    前記第2バッファ層上に形成される第3バッファ層とを備え、
    前記第2バッファ層は、前記シリコン基板と前記第3バッファ層との間に位置し、前記シリコン基板の一部を露出する第1バッファ層の一部領域内に配置されるボイドを含む、成長基板。
  2. 前記第1バッファ層は、
    前記シリコン基板の一部を露出するピンホール、または、互いに離隔するアイランドを含む、請求項1に記載の成長基板。
  3. 前記第2バッファ層は、前記第1バッファ層よりも低い融点温度を有する物質である、請求項1又は2に記載の成長基板。
  4. 前記第3バッファ層は、前記第1バッファ層と同一の物質である、請求項1〜請求項3のいずれかに記載の成長基板。
  5. 前記第2バッファ層は、
    AlGa(1−x−y)N(0x+y1、00.5、M=In及び/またはB)で構成される窒化物半導体である、請求項1、2ないし4のいずれかに記載の成長基板。
  6. 前記第1バッファ層及び前記第3バッファ層は、
    AlInGa(1−x−y)N(0<x+y<1、00.5)で構成される窒化物半導体である、請求項5に記載の成長基板。
  7. 前記第2バッファ層のAlの含量は、前記第1バッファ層及び前記第3バッファ層のAlの含量よりも小さい、請求項6に記載の成長基板。
  8. 前記第2バッファ層のGaの含量は、前記第1バッファ層及び前記第3バッファ層のGaの含量よりも大きい、請求項6に記載の成長基板。
  9. 前記xは0である、請求項5に記載の成長基板。
  10. 前記yは0である、請求項6に記載の成長基板。
  11. 前記第2バッファ層はGaSiを含む、請求項6に記載の成長基板。
  12. 前記ボイドは、前記ピンホールの内部、または前記アイランド同士間に形成される、請求項2に記載の成長基板。
  13. 前記ボイドは、前記シリコン基板と前記第3バッファ層との間に形成される、請求項1に記載の成長基板。
  14. 前記ボイドの下部の前記シリコン基板の部分は穴を含む、請求項2に記載の成長基板。
  15. 前記ボイドによって前記第2バッファ層の下面の一部が露出される、請求項1に記載の成長基板。
  16. 前記第2バッファ層の前記露出される下面の一部は、前記第1バッファ層の上部面と高さが同一である、請求項15に記載の成長基板。
  17. 前記第2バッファ層の前記露出される下面の一部は、前記第1バッファ層の上部面と高さが異なる、請求項15に記載の成長基板。
  18. 前記第2バッファ層の前記露出される下面の一部には、ラフネス(roughness)が形成される、請求項15に記載の成長基板。
  19. 前記第3バッファ層の厚さは、前記第1バッファ層の厚さよりも大きい、請求項1に記載の成長基板。
  20. 請求項1、2ないし19のいずれかに記載された成長基板と、
    前記成長基板上に形成された発光構造物とを備える発光素子。
JP2012014864A 2011-05-20 2012-01-27 成長基板及び発光素子 Active JP5580351B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110047699A KR101773091B1 (ko) 2011-05-20 2011-05-20 발광 소자 및 그 제조 방법
KR10-2011-0047699 2011-05-20

Publications (2)

Publication Number Publication Date
JP2012244155A JP2012244155A (ja) 2012-12-10
JP5580351B2 true JP5580351B2 (ja) 2014-08-27

Family

ID=45528962

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012014864A Active JP5580351B2 (ja) 2011-05-20 2012-01-27 成長基板及び発光素子

Country Status (5)

Country Link
US (2) US8497493B2 (ja)
EP (1) EP2530746B1 (ja)
JP (1) JP5580351B2 (ja)
KR (1) KR101773091B1 (ja)
CN (1) CN102790148B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5603812B2 (ja) * 2011-03-11 2014-10-08 スタンレー電気株式会社 半導体素子の製造方法
JP5612516B2 (ja) * 2011-03-11 2014-10-22 スタンレー電気株式会社 半導体素子の製造方法
US9000415B2 (en) * 2012-09-12 2015-04-07 Lg Innotek Co., Ltd. Light emitting device
CN103165771B (zh) * 2013-03-28 2015-07-15 天津三安光电有限公司 一种具有埋入式孔洞结构的氮化物底层及其制备方法
KR102098827B1 (ko) * 2013-09-26 2020-04-08 엘지이노텍 주식회사 발광소자 및 발광소자 패키지
CN103510057A (zh) * 2013-10-21 2014-01-15 研创应用材料(赣州)有限公司 制备新型导电氧化铟锡锌材料及薄膜的方法
CN103510047A (zh) * 2013-10-21 2014-01-15 研创应用材料(赣州)有限公司 一种制备新型导电氧化铟锡材料及其薄膜的方法
TWI642205B (zh) * 2013-10-22 2018-11-21 晶元光電股份有限公司 發光元件及其製造方法
TWI619267B (zh) * 2013-10-22 2018-03-21 晶元光電股份有限公司 發光元件及其製造方法
TWI597863B (zh) * 2013-10-22 2017-09-01 晶元光電股份有限公司 發光元件及其製造方法
CN104600161B (zh) * 2013-10-31 2018-10-23 晶元光电股份有限公司 发光元件及其制造方法
JP6185398B2 (ja) * 2014-01-31 2017-08-23 東京エレクトロン株式会社 窒化ガリウム系結晶の成長方法及び熱処理装置
CN104900774B (zh) * 2015-05-07 2017-05-17 西北工业大学明德学院 一种提高led亮度的双缓冲层横向外延生长方法
KR102328457B1 (ko) 2015-05-29 2021-11-18 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자, 발광소자 제조방법 및 이를 구비하는 조명시스템
US10312081B2 (en) 2016-07-15 2019-06-04 University Of Kentucky Research Foundation Synthesis of metal oxide surfaces and interfaces with crystallographic control using solid-liquid-vapor etching and vapor-liquid-solid growth
KR20180069403A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 질화 갈륨 기판의 제조 방법
US10141961B1 (en) 2017-05-18 2018-11-27 Nanosemi, Inc. Passive intermodulation cancellation
WO2019014422A1 (en) 2017-07-12 2019-01-17 Nanosemi, Inc. SYSTEMS AND METHODS FOR CONTROLLING RADIOS MADE WITH DIGITAL PREDISTORSION
US11303251B2 (en) 2017-10-02 2022-04-12 Nanosemi, Inc. Digital predistortion adjustment based on determination of load condition characteristics
KR102611981B1 (ko) * 2017-10-19 2023-12-11 삼성전자주식회사 발광 장치 및 그 제조 방법
US11863210B2 (en) 2018-05-25 2024-01-02 Nanosemi, Inc. Linearization with level tracking

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701513B2 (ja) * 2001-02-16 2011-06-15 サンケン電気株式会社 発光素子及びその製造方法
KR100744933B1 (ko) * 2003-10-13 2007-08-01 삼성전기주식회사 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법
US20080280426A1 (en) * 2007-05-09 2008-11-13 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface
JP5163045B2 (ja) 2007-10-15 2013-03-13 サンケン電気株式会社 エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
US9331240B2 (en) * 2008-06-06 2016-05-03 University Of South Carolina Utlraviolet light emitting devices and methods of fabrication
KR101020473B1 (ko) * 2008-11-26 2011-03-08 한국광기술원 발광소자 및 그의 제조방법
KR101047617B1 (ko) * 2009-05-21 2011-07-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US8350273B2 (en) * 2009-08-31 2013-01-08 Infineon Technologies Ag Semiconductor structure and a method of forming the same
KR101039946B1 (ko) * 2009-12-21 2011-06-09 엘지이노텍 주식회사 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법
JP5277270B2 (ja) * 2010-07-08 2013-08-28 学校法人立命館 結晶成長方法および半導体素子
CN102376830B (zh) * 2010-08-19 2015-07-08 展晶科技(深圳)有限公司 发光二极管及其制造方法

Also Published As

Publication number Publication date
EP2530746B1 (en) 2019-10-02
US20120199810A1 (en) 2012-08-09
EP2530746A3 (en) 2014-12-31
US8497493B2 (en) 2013-07-30
CN102790148A (zh) 2012-11-21
CN102790148B (zh) 2015-12-02
KR20120129444A (ko) 2012-11-28
US20130256632A1 (en) 2013-10-03
JP2012244155A (ja) 2012-12-10
US8686399B2 (en) 2014-04-01
EP2530746A2 (en) 2012-12-05
KR101773091B1 (ko) 2017-08-30

Similar Documents

Publication Publication Date Title
JP5580351B2 (ja) 成長基板及び発光素子
US8304800B2 (en) Light emitting device, light emitting device package, and lighting device system
JP5788210B2 (ja) 発光素子、発光素子パッケージ
JP5971917B2 (ja) 発光素子及び該発光素子を含む映像表示装置
US8421099B2 (en) Light emitting device, light emitting device package, and display device
JP5999884B2 (ja) 発光素子、発光素子パッケージ、及び照明装置
KR101799450B1 (ko) 발광 소자 및 발광 소자 패키지
KR20120070809A (ko) 발광 소자, 및 발광 소자 패키지
KR101838019B1 (ko) 발광 소자 및 그 제조 방법
KR101663192B1 (ko) 발광 소자
US11355672B2 (en) Semiconductor device
KR101850433B1 (ko) 발광 소자
KR101729267B1 (ko) 발광 소자
KR101874573B1 (ko) 발광소자 및 그 발광 소자의 제조 방법
KR101998764B1 (ko) 발광 소자
KR20120050089A (ko) 발광소자 및 그 제조방법
KR102076237B1 (ko) 발광 소자
KR102066621B1 (ko) 발광 소자
KR102504323B1 (ko) 발광 소자
KR20120047714A (ko) 발광 다이오드 소자 및 이의 제조방법
KR101880131B1 (ko) 발광소자 및 그 제조방법
KR101791174B1 (ko) 발광 소자
KR20130064250A (ko) 발광 소자 및 그 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20121005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140624

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140710

R150 Certificate of patent or registration of utility model

Ref document number: 5580351

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250