JP5526597B2 - 表示装置、表示方法 - Google Patents

Description

本発明は、複数の走査線と複数の信号線とを有する表示部を有して画像表示を行う表示装置とその方法とに関する。

特開平４−１０４６７５号公報

例えば液晶ディスプレイや有機ＥＬ(Electro Luminescence)ディスプレイ、プラズマディスプレイ、ＦＥＤ(電界放電ディスプレイ)などといったいわゆるフラットパネルディスプレイ（以下ＦＰＤと略称)が広く普及している。
これらＦＰＤでは、水平方向及び垂直方向の画素を固定的に配列して画像表示を行う、固定画素方式が採用されている。

現状において、ＦＰＤは、例えば従来のＣＲＴ(Cathode Ray Tube)ディスプレイなどと比較して動画像の画質が充分ではなく、その改善が望まれている。例えば動画表示時の問題としては、いわゆる動きボケや、多重像として認識されるジャーキネスなどが挙げられる。
これらの問題は、画面切り替え応答速度の遅さや、特に液晶ディスプレイの場合はホールド型表示であることに起因する。ホールド型表示においては、１フレーム期間において同じ画像が表示され続けるのに対し、観測者は表示された物体が動いていると判断して物体の進行方向に視線を移動させるため、実際の表示位置と視点位置とにずれが生じ、このずれが網膜に蓄積されてボケとして認識されてしまう。

このように動きボケなどの動画質悪化の要因は、画像表示にあたっての時間再現性の低さにある。このため、動画質の向上を図るには、より高いフレームレートを実現して、時間再現性の向上を図ることが有効な手段となる。

より高いフレームレートを実現するための手法としては、隣接する複数の走査線を同時に駆動するという手法を挙げることができる。具体的には、通常は１水平ライン期間につき１本の走査線を駆動するところを、複数の走査線を同時に駆動するというものである。

図４０は、このように複数ラインを同時駆動することでフレームレートの向上を図るための具体的な構成の一例を示している。
なお、この図４０に示す構成は、１水平ライン期間につき隣接する２本の走査線を同時駆動する場合に対応したものである。

図４０において、画素アレイ１００は、いわゆるドットマトリクス方式による画像表示に対応したものであり、図のように複数の走査線１００ａを有する。図示は省略したが、画像アレイ１００にはこれら複数の走査線１００ａとそれぞれ直交するように設けられた複数の信号線を有しており、各走査線１００ａと各信号線との交点となる部分にはそれぞれトランジスタ（スイッチ）と電荷蓄積のためのコンデンサの組が設けられ、該トランジスタとコンデンサの１組により１つの画素が形成される。
或る走査線１００ａに駆動電圧が印加されることで、その走査線１００ａに対して接続された各トランジスタがオンとされて、これらトランジスタを有する各画素への信号値の書き込みが可能な状態となる（アクティブ状態）。その上で、各信号線に対して入力画像（１ライン分）に応じた値による電圧印加を行うことで、上記アクティブ状態とされた走査線１００ａ上の各画素に対し信号値を書き込むことができる。通常は、上記のような駆動電圧の印加による走査線１００ａの選択がライン順次に行われることで、１フレーム分の画像が１ライン順次で表示出力されるものとなる。

図４０に示す構成においては、走査線１００ａに対する駆動電圧印加を行うドライバ（ライン駆動回路）として、図のようにドライバ１０１とドライバ１０２とが設けられる。その上で、上記ドライバ１０１と走査線１００ａとの間に対して、ドライバ１０１の個々の出力電圧をそれぞれ２本１組の走査線１００ａに対して同時に供給可能とする複数のスイッチを備えたスイッチ回路１０３が挿入されている。また、上記ドライバ１０２と走査線１００ａとの間には、ドライバ１０２の個々の出力電圧を、上記スイッチ回路１０３によりそれぞれ駆動電圧を同時供給可能とされる走査線１００ａの組とは異なる組み合わせによる２本１組の走査線１００ａに対して同時に供給可能とする複数のスイッチを備えたスイッチ回路１０４が挿入されている。

上記スイッチ回路１０３は、図中のＯＮ／ＯＦＦ制御信号によりＯＮ／ＯＦＦ動作が制御される。具体的にスイッチ回路１０３は、上記ＯＮ／ＯＦＦ制御信号がＨのとき上記複数のスイッチをＯＮとする。
またスイッチ回路１０４には、反転回路１０５を介した上記ＯＮ／ＯＦＦ制御信号が供給される。スイッチ回路１０４は、上記反転回路１０５からの入力信号がＨのとき（上記スイッチ回路１０３がＯＦＦとされる期間）において自らに備えられる複数のスイッチをＯＮするようにされる。

そして、上記ＯＮ／ＯＦＦ制御信号がＨの期間には、上記ドライバ１０１が、上記スイッチ回路１０３における２個１組のスイッチの１組ずつに対して順次駆動電圧を出力していく。この結果、画素アレイ１００における２本１組の走査線１００ａの１組ずつに順次駆動電圧を印加することができる。
また上記ＯＮ／ＯＦＦ制御信号がＬの期間には、上記ドライバ１０２が、上記スイッチ回路１０４における２個１組のスイッチの１組ずつに対して順次駆動電圧を出力していき、結果、該期間においては画素アレイ１００における上記スイッチ回路１０３がＯＮされる期間とは異なる組み合わせによる２本１組の走査線１００ａの１組ずつに順次駆動電圧を印加することができる。

この図４０に示す構成によれば、複数の走査線を同時に駆動することで、１フレーム分の走査に必要な時間は短縮化され、その結果としてフレームレートの向上が図られる。具体的に図４０の例では、１フレーム分の走査に要する時間は通常の１／２に短縮化され、フレームレートは通常の１ライン順次の走査を行う場合よりも２倍に高めることができる。
フレームレートの向上が図られれば、その分、動画像の画質向上が図られる。

しかしながら、図４０に示す構成では、同時走査可能な走査線の組を、複数個１組のスイッチによって固定的に設定しているため、同時走査する走査線の組を自由に変更するといったことができない。
また、図４０に示す構成による表示パネルは、通常の１ライン順次の走査を行う表示装置と共通に用いることができないという問題もある。すなわち、フレームレートの向上にあたり図４０に示す構成による表示パネルを適用するといった場合、１ライン順次の走査を行う製品と複数ライン同時駆動を行う製品とでそれぞれ異なるパネルを製造しなくてはならず、結果として、製品のコストダウンを図ることが非常に困難となる。

本発明の課題は、複数ラインの同時駆動が可能な表示装置として、同時駆動する複数ラインの組み合わせを自由に変更可能としつつ、複数ラインの同時走査／１ライン順次の走査の選択を可能として部品共用化による製品のコストダウンを図るという点である。

上記課題の解決にあたり、本発明では表示装置として以下のように構成することとした。
すなわち、複数の走査線と複数の信号線とを有する画素アレイ部を備える。
また、シフトクロックにより指示されるシフトタイミングに従って上記複数の走査線の各々に順次、駆動電圧を印加していくように構成された走査線駆動部を備える。
また、上記複数の信号線を入力映像信号に基づいて駆動する信号線駆動部を備える。
また、１水平ライン分の画像信号が表示出力される１水平ライン期間ごとにｎ回（ｎは２以上の自然数）の上記シフトタイミングが指示されるように上記シフトクロックを調整するクロック調整部を備える。
また、少なくとも１水平ライン期間の開始タイミングから当該１水平ライン期間内にて上記シフトクロックが指示するｎ回目の上記シフトタイミングまでの期間にわたり走査線の駆動信号をマスクするためのマスク信号を生成するマスク部を備える。
さらに、入力映像信号について色成分の偏りを評価する第１の映像評価部と、上記第１の映像評価部による評価結果に基づく指示に応じて、１水平ライン期間につき複数回の上記シフトタイミングが指示される状態と１水平ライン期間につき１回の上記シフトタイミングが指示される状態とで切り替えが行われるように上記シフトクロックについての調整を行うクロック調整部とを備えるようにした。
また、本発明の別の表示装置は、複数の走査線と複数の信号線とを有する画素アレイ部と、シフトクロックにより指示されるシフトタイミングに従って上記複数の走査線の各々に順次、駆動電圧を印加していくように構成された走査線駆動部と、上記複数の信号線を入力映像信号に基づいて駆動する信号線駆動部と、１水平ライン分の画像信号が表示出力される１水平ライン期間ごとにｎ回（ｎは２以上の自然数）の上記シフトタイミングが指示されるように上記シフトクロックを調整するクロック調整部と、少なくとも１水平ライン期間の開始タイミングから当該１水平ライン期間内にて上記シフトクロックが指示するｎ回目の上記シフトタイミングまでの期間にわたり走査線の駆動信号をマスクするためのマスク信号を生成するマスク部と、入力映像信号に基づく画像が静止画とみなせる画像であるか動画とみなせる画像であるかについての評価を行う第２の映像評価部と、上記第２の映像評価部による評価結果に基づく指示に応じて、１水平ライン期間につき複数回の上記シフトタイミングが指示される状態と１水平ライン期間につき１回の上記シフトタイミングが指示される状態とで切り替えが行われるように上記シフトクロックについての調整を行うクロック調整部とを備え、同一フレーム画像についての表示出力を正極性／負極性による２度の書き込みによって行う両極性駆動を行うように構成されている。
そして、上記第２の映像評価部による評価結果に基づく指示に応じて、上記両極性駆動が行われることに対応して同一フレーム画像について２回行われる１フレーム分の走査が１回終了するごとに上記１フレーム分の走査の行われる期間と同等の長さで且つ上記信号線への書き込みが行われないブランク期間が与えられるようにして上記走査線駆動部による走査線の駆動開始タイミングを制御する走査開始タイミング制御部と、上記入力映像信号に基づき得られるフレーム画像信号について、その偶数番目の水平ライン又は奇数番目の水平ラインを間引きした結果を２回連続して上記信号線駆動部に出力するように構成されたライン間引き・２度出し処理部と、同時駆動される上記複数の走査線の組み合わせが、上記両極性駆動に対応して１フレーム分の走査が２回行われるごとに変更されるように上記クロック調整部を制御する第２の駆動制御部と、上記ライン間引き・２度出し処理部による偶数番目の水平ラインの出力、奇数番目の水平ラインの出力が、上記両極性駆動に対応して１フレーム分の走査が２回行われるごとに切り替えられるように制御を行う第２の偶数／奇数ライン出力切替制御部とを備えるものである。

上記のように本発明では、走査線駆動部に入力するシフトクロックに関して、通常は１水平ライン期間につき１回のシフトタイミングが指示されるところを、１水平ライン期間につきｎ回（複数回）のシフトタイミングが指示されるように調整するものとしている。このことで、１水平ライン期間ごとに順次、隣接する複数の走査線の組が同時駆動される期間が得られるようにできる。つまりこれにより、複数ラインの順次同時駆動を実現でき、フレームレートの向上を図ることができる。
ここで、このような複数の水平ライン毎の順次走査は、上記のようにして走査線駆動部に入力するシフトクロックの調整により実現できるものである。つまりこれを換言すれば、上記シフトクロックを非調整とすれば、通常の１ライン順次の駆動も行うことができる。従って上記本発明によれば、シフトクロックの調整／非調整によって、複数の水平ライン順次の走査と、通常の１水平ライン順次の走査との切り替えを行うことも可能となる。
また、上記シフトクロックの調整のしかたによって、同時駆動するライン数やその組み合わせも自由に変更できる。

上記のようにして本発明によれば、１水平ライン期間に複数の走査線を同時駆動することによるフレームレートの向上を図る手法として、走査線駆動部に入力するシフトクロックを調整するという手法を採ることで、同時駆動するライン数やその組み合わせを自由に変更することができる。
また、上記本発明によれば、走査線駆動部に入力するシフトクロックの調整／非調整の切り替えにより、複数ラインの同時走査と通常の１ライン順次の走査との切り替えが可能となる。このようにシフトクロックの調整／非調整により通常の１ライン順次の走査との切り替えが可能であることにより、１ライン順次の走査を行う製品と複数ライン同時駆動を行う製品とで表示パネル部の構成は共通化することができ、結果として、製品の製造コスト削減を図ることができる。

実施の形態の表示装置が備える表示パネルの構成を示した図である。 実施の形態のゲートドライバ（走査線駆動部）が備えるシフトレジスタの構成を示した図である。 通常の１ライン順次の走査が行われる場合における垂直方向スタート指示信号（ＶＳＴ）、垂直方向クロック（ＶＣＫ）、フリップフロップの出力信号（Ｑ0〜Ｑ2のみ）の関係を示したタイミングチャートである。 複数ライン同時駆動の具体的な態様を示した図である。 ２ライン同時駆動（余剰ラインが生じない組み合わせ）を実現するための垂直方向クロックの調整手法について説明するための図である。 ２ライン同時駆動（余剰ラインが生じる組み合わせ）を実現するための垂直方向クロックの調整手法について説明するための図である。 実施の形態の表示装置が備える画素アレイの具体的な画素数の例を示した図である。 実施の形態の表示装置が備える表示パネルの構成のうち主にソースドライバの内部構成を示した図である。 実施の形態の表示装置が備える表示パネル内のゲートドライバの内部構成を示した図である。 マスク信号生成回路の内部構成を示した図である。 １ライン順次の走査を行う場合の動作について説明するためのタイミングチャートである。 １水平ライン期間における動作について説明するためのタイミングチャートである。 マスク信号について説明するためのタイミングチャートである。 垂直方向クロック（シフトクロック）の調整による２ライン同時駆動（余剰ラインが生じない組み合わせ）の実現手法の具体例について説明するためのタイミングチャートである。 垂直方向クロックの調整による２ライン同時駆動（余剰ラインが生じる組み合わせ）の実現手法の具体例について説明するためのタイミングチャートである。 実施の形態としての垂直方向クロックの調整手法を実現するための構成について説明するための図である。 通常の両極性駆動（従来の両極性駆動）の概念図である。 第１の実施の形態としての表示手法について説明するための図である。 第１の実施の形態の表示手法によって垂直方向の解像度感が補われることについて説明するための図である。 同じく、第１の実施の形態の表示手法によって垂直方向の解像度感が補われることについて説明するための図である。 第１の実施の形態の表示手法を採る場合における各フレームの表示画像の変遷をフレームごとの駆動極性と共に示した図である。 第１の実施の形態の表示装置の内部構成を示した図である。 第１の実施の形態の表示装置が備える映像信号処理部の内部構成を示した図である。 第１の実施の形態の場合における各フレームの表示タイミング（フレーム２度出し処理出力）とＥ／Ｏ切替信号、走査切替信号、及び極性指示信号との関係を示した図である。 第２の実施の形態の表示装置の内部構成を示した図である。 第２の実施の形態の表示装置が備える映像信号処理部の内部構成を示した図である。 第３の実施の形態の３Ｄシステムの概要を示した図である。 ３Ｄシステムの表示手法に関して、通常の両極性駆動が採用される従来の表示手法と、２ライン同時駆動を適用した第３の実施の形態としての表示手法を示した図である。 第３の実施の形態の表示装置の構成について説明するための図である。 第３の実施の形態の表示手法が採られる場合における表示フレームと垂直方向クロックと画像書き込み期間（図中ＳＩＧ）との対応関係を示した図である。 第４の実施の形態の表示装置の内部構成を示した図である。 ３板式によるカラー画像の表示（投影）を行うプロジェクタ装置の光学系の構成を例示した図である。 単板フィールドシーケンシャル駆動によりカラー画像の表示（投影）を行う場合の光学系の構成を例示した図である。 第５の実施の形態の表示手法について説明するための図である。 第５の実施の形態の表示装置の内部構成を示した図である。 第５の実施の形態の表示装置が備える映像信号処理部の内部構成を示した図である。 単板フィールドシーケンシャル駆動を行う場合において１ライン順次の両極性駆動を行うとした場合の表示手法について説明するための図である。 第６の実施の形態の表示装置の内部構成を示した図である。 第６の実施の形態の表示装置が備える映像信号処理部の内部構成を示した図である。 複数の走査線を同時駆動する従来例としての表示パネル部の構成を示した図である。

以下、発明を実施するための形態（以下実施の形態とする）について説明していく。
なお、説明は以下の順序で行うものとする。

＜１．実施の形態としての走査線駆動手法＞
[1-1.表示パネルの構成]
[1-2.シフトクロックによる１ライン順次駆動]
[1-3.シフトクロックの調整による２ライン同時駆動]
[1-4.ソース分割駆動について]
[1-5.２ライン同時駆動を実現するための具体的な構成]
[1-6.両極性駆動について]
[1-7.ＥＶＥＮ／ＯＤＤ表示]
[1-8.第１の実施の形態の表示装置の構成]
[1-9.第１の実施の形態のまとめ]
＜２．第２の実施の形態＞
[2-1.１ライン順次駆動との動的な切り替え]
[2-2.表示装置の構成]
＜３．第３の実施の形態＞
[3-1.３Ｄシステムへの適用例]
[3-2.表示装置の構成]
＜４．第４の実施の形態＞
[4-1.３Ｄシステムにおける１ライン順次駆動との動的な切り替え]
[4-2.表示装置の構成]
＜５．第５の実施の形態＞
[5-1.単板フィールドシーケンシャル駆動への適用例]
[5-2.表示装置の構成]
＜６．第６の実施の形態＞
[6-1.単板フィールドシーケンシャル駆動時の１ライン順次駆動との動的な切り替え]
[6-2.表示装置の構成]
＜７．変形例＞

＜１．実施の形態としての走査線駆動手法＞
[1-1.表示パネルの構成]

図１は、実施の形態の表示装置が備える表示パネルの構成を示している。
後にその全体構成について説明する実施の形態としての表示装置は、アクティブマトリクス方式による液晶ディスプレイ装置とされる。図１はこのような液晶ディスプレイ装置とされる実施の形態の表示装置が備える液晶表示パネルの構成を示したものである。

図示するようにこの場合の表示パネルは、画素アレイ１と共に、ゲートドライバ２、及びソースドライバ３を備えている。
画素アレイ１は、複数の走査線とこれら走査線と直交する複数の信号線とが形成され且つそれらの交点ごとに電圧保持容量としてのコンデンサＣとトランジスタＴｒ（スイッチング素子）との組が形成された、素子基板を有する。図示は省略したが、この画素アレイ１には、上記素子基板と対向する位置に対向基板が設けられ、これら素子基板と対向基板との間に液晶が充填されて構成される。
この画素アレイ１において、上記のように走査線と信号線との各交点に設けられる１つのコンデンサＣとトランジスタＴｒの組が、１つの画素Ｐとなる。

この場合、上記トランジスタＴｒとしては電界効果トランジスタ（ＦＥＴ）が用いられ、トランジスタＴｒのゲートは走査線と接続され、ソースが信号線と接続され、さらにドレインが上記コンデンサＣと接続されている。

また、図１に示す表示パネルにおいて、ゲートドライバ２は、上記画素アレイ１に形成された走査線を駆動するために設けられる。
またソースドライバ３は上記信号線を駆動するために設けられる。

上記ゲートドライバ２が或る走査線（走査線αとする）に対し電圧印加を行う（オンとする）ことで、走査線αに対して接続されたトランジスタＴｒがオンとされ、これによって該走査線α上に配列される各画素ＰのコンデンサＣへの電荷蓄積が可能な状態が得られる（アクティブ状態）。つまり、このようにゲートドライバ２により走査線αがアクティブとされた状態において、ソースドライバ２が入力映像信号に応じた信号値により各信号線を駆動することで、走査線α上に配列される各画素Ｐに所望の信号値を書き込むことができる。

ここで、各走査線については、図のようにゲートラインとも称する。或いは、走査線は水平ラインとも称する。
ここでは、画素アレイ１における最も上側に位置する走査線をＮｏ.０として、各走査線のナンバリングを行っている。
また、図示は省略したが、信号線についてはソースライン、或いは垂直ラインと称し、紙面の最も左側に位置する信号線をＮｏ.０としてナンバリングを行うものとする。

[1-2.シフトクロックによる１ライン順次駆動]

図２は、図１に示したゲートドライバ２が備えるシフトレジスタ２Ａの構成を示している。
図示するようにシフトレジスタ２Ａは、複数のフリップフロップ２ａ（紙面上側から順に２ａ-0、２ａ-1、２ａ-2、２ａ-3・・・とする）で構成される。この場合、フリップフロップ２ａにはＤフリップフロップが用いられている。
シフトレジスタ２Ａに対しては、図中の垂直方向スタート指示信号ＶＳＴが入力信号として与えられ、該垂直方向スタート指示信号ＶＳＴは最も上側に位置するフリップフロップ２ａ-0の入力端子Ｄに入力される。また、各フリップフロップ２ａには共通のシフトクロックとして、図中の垂直方向クロックＶＣＫが入力される。
そして各フリップフロップ２ａの出力端子Ｑからの出力信号は、次段のフリップフロップ２ａの入力端子Ｄに入力されると共に、分岐して、それぞれ対応するＮｏ．のゲートラインに対して与えられるようになっている。

このようなシフトレジスタ２Ａを有するゲートドライバ２は、上記垂直方向スタート指示信号ＶＳＴと垂直方向クロックＶＣＫとに従ったタイミングで画素アレイ１における各走査線を駆動することになる。

図３は、通常の１ライン順次の走査が行われる場合における垂直方向スタート指示信号ＶＳＴ、垂直方向クロックＶＣＫ、及び各フリップフロップ２ａの出力信号（Ｑ0〜Ｑ2のみ）の関係を示したタイミングチャートである。
先ずこの図において、１水平ライン期間は、１水平ライン分の画像信号が表示出力されるべき期間を表す。また、１フレーム期間は、１フレーム分の画像信号が表示出力されるべき期間である。

図示するように垂直方向スタート指示信号ＶＳＴは、１フレーム期間の開始タイミングから所定期間にわたりＨとなる信号とされる。すなわち垂直方向スタート指示信号ＶＳＴはフレーム周期による信号とされる。
また垂直方向クロックＶＣＫは、図のように水平ライン周期による信号となる。

ここで、図２に示したフリップフロップ２ａは、垂直方向クロックＶＣＫの立ち上がりタイミングにて、入力端子Ｄに与えられる信号がＨであれば出力端子Ｑからの出力信号をＨに立ち上げ、逆に垂直方向クロックＶＣＫの立ち上がりタイミングにおいて入力端子Ｄに与えられる信号がＬであれば出力端子Ｑからの出力信号をＬに立ち下げる。
図３に示すように、１フレーム期間の開始タイミング（１番目の１水平ライン期間の開始タイミング）においては、垂直方向スタート指示信号ＶＳＴ、垂直方向クロックＶＣＫが共にＨに立ち上がる。このことで、先ずは１番目のフリップフロップ２ａ-0の出力Ｑ0がＨに立ち上げられる。つまりこれにより、先ずは１番目のゲートラインであるゲートライン０の駆動が行われることになる。
そして、２番目の水平ライン期間の開始タイミングにて垂直方向クロックＶＣＫがＨに立ち上がると、１番目のフリップフロップ２ａ-0の出力Ｑ0はＬに立ち下がり、一方で２番目のフリップフロップ２ａ-1の出力Ｑ1はＨに立ち上げられる。また、３番目の水平ライン期間においては、垂直方向クロックＶＣＫの立ち上がりに応じてフリップフロップ２ａ-1の出力Ｑ1がＬに立ち下がり、３番目のフリップフロップ２ａ-2の出力Ｑ2がＨに立ち上げられる。
このようにして垂直方向クロックＶＣＫの立ち上がりタイミングごとに、シフトレジスタ２Ａ内の各フリップフロップ２ａが入力値（垂直方向スタート指示信号）を順次シフトしていくことによって、１水平ライン期間につき１本の走査線が順次駆動されていくことになる。

ここで、垂直方向スタート指示信号ＶＳＴのＨパルスはスタートパルスとも呼ばれる。このスタートパルスは、少なくともその長さが１水平ライン期間よりも短く設定される必要がある。仮に、スタートパルスが１水平ライン期間よりも長くされた場合には、当該スタートパルスが垂直方向クロックＶＣＫの２回目の立ち上がりタイミングにかかってしまい、その結果、１番目の走査線としてのライン０に対する駆動電圧印加が１番目の水平ライン期間にて終了せず、２番目の水平ライン期間においも引き続き行われてしまう。つまりこの結果、２番目の水平ライン期間においては２番目のライン１と１番目のライン０の双方が駆動されてしまい、１ライン順次の走査とすることができなくなってしまう。

[1-3.シフトクロックの調整による２ライン同時駆動]

図４は、複数ライン同時駆動の具体的な態様を示している。
なお図４において、図４（ａ）では図１に示した画素アレイ１に形成されるゲートライン（水平ライン）０〜７までを抽出して示し、図４（ｂ）ではゲートライン０〜８までを抽出して示している。
ここで以下の説明において、同時駆動するライン数は２ラインであるとする。

２ラインを同時駆動する態様としては、例えば画素アレイ１における垂直方向の有効画素数が偶数であると仮定した場合には、図４（ａ）に示すように、余剰ラインが生じない組み合わせによる駆動と、図４（ｂ）のように余剰ラインが生じる組み合わせによる駆動との何れかが考えられる。
具体的に、図４（ａ）の駆動としては、「ライン０・ライン１」の組、「ライン２・ライン３」の組、「ライン４・ライン５」の組、「ライン６・ライン７」の組・・・を同時駆動するラインの組として、それらを１組ずつ順次に駆動していく。
また、図４（ｂ）に示す駆動としては、「ライン１・ライン２」「ライン３・ライン４」「ライン５・ライン６」「ライン７・ライン８」・・・の組を同時駆動するラインの組として、それらを１組ずつ順次駆動していくものとなる。

本実施の形態では、図４（ａ）（ｂ）に示されるような複数ラインの同時駆動を、ゲートドライバ２内のシフトレジスタ２Ａに入力する垂直方向クロックＶＣＫ（シフトクロック）の波形を調整することで実現する。
図５、図６は、２ライン同時駆動を実現するための垂直方向クロックＶＣＫの調整手法について説明するための図であり、図５は図４（ａ）に示した余剰ラインが生じない組み合わせによる同時駆動を実現する場合、図６は図４（ｂ）に示した余剰ラインが生じる組み合わせによる同時駆動を実現する場合についてそれぞれ示している。

先ず、図４（ａ）に示した余剰ラインが生じない組み合わせによる同時駆動を実現するとした場合、垂直方向クロックＶＣＫは、図５に示されるような波形に調整することになる。
具体的に、この場合の垂直方向クロックＶＣＫとしては、１水平ライン期間につき２度の立ち上がりエッジが得られるようにその波形を調整することになる。

このように１水平ライン期間につき２度立ち上がりエッジが得られるようにして垂直方向クロックＶＣＫが調整されることで、図のように１水平ライン期間ごとに順次、２ラインが同時駆動される期間を得ることができる。
具体的に、１番目の水平ライン期間の開始タイミングでは、垂直方向スタート指示信号ＶＳＴがＨ、垂直方向クロックＶＣＫがＨとなることで、１番目のフリップフロップ２ａ-0の出力Ｑ0がＨに立ち上がり、続いて該１番目の水平ライン期間における垂直方向クロックＶＣＫの２度目の立ち上がりタイミングでは、垂直方向スタート指示信号ＶＳＴがＨであることより１番目のフリップフロップ２ａ-0の出力Ｑ0はＨのままとなり、また２番目のフリップフロップ２ａ-1の出力Ｑ1は、上記出力Ｑ0がＨであることよりＨに立ち上がる。
そして、２番目の水平ライン期間において、垂直方向クロックＶＣＫの１番目の立ち上がりタイミングでは、垂直方向スタート指示信号ＶＳＴがＬであることより、上記出力Ｑ0はＬに立ち下がる。また、当該２番目の水平ライン期間における垂直方向クロックＶＣＫの１番目の立ち上がりタイミングでは、上記出力Ｑ0はＨであることより、出力Ｑ1は図のようにＨのままとなる。この出力Ｑ1は、２番目の水平ライン期間における垂直方向クロックＶＣＫの２度目の立ち上がりタイミングにおいて、出力Ｑ0がＬであることよりＬに立ち下げられる。
このようにして、先ずは１番目の水平ライン期間における垂直方向クロックＶＣＫの２度目の立ち上がりタイミングから２番目の水平ライン期間における垂直方向クロックＶＣＫの１番目の立ち上がりタイミングまでの間において、「ライン０・ライン１」の組が同時駆動される期間が得られることになる。

また、２番目の水平ライン期間の開始タイミング（垂直方向クロックＶＣＫの１番目の立ち上がりタイミング）においては、上記出力Ｑ1がＨであることより、３番目のフリップフロップ２ａ-2の出力Ｑ2がＨに立ち上がる。
そして、２番目の水平ライン期間における垂直方向クロックＶＣＫの２番目の立ち上がりタイミングでは、引き続き上記出力Ｑ1がＨであることより上記出力Ｑ2はＨのままとなり、また当該出力Ｑ2がＨであることより３番目のフリップフロップ２ａ-3の出力Ｑ3がＨに立ち上がる。
続いて、３番目の水平ライン期間の開始タイミングでは、上記出力Ｑ1がＬであることより上記出力Ｑ2がＬに立ち下がり、また当該開始タイミングにおいては上記出力Ｑ2がＨであることより上記出力Ｑ3はＨのままとなる。当該出力Ｑ3は、３番目の水平ライン期間における垂直方向クロックＶＣＫの２度目の立ち上がりタイミングにおいて、上記出力Ｑ2がＬであることよりＬに立ち下げられる。
このようにして２番目の水平ライン期間においては、当該２番目の水平ライン期間における２度目の垂直方向クロックＶＣＫの立ち上がりタイミングから当該２番目の水平ライン期間の終了タイミングまでの期間において、「ライン２・ライン３」の組が同時駆動されることになる。

３番目の水平ライン期間の以降も同様の原理により、「ライン４・ライン５」以降のそれぞれ隣接する２ラインの同時駆動が順次行われていくことになる。この結果、図４（ａ）に示したような余剰ラインが生じない組み合わせによる２ラインの同時駆動が実現される。

また、図４（ｂ）に示した余剰ラインが生じる組み合わせによる同時駆動を実現するとした場合、垂直方向クロックＶＣＫは、図６に示されるような波形に調整することになる。
具体的に、この場合の垂直方向クロックＶＣＫとしては、最初の１水平ライン期間は通常の１ライン順次走査時と同様の波形とした上で、２番目以降の各水平ライン期間に関して、１水平ライン期間につき２度の立ち上がりエッジが得られるようにその波形を調整することになる。

このように垂直方向クロックＶＣＫが調整されることで、図のように最初の１水平ライン期間においては、出力Ｑ1のみがＨとされ、結果、ライン０が単体で駆動されることになる。

そして、２番目以降の各水平ライン期間においては、図５の場合と同様の原理で、隣接する２ラインの組が順次、同時に駆動されていくことになる。具体的にこの場合は、「ライン１・ライン２」の組、「ライン３・ライン４」の組・・・が順次同時に駆動されていくことになる。

これら図５，図６の説明からも明らかなように、垂直方向クロックＶＣＫの立ち上がりが１水平ライン期間につき２度得られるようにすることで、各水平ライン期間において隣接する２ラインが同時に駆動される期間が得られるようにすることができる。
但しここで注意すべきは、垂直方向クロックＶＣＫの調整のみでは、図５，図６中の色付き部分が示すように、或る２ラインの組の同時駆動から次の組の２ラインの同時駆動へと移り変わる際において、同時駆動されるべきでない組み合わせによる２ラインが同時駆動されてしまう期間が得られてしまうということである。
具体的に、図５の場合には、「ライン０・ライン１」の組の同時駆動から「ライン２・ライン３」の同時駆動に移り変わる際、及び「ライン２・ライン３」の組の同時駆動から「ライン４・ライン５」の組の同時駆動に移り変わる際において、それぞれ、「ライン１・ライン２」の組、「ライン３・ライン４」の組という意図しない組み合わせによる２ラインの組が同時駆動されてしまう期間が生じる。
同様に、図６の場合には、「ライン１・ライン２」の組の同時駆動から「ライン３・ライン４」の組の同時駆動に移り変わる際において、「ライン２・ライン３」の組という意図しない組み合わせによる２ラインの組が同時駆動される期間が生じてしまう。

ここで、意図した組み合わせによる２ラインが同時駆動される期間内（図中の色付き部分を除いた期間）において信号線に対する信号値書き込みを行えば、上記意図する組み合わせによる２ラインに画像表示させることはできる。
しかしながら、図中の色付き部分では、意図する組み合わせの２ラインのうち下側に位置するライン（第１のラインとする）とその直下のライン（第２のラインとする）とが同時駆動されてしまうので、この期間内では、既に信号値の書き込みが行われている上記第１のライン側に蓄積された電荷の影響により、未だ信号値の書き込みが行われていない上記第２のラインが点灯してしまうことになる。またこの影響で、上記第１のラインにおいては書き込んだ信号値（輝度）と実際の発光輝度とに差が生じてしまう。
上記のように第２のラインが点灯してしまうということは、上記期間内においては３ライン（第１,第２のライン及び第１のラインの直上のライン）が同時に点灯されてしまうことになる。また、上記のように書き込んだ輝度と実際の発光輝度とに差が生じるということは、上記第１のラインにおいては適正な画像表示が行えないということになる。

そこで本実施の形態では、図５,図６の最下段に示すようなマスク信号を生成し、該マスク信号に基づきゲートラインに供給される出力Ｑをマスクすることで、上記のような意図しない組み合わせによる２ラインが同時駆動されてしまうといった事態の発生の防止を図る。
図５、図６からも明らかなように、意図しない組み合わせによる２ラインが同時駆動されてしまう期間は、１水平ライン期間内における垂直方向クロックＶＣＫの１番目の立ち上がりタイミングから２番目の立ち上がりタイミングまでの期間と一致する。従って上記マスク信号としては、１水平ライン期間内における垂直方向クロックＶＣＫの１番目の立ち上がりタイミングから２番目の立ち上がりタイミングまでの期間においてマスクを指示する信号を生成すればよい。該マスク信号が示すマスク期間において、対応するゲートライン（つまり上記第１のライン、第２のラインの少なくとも何れか一方）に供給される出力Ｑをマスクすることで、意図しない組み合わせによる２ラインが同時駆動されてしまう期間が生じないようにできる。
またこのとき、意図しない組み合わせによる２ラインが同時駆動されてしまう期間の発生を防止するにあたっては、マスク信号によるマスクは、上記第１のラインと第２のライン（すなわち、同時駆動するラインの組同士の境界に位置する２ライン）のうち、少なくとも何れか一方に対して行えばよい。
なお確認のために述べておくと、出力Ｑのマスクは、次段のフリップフロップ２ａへの入力側に対しては行わず、あくまでゲートライン側に供給される出力Ｑについてのみ行うものである。

[1-4.ソース分割駆動について]

以上では、本実施の形態としてのシフトクロックの調整による複数ライン同時駆動の実現手法の概要について説明した。
以下では、上記の概要説明を踏まえた上で、本例の表示装置の具体的な構成について説明を行っていく。先ずは、図７、図８を参照して、本例の表示装置が採用するソース分割駆動について説明しておく。

図７は、本例の表示装置が備える画素アレイ１の具体的な画素数の例を示した図である。
図示するように画素アレイ１の水平方向画素数は１９６８画素、垂直方向画素数は１１０４画素である。
ここで、本例では以下で説明するソース分割駆動を行う関係から、水平方向の画素については、４８画素を１ユニット（１Ｈ-unit）として設定している。すなわち、１９６８／４８より、水平方向画素は４１のＨ-unitに分割される。

図８は、図１と同様に表示パネルの構成を示した図であり、特にこの図ではソースドライバ３の内部構成を示している。
なお、この図８をはじめとして以下で構成についての説明をする図において、既に説明済みとなった部分については同一符号を付して説明を省略するものとする。

この図８に示されるように、ソースドライバ３内には、ソース分割駆動を行うための構成として、分割駆動ソースドライバ３ａ、駆動画素選択用ゲートドライバ３ｂ、及び複数のトランジスタＴｒが設けられている。
ここで、通常の信号線駆動は、１水平ライン期間において各信号線に一斉に信号値を与えることで行われるが、ソース分割駆動では、信号線の所定複数本を１組として各組ごとに信号線を順次駆動していくことになる。このようなソース分割駆動の手法は、例えばＳＸＲＤ（Silicon X-tal Reflective Display：登録商標）パネルやＬＣＯＳ（Liquid Crystal On Silicon）パネルなどで採用されている。

この場合、上記分割駆動ソースドライバ３ａと駆動画素選択用ゲートドライバ３ｂとにより信号線を所定複数（ｍとおく：図中では図示の都合からｍ＝３としている）本の組ごとに順次駆動するために、各信号線に対しては、信号の書き込みを可能な状態とするｍ本の信号線の組を選択する（つまり任意のｍ本の信号線の組をアクティブ／非アクティブとする）ためのトランジスタＴｒ（この場合もＦＥＴとしている）を挿入している。図示するようにトランジスタＴｒは、ドレインが信号線と接続された上で、ソースが上記分割駆動ソースドライバ３ａに対して接続されている。このとき、各トランジスタＴｒのソースと上記分割駆動ソースドライバ３ａとの接続は、図示するようにして、ｍ本の信号線の各組に設けられるｍ個のトランジスタＴｒの各組における１番目のトランジスタＴｒ、２番目のトランジスタＴｒ・・・ｍ番目のトランジスタＴｒごとにそれぞれ共通とされたラインを介して行われている。
またトランジスタＴｒのゲートは、図示するようにしてｍ個のトランジスタＴｒの組ごとにそれぞれ共通とされたラインを介して駆動画素選択用ゲートドライバ３ｂに対して接続されている。

このような構成においては、１水平ライン期間における信号線の駆動が次のようにして行われる。つまり、駆動画素選択用ゲートドライバ３ｂは、ｍ本の信号線の組ごとに設けられたｍ個のトランジスタＴｒを各組ごとにオンとしていくことで、上記分割駆動ソースドライバ３ａによる信号値の書き込みを行う信号線の組を順次選択していく。そして、分割駆動ソースドライバ３ａは、入力された１水平ライン分の画像信号について、上記駆動画素選択用ゲートドライバ３ｂにより選択されたｍ本の信号線のそれぞれに対応する画素位置の信号値により上記ｍ本の信号線の各々を駆動する。これによって、上記ｍ本の信号線の組ごとの順次の信号値の書き込みが行われる。
このような構成により、ソースドライバからの配線は、画素アレイ１に設けられた信号線の本数分設ける必要はなく上記ｍ本に共通化でき、例えば配線レイアウトの面などで有利とすることができる。
ここで、図８では図示の都合からｍ＝３としたが、先の図７の説明からも理解されるように本例では１Ｈ-unit＝４８画素よりｍ＝４８となる。

[1-5.２ライン同時駆動を実現するための具体的な構成]

本例の表示装置としては、上記のようなソース分割駆動を行うことを前提とした場合に対応した２ライン同時駆動実現のための構成が採られる。
以下では、このようにソース分割駆動を行う場合に対応した２ライン同時駆動実現のための構成について説明する。

〜ゲートドライバの構成〜

図９は、図１に示したゲートドライバ２の内部構成を示している。
図示するようにゲートドライバ２内には、先の図２に示したシフトレジスタ２Ａと共に、誤走査開始防止部２ｂ、及び各ゲートラインごとに挿入されたマスク信号生成回路２ｃとマスク回路２ｄの組が設けられている。
ここで、以下の説明において、画素アレイ１における或るＮｏ．のゲートラインへの出力信号については、「ＧＡＴＥ」の表記に続けてそのＮｏ．を表記することで表す。例えばゲートライン０への出力信号は信号ＧＡＴＥ０と表記するといったものである。
また、各ゲートラインごとのマスク信号生成回路２ｃ、マスク回路２ｄの別は、それらが挿入されたゲートラインと同じＮｏ．を符号に付すことで表す。つまり、例えばゲートライン０に挿入されたマスク信号生成回路２ｃ、マスク回路２ｄはそれぞれマスク信号生成回路２ｃ-0、マスク回路２ｄ-0で表す。

図９において、誤走査開始防止部２ｂに対しては、垂直方向スタート指示信号ＶＳＴが入力される。この誤走査開始防止部２ｂは、垂直方向スタート指示信号ＶＳＴによって確実に走査開始が指示される場合にのみ（具体的には充分に長いスタートパルスが供給される場合にのみ）、シフトレジスタ２Ａに対する走査開始指示が行われるようにして、例えばノイズ等の影響によって誤ったタイミングで走査線の駆動が開始されてしまうことの防止を図るために設けられる。
図示するように誤走査開始防止部２ｂ内には、フリップフロップ２ｂ-0、フリップフロップ２ｂ-1による遅延回路、及びＡＮＤゲート回路２ｂ-AGが設けられる。この場合、フリップフロップ２ｂ-0,２ｂ-1はＤフリップフロップとされ、フリップフロップ２ｂ-0の入力端子Ｄには垂直方向スタート指示信号ＶＳＴが入力され、またこれらフリップフロップ２ｂ-0,２ｂ-1に対しては垂直方向クロックＶＣＫがシフトクロックとして入力される。図示するようにフリップフロップ２ｂ-0の出力端子Ｑの出力はフリップフロップ２ｂ-1の入力端子Ｑに与えられ、またフリップフロップ２ｂ-1の出力端子Ｑの出力はＡＮＤゲート回路２ｂ-AGに入力される。
また誤走査開始防止部２ｂにおいて、垂直方向スタート指示信号ＶＳＴは上記フリップフロップ２ｂ-0に対して入力されると共に、ＡＮＤゲート回路２ｂ-AGに対しても入力される。ＡＮＤゲート回路２ｂ-AGの出力は、シフトレジスタ２Ａ（フリップフロップ２ａ-0）に対して入力される。

マスク信号生成回路２ｃ、マスク回路２ｄは、先の図５,図６にて説明した出力Ｑのマスクを行うために設けられる。
図示するように各マスク信号生成回路２ｃに対しては、その符号の末尾に付されたＮｏ．と同一Ｎｏ．が付されたフリップフロップ２ａからの出力Ｑが入力される。また、各マスク信号生成回路２ｃには、水平方向クロックＨＣＫも入力される。
ここで、この水平方向クロックＨＣＫは、図８にて説明したソース分割駆動（つまりＨ-unitごとの分割駆動）を行う場合において、各Ｈ-unitを順次選択していく周期を表す信号となる。
マスク信号生成回路２ｃは図５,図６にて説明したようなマスク信号を生成し、これを同一Ｎｏ．の付されたマスク回路２ｄに対して供給する。
なお、マスク信号生成回路２ｃの内部構成については後述する。

各マスク回路２ｄには、その符号の末尾に付されたＮｏ．と同一Ｎｏ．が符号末尾に付されたフリップフロップ２ａからの出力Ｑが入力される。マスク回路２ｄは、上記マスク信号生成回路２ｃより入力されるマスク信号が表すタイミングで上記出力Ｑをマスクする。マスク回路２ｄを介した出力Ｑ（図中ＧＡＴＥの表記）は、図１に示した画素アレイ１における対応するＮｏ．のゲートライン（走査線）に対して供給される。

図１０は、マスク信号生成回路２ｃの内部構成について説明するための図である。
この図では、或るＮｏ．のゲートライン（ゲートラインｘとする）に対して設けられたマスク信号生成回路２ｃを「２ｃ-x」とおき、該マスク信号生成回路２ｃ-xの内部構成を代表して示している。
なお以下の説明では上記に倣い、ゲートラインｘに挿入されたマスク回路２ｄについては「２ｄ-x」とおき、またマスク回路２ｄ-xからの出力信号を「ＧＡＴＥｘ」とおく。また、マスク信号生成回路２ｃ-x及びマスク回路２ｄ-xに対して入力されるｘ番目のフリップフロップ２ａについても「２ａ-x」とおき、該フリップフロップ２ａ-xの出力Ｑは「Ｑｘ」とおく。さらに、マスク信号生成回路２ｃ-xにより生成されたマスク信号は「Ｑｘ-m」と表記する。

マスク信号生成回路２ｃ-x内には、フリップフロップｘ-0、フリップフロップｘ-1、フリップフロップｘ-2による遅延回路と、該遅延回路による出力が入力される反転回路ｘ-iと、該反転回路ｘ-iの出力とフリップフロップ２ａ-xからの出力Ｑｘとが入力されるＮＡＮＤゲート回路ｘ-AGとが設けられる。

上記遅延回路を構成するフリップフロップｘ-0,ｘ-1,ｘ-2のそれぞれには、シフトクロックとして水平方向クロックＨＣＫが入力される。この遅延回路は、上記フリップフロップｘ-0に入力される出力Ｑｘを、上記水平方向クロックＨＣＫに従って３クロック分遅延させて出力する。
ここで、当該遅延回路による出力信号は、遅延信号Ｑｘ-dとおく。

当該遅延信号Ｑｘ-dは、反転回路ｘ-iにてその極性が反転された後、ＮＡＮＤゲート回路ｘ-AGに入力される。ここで反転回路ｘ-iによる出力信号については反転信号Ｑｘ-doとおく。

ＮＡＮＤゲート回路ｘ-AGは、上記反転信号Ｑｘ-doとフリップフロップ２ａ-xから入力される出力Ｑｘが共にＨのときのみ出力信号（つまりマスク信号Ｑｘ-m）をＬとし、それ以外の場合は出力信号をＨとする。

〜タイミングチャート〜

続いて、次の図１１〜図１５のタイミングチャートを参照して、上記構成によるゲートドライバ２により２ライン同時駆動を実現する場合の各信号の波形について説明しておく。

先ずは図１１により、通常の１ライン順次の駆動が行われる場合の各信号の波形について説明しておく。
この図１１に示されるように、通常の１ライン順次の駆動を行う場合には、垂直方向クロックＶＣＫとしては、１水平ライン期間につき１度の立ち上がりタイミングが得られる信号とする。
ここで注意すべきは、この場合における垂直方向クロックＶＣＫの１フレーム期間内におけるクロック数（Ｈパルスの数）は、画素アレイ１における垂直方向画素数（つまり水平ライン数）１１０４よりも４つ多い１１０８（０〜１１０７）とされている点である。本例では、１フレーム期間内における垂直方向クロックＶＣＫの３クロック目〜１１０６クロック目までの計１１０４クロック分の期間内において、１水平ライン期間ごとの信号書き込みを行うことで、画素アレイ１における１１０４本の各水平ラインに対する信号書き込みを行うようにされている。換言すれば、１１０７クロック目及び０クロック目〜２クロック目の計４クロック分の期間が、信号書き込みの行われないブランク期間として設定されているものである（垂直方向のブランク期間）。

また、図中の垂直方向スタート指示信号ＶＳＴの入力に対しては、図９に示した誤走査開始防止部２ｂによる誤走査開始防止動作が機能する。
この場合、垂直方向スタート指示信号ＶＳＴとしては、図のように１フレーム期間の開始タイミング（垂直方向クロックＶＣＫの０クロック目の立ち上がりタイミング）に応じたタイミングでＨに立ち上がり、且つ垂直方向クロックＶＣＫの３クロック目から４クロック目の間の所要タイミングでＬに立ち下がる信号とされる。
ここで、このような垂直方向スタート指示信号ＶＳＴの入力に応じては、図９に示したＡＮＤゲート回路２ｂ-AGから出力されフリップフロップ２ａ-0に入力される信号としては、図中の「Ｄ-0入力」が示すように、２クロック目の立ち上がりタイミングにてＨに立ち上がり且つ垂直方向スタート指示信号ＶＳＴの立ち下がりタイミングと同タイミングでＬに立ち下がることになる。
このような「Ｄ-0入力」に応じて、図のように３クロック目の立ち上がりタイミングにて出力Ｑ0がＨに立ち上がり、これに応じて以降、１クロックごとに出力Ｑ1、出力Ｑ２・・・出力Ｑ1103、出力Ｑ1104が順次立ち上げられていき、その結果１ライン順次の走査が実現されることになる。

ここで、上記説明からも理解されるように、この場合においてはゲートドライバ２による走査線の駆動を開始させるにあたり、垂直方向スタート指示信号ＶＳＴとして少なくとも３クロック分以上の長さによるＨパルスを入力する必要がある。つまり、走査開始には充分に長いスタートパルスの入力が必要とされており、この点より、ノイズ等の影響により誤ったタイミングで走査が開始されてしまうことの防止が図られている。

図１２は、１水平ライン期間における各信号の波形を示している。この図では、水平方向クロックＨＣＫ、水平方向スタート指示信号ＨＳＴと共に、図８に示した駆動画素選択用ゲートドライバ３ｂがｍ個１組の各トランジスタＴｒの組ごとに（つまり各Ｈ-unitごとに）出力するゲート駆動信号ＨＱのうち、Ｈ-unit0に対応するトランジスタＴｒの組への駆動信号ＨＱ0、Ｈ-unit1に対応するトランジスタＴｒの組への駆動信号ＨＱ1、Ｈ-unit39に対応するトランジスタＴｒの組への駆動信号ＨＱ39、及びＨ-unit40に対応するトランジスタＴｒの組への駆動信号ＨＱ40を示している。

ここで、図示による説明は省略したが、本例の場合、上記駆動画素選択用ゲートドライバ３ｂとしては、ゲートドライバ２と同様に、その内部にはシフトレジスタ（この場合は４１段となる）が設けられている。また駆動画素選択用ゲートドライバ３ｂには、ゲートドライバ２に備えられるものと同様の誤走査開始防止部が設けられ、上記シフトレジスタは、シフトレジスタ２Ａと同様に上記誤走査開始防止部を介したスタート指示信号（この場合は上記水平方向スタート指示信号ＨＳＴ）に基づいて動作を開始するようにされている。
確認のために述べておくと、駆動画素選択用ゲートドライバ３ｂ内のシフトレジスタに対しては上記水平方向クロックＨＣＫがシフトクロックとして入力され、従ってＨ-unitの順次の選択は水平方向クロックＨＣＫのタイミングに同期して行われるものである。

この図１２に示されるように、本例の場合、１水平ライン期間内においてもブランク期間が設けられる（水平方向のブランク期間）。具体的にこの場合は、１水平ライン期間は水平方向クロックＨＣＫの４５クロック分（０〜４４）の期間とされた上で、これら４５クロック分の期間のうち３クロック目〜４３クロック目までが信号書込期間とされ、それ以外の４４クロック目及び０クロック目〜２クロック目の計４クロック分の期間がブランク期間とされている。

この場合も誤走査開始防止部が設けられることに対応して、水平方向スタート指示信号ＨＳＴとしては、図のように０クロック目（水平方向クロックＨＣＫである）の立ち上がりタイミングに応じたタイミングで立ち上がり、３クロック目から４クロック目の間の所要タイミングでＬに立ち下がる信号が出力される。これにより、垂直方向の場合と同様に、３クロック目より各ラインの選択が開始されるようになっている。つまりこのことで、上述した３クロック目〜４３クロック目までの信号書込期間が実現される。

図１３は、マスク信号について説明するためのタイミングチャートである。
この図１３では、１ライン順次の走査を行う場合における、１水平ライン期間内での垂直方向クロックＶＣＫ、水平方向クロックＨＣＫ、出力Ｑ0、遅延信号Ｑ0-d、反転信号Ｑ0-do、マスク信号Ｑ0-m、及び信号ＧＡＴＥ０の各波形の関係を示している。
なおこの図では垂直方向クロックＶＣＫの３クロック目の１水平ライン期間（つまり１本目のライン０の駆動が行われるべき期間）内での各信号の関係を示している。
またこの図では図中の「ＳＩＧ」により、それぞれのＨ-unitに対して信号書き込みが行われる期間とブランク期間とを示している。

先の図１０の説明からも理解されるように、遅延信号Ｑ0-dは、フリップフロップ２ａ-0からの出力Ｑ0を水平方向クロックＨＣＫの３クロック分遅延させた信号となる。
また、反転信号Ｑ0-doは、上記遅延信号Ｑ0-dを極性反転したものであり、図のような信号となる。
ここで、図１０にて説明したように、マスク信号Ｑｘ-mは、出力Ｑｘと反転信号Ｑｘ-doとが共にＨであるときのみＬとなり、それ以外の期間はＨとなる。このことからマスク信号Ｑ0-mとしては、図のように水平方向クロックＨＣＫの０クロック目から２クロック目までの期間のみＬ、それ以外の期間はＨとなる信号が生成される。

マスク回路２ｄ-xは、マスク信号Ｑｘ-mが示すマスク期間において出力Ｑｘをマスクする。具体的には、マスク信号Ｑｘ-mがＬとなる期間において出力Ｑｘをマスクする。
このことから、図のように出力Ｑｘは、水平方向クロックＨＣＫの０クロック目〜２クロック目の期間においてマスクされ、その結果、ゲートライン０に対して最終的に供給される信号ＧＡＴＥ０の立ち上がりタイミングは、図のように水平方向クロックＨＣＫの３クロック目の立ち上がりタイミングとなるようにされる。

このようにして、マスク信号Ｑｘ-mに基づくマスク回路２ｄ-xによるマスク処理が行われることによっては、出力Ｑｘは、その立ち上がりタイミングが水平方向クロックＨＣＫの３クロック分遅延されてゲートラインｘに対して出力されることになる。

ここで、先の図９、図１０に示した構成によれば、１ライン順次の走査を行う場合においてもマスク信号によるマスクが行われることになるが、上記説明からも理解されるように、１ライン順次の走査が行われる場合にマスクが行われてたとしても、ゲートラインｘに供給される信号ＧＡＴＥｘとしては、信号書込期間として設定された３クロック目〜４３クロック目にかけてＨとなるようにすることができ、従って信号書き込みは正常に行われるようにできる。
つまりこのことからも理解されるように、図９、図１０に示した構成によれば、１ライン順次駆動を行うと２ライン同時駆動を行う場合とでその構成は共通とすることができる。

（垂直方向クロックＶＣＫの調整による２ライン同時駆動の具体例）
上記により説明した１ライン順次駆動時の動作を踏まえた上で、本例の場合における垂直方向クロックＶＣＫの調整による２ライン同時駆動の実現手法の具体例について説明する。

図１４、図１５は、本例の場合における垂直方向クロックＶＣＫの調整による２ライン同時駆動の実現手法の具体例について説明するためのタイミングチャートであり、図１４は、同時駆動される２ラインの組み合わせを図４（ａ）に示した組み合わせとする場合に対応したタイミングチャートを、また図１５は同時駆動される２ラインの組み合わせを図４（ｂ）に示した組み合わせとする場合に対応したタイミングチャートをそれぞれ示している。
図１４においては、１フレーム期間内における４番目の水平ライン期間（図１１や図１３に示した垂直方向クロックＶＣＫの３クロック目に相当：ライン０の走査が行われるべき期間）からその次の水平ライン期間の開始タイミング付近にかけての期間内における、垂直方向クロックＶＣＫ、水平方向クロックＨＣＫ、出力Ｑ0、出力Ｑ1、遅延信号Ｑ0-d、遅延信号Ｑ1-d、反転信号Ｑ0-do、反転信号Ｑ1-do、マスク信号Ｑ0-m、マスク信号Ｑ1-m、信号ＧＡＴＥ０、信号ＧＡＴＥ１、出力Ｑ2、出力Ｑ3、遅延信号Ｑ2-d、遅延信号Ｑ3-d、反転信号Ｑ2-do、反転信号Ｑ3-do、マスク信号Ｑ2-m、マスク信号Ｑ3-m、信号ＧＡＴＥ２、信号ＧＡＴＥ３の各波形の関係を示している。
また図１５においては、同期間内における垂直方向クロックＶＣＫ、水平方向クロックＨＣＫ、出力Ｑ0、遅延信号Ｑ0-d、反転信号Ｑ0-do、マスク信号Ｑ0-m、信号ＧＡＴＥ０、出力Ｑ1、出力Ｑ2、遅延信号Ｑ1-d、遅延信号Ｑ2-d、反転信号Ｑ1-do、反転信号Ｑ2-do、マスク信号Ｑ1-m、マスク信号Ｑ2-m、信号ＧＡＴＥ１、信号ＧＡＴＥ１の各波形の関係を示している。
なおこれら図１４、図１５においても図中の「ＳＩＧ」により各Ｈ-unitに信号書き込みが行われる期間とブランク期間との別を表している。

ここで確認のために述べておくと、図示は省略したが、この場合としても１フレーム期間内における１番目の水平ライン期間から３番目の水平ライン期間にかけての垂直方向クロックＶＣＫの波形は、図１１に示したものと同様となる。
但し、２ライン同時駆動を行う場合、１フレームにつき必要な走査回数は１ライン順次の走査を行う場合の半数となる（図４（ｂ）の組み合わせの場合は余剰ラインの関係で半数＋１となる）。本例の場合、画素アレイ１における垂直方向の有効画素数は１１０４であるので、その半数の５５２回の走査が行われればよいことになる。
このとき、本例では、先の図１１の説明からも理解されるように１フレーム期間内における１番目から３番目の水平ライン期間と最後の１水平ライン期間の計４つの水平ライン期間を垂直方向のブランク期間としているので、２ライン同時駆動を行う場合における１フレーム分の走査時間は、５５２＋４より５５６の水平ライン期間分の時間長とされることになる。

先ず、図１４において、先の図４（ａ）に示した組み合わせによる２ライン同時駆動を実現するとした場合には、垂直方向クロックＶＣＫとしては、先の図１１に示した水平ライン周期のＨパルスに加えて、図のように水平方向クロックＨＣＫの４４クロック目の立ち上がりタイミングに同期して立ち上がり該水平方向クロックの４４クロック目の立ち下がりタイミングにて同期して立ち下がるＨパルスが付加されるようにする（このＨパルスを以下、調整パルスと称する）。
このとき、１フレーム期間内における信号書込期間は、先に説明したように走査回数が半数となることを考慮すれば、４番目の水平ライン期間〜５５５番目の水平ライン期間となる。従って上記調整パルスの付加は、これら４番目の水平ライン期間〜５５５番目の水平ライン期間を対象として行われるようにすることになる。つまり、図１１における通常の１ライン順次駆動を行う場合の垂直方向クロックＶＣＫに対しては、３クロック目〜５５４クロック目に対して上記調整パルスの付加を行うようにするものである。

ここで、水平方向クロックＨＣＫの０クロック目から４４クロック目までの期間を「１水平ライン期間」として捉えるのであれば、垂直方向クロックＶＣＫの上記調整パルスの立ち上がりタイミングは、上記「１水平ライン期間」の開始タイミングよりも手前にずれ込んでいることになるが、この調整パルスの立ち上がりタイミングは、水平ライン周期で訪れているものであり、従って図１４に示す垂直方向クロックＶＣＫとしても、先の図５や図６で示したものと同様に、１水平ライン「期間」につき２度の立ち上がりタイミングが得られるようにされていることに変わりはない。

この図１４に示すような垂直方向クロックＶＣＫとされることで、図のように出力Ｑ0としては、３番目の水平ライン期間（図１１の垂直方向クロックＶＣＫの２クロック目に相当）における水平方向クロックＨＣＫの４４クロック目の立ち上がりタイミング（調整パルスの立ち上がりタイミング）にて立ち上がるようにされる。そしてこれに応じて、出力Ｑ1は、４番目の水平ライン期間における水平方向クロックＨＣＫの０クロック目の立ち上がりタイミング（垂直方向クロックＶＣＫの上記調整パルスの次のＨパルスの立ち上がりタイミング）にて立ち上がるようにされる。
またマスク信号Ｑ0-mは、上記出力Ｑ0の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬ、それ以外の期間はＨとなる信号となる。同様にマスク信号Ｑ1-mは、上記出力Ｑ1の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬ、それ以外の期間はＨとなる信号となる。
この結果、信号ＧＡＴＥ０、信号ＧＡＴＥ１は、４番目の水平ライン期間における水平方向クロックＨＣＫの２クロック目の立ち上がりタイミング、３クロック目の立ち上がりタイミングでそれぞれ立ち上がることになる。

またこの場合、上記出力Ｑ0の立ち下がりタイミング（つまり信号ＧＡＴＥ０の立ち下がりタイミング）は、４番目の水平ライン期間の最後部において付加される調整パルスの立ち上がりタイミングと一致することになる。また、出力Ｑ1の立ち下がりタイミング（信号ＧＡＴＥ１の立ち下がりタイミング）は、上記４番目の水平ライン期間において付加された調整パルスの次の立ち上がりタイミングと一致するものとなる。

また、上記４番目の水平ライン期間の最後部にて付加された調整パルスの立ち上がりタイミングでは、出力Ｑ1がＨであることに応じて、出力Ｑ2がＨに立ち上がる。そして、垂直方向クロックＶＣＫにおける上記４番目の水平ライン期間に付加された調整パルスの次の立ち上がりタイミングにおいては、上記出力Ｑ2がＨであることより、出力Ｑ3が立ち上がることになる。

このとき、マスク信号Ｑ2-mは、上記出力Ｑ2の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬ、それ以外の期間はＨとなる信号となる。またマスク信号Ｑ3-mとしても、上記出力Ｑ3の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬでそれ以外の期間はＨとなる信号となる。
この結果、信号ＧＡＴＥ２、信号ＧＡＴＥ３は、５番目の水平ライン期間における水平方向クロックＨＣＫの２クロック目の立ち上がりタイミング、３クロック目の立ち上がりタイミングでそれぞれ立ち上がることになる。

この図１４より、本例の垂直方向クロックＶＣＫの調整及び出力Ｑｘのマスクによれば、１水平ライン期間内における信号書込期間として設定された水平方向クロックＨＣＫの３クロック目〜４３クロック目の期間内において、隣接する２ラインを同時駆動することができ、なお且つ意図しない組み合わせによる２ラインが同時駆動されてしまう期間が生じないようにできるということが理解できる。

また、先の図４（ｂ）に示した組み合わせによる２ラインの同時駆動を行う場合、垂直方向クロックＶＣＫは、次の図１５に示すように調整することになる。
具体的にこの場合の垂直方向クロックＶＣＫとしては、１フレーム期間内における１番目の水平ライン期間〜４番目の水平ライン期間までは先の図１１と同様に１水平ライン期間につき１回の立ち上がりタイミングが得られる（つまり調整パルスの付加を行わない）ようにした上で、５番目の水平ライン期間以降において図１４と同様の調整パルスの付加を行うようにする。

ここで、本例の場合において、図４（ｂ）の組み合わせによる２ライン同時駆動を行うとしたときには、画素アレイ１におけるライン０とライン５５１とが余剰ラインとなる。つまりこの場合の走査は、図４（ａ）の組み合わせによる２ライン同時駆動を行う場合よりも１ライン分余分に行う必要がある。
この点からも理解されるように、この場合における上記調整パルスの付加は、上記５番目の水平ライン期間から５５６番目の水平ライン期間にかけて行うものであり、つまりは図１１に示したような通常の垂直方向クロックＶＣＫに対しては、その３クロック目〜５５５クロック目にかけて上記調整パルスの付加を行うものである。
なおこのことから理解されるように、この場合においては１フレーム期間内における最後の水平ライン期間がブランク期間ではなくなることになる。

図１５に示す垂直方向クロックＶＣＫとされることで、出力Ｑ0、マスク信号Ｑ0-m、及び信号ＧＡＴＥ０としては、先の図１３と同様の波形となる。
但しこの場合、４番目の水平ライン期間の最後には調整パルスの付加が行われるので、出力Ｑ0及びマスク信号Ｑ0-mの立ち下がりタイミングは、当該調整パルスの立ち上がりタイミング（すなわち４番目の水平ライン期間における水平方向クロックＨＣＫの４４クロック目の立ち上がりタイミング）と一致することになる。

また、上記調整パルスの付加により、出力Ｑ1は、図のように当該調整パルスの立ち上がりタイミングにて立ち上がるようにされる。また、出力Ｑ2は、垂直方向クロックＶＳＫの上記調整パルスの直後の立ち上がりタイミング（５番目の水平ライン期間の開始タイミング）において、上記出力Ｑ1がＨであることに伴いＨに立ち上がるようにされる。

このとき、マスク信号Ｑ1-mは、上記出力Ｑ1の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬとなりそれ以外の期間はＨとなる信号となる。同様にマスク信号Ｑ2-mは、上記出力Ｑ2の立ち上がりタイミングから水平方向クロックＨＣＫの３クロック分の期間にかけてＬでそれ以外の期間はＨとなる信号となる。
この結果、信号ＧＡＴＥ１、信号ＧＡＴＥ２は、図のように５番目の水平ライン期間における水平方向クロックＨＣＫの２クロック目の立ち上がりタイミング、３クロック目の立ち上がりタイミングでそれぞれ立ち上がることになる。

このようにして図４（ｂ）の組み合わせによる２ライン同時駆動を行う場合においても、本例の垂直方向クロックＶＣＫの調整及び出力Ｑｘのマスクによれば、１水平ライン期間内における信号書込期間として設定された水平方向クロックＨＣＫの３クロック目〜４３クロック目の期間内において、隣接する２ラインを同時駆動することができ、なお且つ意図しない組み合わせによる２ラインが同時駆動されてしまう期間が生じないようにできるということが理解できる。

〜シフトクロックの調整に係る構成の説明〜

図１６は、上記により説明した垂直方向クロックＶＣＫの調整を実現するための構成について説明するための図である。
なおこの図１６においては、本実施の形態の表示装置の内部構成のうち、画素アレイ１、ゲートドライバ２、ソースドライバ３による表示パネルと、クロック調整に係る構成のみを抽出して示している。

本実施の形態の表示装置において、クロック調整を実現するための構成としては、図中の走査制御部５とクロック調整回路４とが該当する。
走査制御部５は、表示パネルにおける走査線の順次駆動、及びＨ-unitごとの信号値の順次書込についてのタイミングを指示するためのタイミング信号として、垂直方向クロック、垂直方向スタート指示信号ＶＳＴ、水平方向クロックＨＣＫ、水平方向スタート指示信号ＨＳＴを出力する。
ここで、上記垂直方向クロックは、図１１に示したような１ライン順次走査を実現するための通常の垂直方向クロック（つまり調整パルスが付加されていない状態）であり、クロック調整回路４が出力する垂直方向クロックＶＣＫと区別する。
後述もするように、走査制御部５は、入力映像信号から得られる同期信号（垂直同期信号、水平同期信号）に基づいてこれらの各タイミング信号を生成・出力することになる。

また走査制御部５は、走査切替信号を出力する。
ここで、後述もするように、第１の実施の形態では、２ラインの同時駆動として、先の図４（ａ）に示した組み合わせと図４（ｂ）に示した組み合わせによる駆動を切り替えて行うことになる。この走査切替信号は、同時駆動する２ラインの組み合わせとして、図４（ａ）に示した組み合わせと図４（ｂ）に示した組み合わせとの切り替えを指示する信号となる。

図示するように走査制御部５から出力された垂直方向クロック、水平方向クロックＨＣＫ、及び走査切替信号は、クロック調整回路４に対して供給される。
また、上記水平方向クロックＨＣＫは、ゲートドライバ２、及びソースドライバ３に対しても供給される。
また、垂直方向スタート指示信号ＶＳＴはゲートドライバ２に対して供給される。
また、水平方向スタート指示信号ＨＳＴはソースドライバ３に対して供給される。

なお、先の図１２において説明したように、本例の場合、ソースドライバ３内にはゲートドライバ２と同様に、その内部にシフトレジスタ（この場合は４１段）と誤走査開始防止部が設けられている。上記水平方向クロックＨＣＫは、上記シフトレジスタに対するシフトクロックとして入力され、これによりＨ-unitの順次の選択は水平方向クロックＨＣＫのタイミングに同期して行われる。
また上記誤走査開始防止部には、水平方向スタート指示信号ＨＳＴがその入力信号として与えられ且つ水平方向クロックＨＣＫがシフトクロックとして与えられる。そして当該誤走査開始防止部の出力が上記シフトレジスタへの入力信号として与えられる。このような構成により、先の図１２に示したようなタイミングによる各Ｈ-unitに対する信号書込が実現されるようになっている。

クロック調整回路４は、走査制御部５から供給される垂直方向クロック、水平方向クロックＨＣＫ、及び走査切替信号に基づき、先の図４（ａ）に示した組み合わせによる２ライン同時駆動を実現するための図１４に示した垂直方向クロックＶＣＫ、又は先の図４（ｂ）に示した組み合わせによる２ライン同時駆動を実現するための図１５に示した垂直方向クロックＶＣＫを生成する。
具体的に、クロック調整回路４は、上記走査切替信号によって図４（ａ）に示したような余剰ラインが生じない組み合わせによる２ライン同時駆動が指示された場合は、走査制御部５が出力する垂直方向クロックの５５６クロックごとの周期を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目（４番目のクロック）〜５５４クロック目（５５５番目のクロック）までを対象とした調整パルスの付加を行う。
また走査切替信号によって図４（ｂ）に示したような余剰ラインが生じる組み合わせによる２ライン同時駆動が指示された場合は、同様に上記垂直方向クロックの５５６クロックの周期を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目（４番目のクロック）〜５５５クロック目（５５６番目のクロック）までを対象とした調整パルスの付加を行う。
クロック調整回路４を介した垂直方向クロックは、垂直方向クロックＶＣＫとしてゲートドライバ２に対して供給される。

このような構成により、上記走査切替信号の指示に応じて、図４（ａ）の同時駆動の組み合わせに対応した図１４に示したような各ラインの駆動と、図４（ｂ）の同時駆動の組み合わせに対応した図１５に示したような各ラインの駆動とを切り替えて行うことができる。

[1-6.両極性駆動について]

本実施の形態の表示装置においては、表示パネルの駆動はいわゆる両極性駆動で行うことになる。
ここで、両極性駆動は、例えばＬＣＯＳパネルやＳＸＲＤパネルなどで採用される駆動手法であって、書き込み電圧のＤＣバランスをとるための駆動手法として知られている。

図１７は、通常の両極性駆動（従来の両極性駆動）の概念図を示している。
例えば入力映像信号のフレームレートが６０Ｈｚ（ｆｐｓ）であるとすると、両極性駆動においては、図のように１２０Ｈｚの周期で書き込み電圧の極性を反転させることになる。その上で、同一フレームを２度出しすることによって、書き込み電圧のＤＣバランスをとるようにされている。
具体的に、図中のフレーム１について見れば、この場合は６０Ｈｚとされる１フレーム期間内（およそ１６．６msec）において、その前半の期間ではフレーム１の画像信号を正極性により書き込み、後半の期間では同じフレーム１の画像信号を負極性により書き込むことで、同一フレーム画像について正／負両極性による書き込みを行い、結果として書き込み電圧の正負の極性を相殺してＤＣバランスを確保するというものである。

[1-7.ＥＶＥＮ／ＯＤＤ表示]

これまでの説明からも理解されるように、本実施の形態では、フレームレートの向上による動画質の向上を図るために、複数ラインを同時駆動するという手法を採るものとしている。
但し本実施の形態では、単に複数ラインを同時駆動するのみではなく、同時駆動する複数ラインの組み合わせを順次変更するという手法を採るものとしている。具体的に本実施の形態では、１水平ライン期間内に同時駆動するライン数は２ラインとし、且つ、フレーム周期で（同一フレーム画像の表示ごとに）同時駆動するラインの組み合わせを変更する。

なお確認のために述べておくと、複数ラインを同時駆動する手法を採る場合、画素アレイ１における水平ライン数や同時駆動するライン数の設定によって、同時駆動できない余剰のライン（つまり同時駆動ライン数として設定したライン分の同時駆動ができない部分）が発生する場合がある。本例の場合、画素アレイ１における水平ライン数は偶数で且つ同時駆動するライン数は「２」であるので、図４（ｂ）に示す駆動を行う場合に同時駆動できないラインが生じることになる（図中のライン０と図示は省略したライン１１０３）。これら余剰のラインについては単体で駆動する。或いは、同時駆動するライン数が３以上とされて、余剰ラインの数が２以上となる場合には、それらの余剰ラインを同時駆動することもできる。
また、上記の説明からも理解されるように、特に水平ライン数が奇数である場合には、同時駆動するラインの組み合わせとしては「余剰ラインが生じない組み合わせ」が存在しない場合があり、従ってその場合は同時駆動するラインの組み合わせが全て「余剰ラインが生じる組み合わせ」となる。つまりこの場合には、それらの「余剰ラインが生じる組み合わせ」の間で同時駆動するラインの組み合わせを変更することになる。

ここで、複数ラインを同時駆動する手法を採る場合は、垂直方向における解像度の低下は避けられないものとなる。例えば単純に考えて、２ライン同時駆動を行う場合には、垂直方向の解像度は１／２に低下してしまう。

そこで本実施の形態では、このような２ライン同時駆動時の垂直方向の解像度の低下を補うために、上記のようにフレーム周期で同時駆動ラインの組み合わせを逐次変更することに併せて、表示すべき画像側にも工夫を凝らすものとしている。

図１８は、その具体的な手法について説明するための図である。
この図１８に示されるように、本実施の形態では、１枚目のフレーム画像（フレーム１）については、偶数（ＥＶＥＮ）ラインを間引き出力し、当該ＥＶＥＮラインの間引き出力における各ラインの信号値を、２ライン１組の各同時駆動ラインにあてはめて表示出力を行う。具体的には、間引き処理により得たライン０の画像信号は「ライン０・ライン１」の組にあてはめ、ライン２の画像信号は「ライン２・ライン３」の組にあてはめるといったように、入力画像側と表示出力画像側との間で各ラインの垂直方向における順序の整合性が確保されるように、各同時駆動ラインの駆動タイミングと各ラインの信号値の書き込みタイミングとの対応がとられるようにする。
そして、２枚目のフレーム画像（フレーム２）については、基本的には奇数（ＯＤＤ）ラインを間引き出力し、当該ＯＤＤラインの間引き出力における各ラインの信号値を２ライン１組の各同時駆動ラインにあてはめて表示出力を行う。このようなＯＤＤラインの出力時においても、入力画像側と表示出力画像側との間で各ラインの垂直方向における順序の整合性が確保されるように、各ライン（走査線）の駆動タイミングと各ラインの信号値の書き込みタイミングとの対応がとられるようにする。
以降のフレーム画像についても同様に、ＥＶＥＮラインの間引き出力→ＯＤＤラインの間引き出力→ＥＶＥＮラインの間引き出力を交互に繰り返していく。

ここで、図１８において、ＯＤＤラインの間引き画像を表示出力するフレーム期間としての、余剰ラインが生じる組み合わせでの同時駆動が行われるフレーム期間には、図中のライン０と共に、ライン１１０３が余剰ラインとなる。このとき、上記により説明したように各同時駆動ラインの組に対し各ＯＤＤラインの信号値をあてはめていくと、最後のライン１１０３の信号値は余剰ラインとしてのＮｏ．１１０３の走査線にしかあてはめられなくなる。このため、入力フレーム画像における最もＮｏ．の大きいＯＤＤラインの信号値については、上記のようにして最終的に残される１本の余剰ライン（最もラインＮｏ．の大きい走査線）の駆動時において書き込むものとする。

またこの場合、余剰ラインとしてのライン０に対しては、あてはめるべき信号値が存在しないことになる。つまり、このままではライン０は非表示とされてしまう。
そこで、このように余剰ラインが生じる組み合わせで２ラインを同時駆動する場合においては、入力画像のうちのＯＤＤラインを間引き出力すると共に、ライン０の信号値も出力する。その上で、このように出力されたライン０の信号値を、図のようにライン０に対して書き込むものとする。

このようにして第１の実施の形態では、同時駆動するラインの組み合わせをフレーム周期で交互に変更しつつ、入力フレーム画像のＥＶＥＮラインのみの書き込み（表示）／ＯＤＤラインの書き込みが同様にフレーム周期で交互に切り替えられるようにして行われるようにしている。このようにすることで、網膜への蓄積時間内において画素重心をずらすことができ、いわばインターレース方式のような表示手法を実現することができる。つまりこれにより、単に複数ラインを同時駆動する手法とする場合には１／２に低減してしまう垂直方向の解像度感を補うことができる。換言すれば、単に複数ラインを同時駆動する手法を採る場合と比較して、垂直方向における解像度感の向上を図ることができ、その分画質の向上を図ることができるものである。

ここで、図１８により説明した表示手法によって垂直方向の解像度感が補われることについて、次の図１９及び図２０を参照して説明しておく。
例えば図１９（ａ）に示すような入力画像があった場合、図１８にて説明したフレーム周期での同時駆動ラインの組の変更及びＥＶＥＮライン表示／ＯＤＤライン表示の変更を行うとすると、表示画像としては図１９（ｂ）に示すものと図１９（ｃ）に示すものとの２通りが生じ得るものとなる。
具体的に、図１９（ｂ）は、同時駆動する２ラインの組み合わせを余剰ラインが生じない組み合わせとしつつ、ＥＶＥＮラインの間引き出力に基づき各信号線を駆動する場合の表示画像である。また、図１９（ｃ）は同時駆動する２ラインの組み合わせを余剰ラインが生じる組み合わせとしつつ、ＯＤＤラインの間引き出力に基づき各信号線を駆動する（本例ではライン０には入力画像のライン０の信号値を書き込むものとしている）場合の表示画像である。
なお、ここでは図示の都合上、垂直方向の画素数は２０（０〜１９）としている。

ここで、以下の説明においては、図１９（ｂ）に示すようなＥＶＥＮラインの間引き出力に基づく各信号線の駆動が行われるフレームについては「ＥＶＥＮフレーム」と称する。
また、図１９（ｃ）に示すようなＯＤＤラインの間引き出力に基づく各信号線の駆動が行われるフレームについては「ＯＤＤフレーム」と称する。

図２０は、図１９（ｂ）に示すＥＶＥＮフレームと図１９（ｃ）に示すＯＤＤフレームとの重ね合わせ画像を示している。
この図２０と先の図１９（ｂ）、図１９（ｃ）のそれぞれとを比較して明らかなように、図２０に示す重ね合わせ画像（つまり実際に観測される画像）は、２ライン同時駆動により得られるＥＶＥＮフレーム単体、ＯＤＤフレーム単体よりも垂直方向の解像度感が向上するものとなる。

このようにして、図１８にて説明したフレーム周期での同時駆動ラインの組の変更及びＥＶＥＮライン表示／ＯＤＤライン表示の変更を行うことで、単に２ラインを同時駆動するとした場合よりも垂直方向の解像度感の向上させることができる。

ここで、本実施の形態では、表示パネルの駆動手法として、両極性駆動が採用されるものである。先に述べた通り両極性駆動は、同一のフレーム画像について正／負両極性による書込を行うことで、ＤＣバランスを確保する駆動手法である。

確認のために、次の図２１において、このような両極性駆動が採用される場合において、図１８にて説明したようなＥＶＥＮフレーム／ＯＤＤフレームのフレーム周期での切り替えを行う場合の各フレームの表示画像の変遷を、フレームごとの駆動極性と共に示しておく。
先ず本例の場合は、２ラインを同時駆動する手法を採ることから、フレームレートは通常の両極性駆動（図１７）を行う場合と比較して２倍に向上できる。すなわち、通常の両極性駆動時のフレームレートが６０ｆｐｓであるとすれば、本実施の形態の場合は１２０ｆｐｓに向上できる。
つまりこれに対応させて、この場合の表示装置に対しては、１２０ｆｐｓの入力映像信号を入力することになる。すなわち、この場合のフレーム周期は１２０Ｈｚである。
また、図１７を参照して分かるように、駆動極性は、フレーム周期の１／２の周期で変更することになる。すなわちこの場合、駆動極性は図２１に示されるように２４０Ｈｚの周期で変更することになる。

その上で、この場合はフレーム周期でＥＶＥＮフレームとＯＤＤフレームとを交互に表示出力するので、図のようにフレーム１についてはそのＥＶＥＮフレームの表示出力を正／負双方の書込により行い、またフレーム２についてはそのＯＤＤフレームの表示出力を正／負双方の書き込みにより行うことになる。
図示は省略したが、フレーム３以降も同様に、この図に示すようなフレーム周期でのＥＶＥＮフレーム表示出力とＯＤＤフレーム表示出力との交互の切り替えを繰り返すことになる。

ここで、ＥＶＥＮフレームとＯＤＤフレームの出し方としては、図のように、同一フレーム画像についての表示期間（１フレーム分の走査期間×２）にはＥＶＥＮ／ＯＤＤの切り替えを行わず、異なるフレームの表示に移り変わるときにＥＶＥＮ／ＯＤＤの切り替えを行うものとしている。これは、「走査」の面から見れば、同一フレーム画像についての走査が２回行われるごとに、ＥＶＥＮ／ＯＤＤの切り替えを行っていると捉えることもできる。
すなわち、上記のような第１の実施の形態としての駆動手法（表示手法）は、同一フレーム画像について行われる２回の１フレーム分の走査をそれぞれ正極性と負極性の駆動極性により行いつつ、一方で、このように同一フレーム画像について行われる２回の１フレーム分の走査が行われるごとにＥＶＥＮフレーム／ＯＤＤフレームの切り替えを行っているとも捉えることができる。

[1-8.第１の実施の形態の表示装置の構成]

図２２は、第１の実施の形態としての表示装置の内部構成を示した図である。
図示するようにして本実施の形態の表示装置には、先の図１６に示した画素アレイ１、ゲートドライバ２、ソースドライバ３、クロック調整回路４、及び走査制御部５と共に、映像信号処理部６が備えられる。

ここで、上述のように本実施の形態においては表示パネルの駆動が両極性駆動により行われる。このことに対応して、この場合のソースドライバ３としては、図中の極性指示信号に応じた駆動極性により各信号線に対する信号値の書き込みを行うように構成される。
この極性駆動信号は、図示するように走査制御部５が生成・出力する。
走査制御部５は、先の図１６にて説明した各種のタイミング信号や走査切替信号の生成に加えて、上記極性指示信号、及び図中のＥ／Ｏ切替信号（ＥＶＥＮ／ＯＤＤ切替信号）の生成も行う。
なお、走査制御部５によるこれら各信号の具体的な生成動作については後述する。

映像信号処理部６には、入力映像信号が与えられる。
先の図２１においても述べた通り、本実施の形態において入力映像信号としては１２０ｆｐｓのフレームレートによる信号を入力することになる。

映像信号処理部６は、上記入力映像信号についての同期分離処理、及び走査制御部５が生成・出力するＥ／Ｏ切替信号に基づくＥＶＥＮライン又はＯＤＤラインの間引き処理を行う。

図２３は、映像信号処理部６の内部構成を示している。
図示するように映像信号処理部６内には、フレーム２度出し処理部７、フレームバッファ８、ライン間引き処理部９、ラインバッファ１０、及び同期分離回路１１が設けられる。
映像信号処理部６内において、入力映像信号は同期分離回路１１と共にフレーム２度出し処理部７に対して供給される。

同期分離回路１１は、上記入力映像信号から垂直同期信号、水平同期信号の各同期信号を分離する。同期分離回路１１により分離された同期信号は図２２に示した走査制御部５に供給される。

上記フレーム２度出し処理部７、フレームバッファ８、ライン間引き処理部９、及びラインバッファ１０は、入力映像信号に基づき得られるフレーム画像信号について、その偶数番目の水平ライン又は奇数番目の水平ラインを間引きした結果を２回連続して出力するライン間引き・２度出し処理部として機能する。

具体的に、上記フレーム２度出し処理部７は、上記入力映像信号に基づき得られるフレーム画像信号をフレームバッファ８に蓄積して、同一のフレーム画像信号を２度出しする。フレーム２度出し処理部７により２度出しされたフレーム画像信号は、ライン間引き処理部９に対して供給される。

ライン間引き処理部９は、走査制御部５から供給されるＥ／Ｏ切替信号に基づき、入力されるフレーム画像信号の偶数番目の水平ラインの画像信号、又は奇数番目の水平ライン及びライン０の画像信号の何れかを択一的に出力する。
具体的には、上記Ｅ／Ｏ切替信号によりＥＶＥＮが指示された場合には、図中のラインバッファ１０を用いて、入力フレーム画像のライン０,ライン２,ライン４・・・ライン１１０２の画像信号を順に出力する。また上記Ｅ／Ｏ切替信号によりＯＤＤが指示された場合には、ラインバッファ１０を用いて入力フレーム画像のライン０、及びライン１,ライン３,ライン５・・・ライン１１０３の画像信号を順に出力する。

説明を図２２に戻す。
走査制御部５は、先の図１６にて説明したように、垂直方向クロック、垂直方向スタート指示信号ＶＳＴ、水平方向クロックＨＣＫ、水平方向スタート指示信号ＨＳＴの各タイミング信号と、走査切替信号とを生成する。
走査制御部５は、これら各タイミング信号及び走査切替信号を、映像信号処理部６内の同期分離回路１１から供給される同期信号に基づいて生成する。本実施の形態の場合、上記垂直方向スタート指示信号ＶＳＴとしては、図２１に示したような１フレーム期間内における２度の走査が実行されるべく、フレーム周期（垂直同期信号の１周期）の１／２の周期でスタートパルスが出力される信号を生成することになる。

また走査制御部５は、上記同期分離回路１１からの同期信号に基づき、走査切替信号、及びＥ／Ｏ切替信号を生成する。
具体的に、上記走査切替信号としては、上記同期信号に基づくフレーム周期で交互に２ライン同時駆動の組み合わせの変更を指示する信号を生成する。また上記Ｅ／Ｏ切替信号としては、上記同期信号に基づくフレーム周期でＥＶＥＮ／ＯＤＤを交互に指示する信号を生成する。

また走査制御部５は、上記同期信号に基づき極性指示信号を生成する。この極性指示信号としては、上記同期信号に基づくフレーム周期の１／２の周期で交互に正極性／負極性を指示する信号を生成する。

確認のため、図２４に上記走査制御部５の制御に基づく駆動が行われる場合の各フレームの表示タイミング（フレーム２度出し処理出力）とＥ／Ｏ切替信号、走査切替信号、及び極性指示信号との関係を示しておく。
なおこの図２４においては図示の都合上、フレーム１〜フレーム４までの４フレーム期間内における各フレームと各信号との関係を示している。
図示するようにこの場合のＥ／Ｏ切替信号、走査切替信号としては、「フレーム１・フレーム１」「フレーム２・フレーム２」「フレーム３・フレーム３」「フレーム４・フレーム４」の、それぞれ同一フレーム画像について１フレーム分の走査が２回行われる期間ごとにＥＶＥＮ／ＯＤＤの切り替え、同時駆動ラインの組み合わせの変更を指示する信号となる。
一方で極性指示信号としては、Ｅ／Ｏ切替信号や走査切替信号の１／２の周期で正極性／負極性の切り替えを指示する信号となる。

[1-9.第１の実施の形態のまとめ]

上記のようにして本実施の形態によれば、１水平ライン期間に複数の走査線を同時駆動することによるフレームレートの向上を図る手法として、ゲートドライバ２に入力するシフトクロックを調整するという手法を採ることで、同時駆動するライン数やその組み合わせを自由に変更することができる。

また、本実施の形態によれば、ゲートドライバ２に入力するシフトクロックの調整／非調整の切り替えにより、複数ラインの同時走査と通常の１ライン順次の走査との切り替えが可能となる。このようにシフトクロックの調整／非調整により通常の１ライン順次の走査との切り替えが可能であることにより、１ライン順次の走査を行う製品と複数ライン同時駆動を行う製品とで表示パネル部の構成は共通化することができ、結果として、製品の製造コスト削減を図ることができる。

また、本実施の形態では、各ゲートライン（走査線）に対してマスク信号生成回路２ｃとマスク回路２ｄとによるマスク部を挿入するものとしたことで、上記シフトクロックの調整による複数ラインの同時駆動が行われる場合において、意図しない組み合わせによるラインが同時駆動されてしまうといった事態の発生の防止が図られる。すなわちこれにより、ＥＶＥＮフレーム、ＯＤＤフレームとしての画像が適正に表示出力されるように図ることができる。

また本実施の形態では、ＯＤＤフレームの表示時において、余剰ラインとしてのライン０の駆動時において入力画像のライン０の信号値を書き込むものとしているが、このことで、余剰ラインが非表示とされてしまうことの防止が図られる。

＜２．第２の実施の形態＞
[2-1.１ライン順次駆動との動的な切り替え]

続いて、第２の実施の形態について説明する。
第２の実施の形態は、第１の実施の形態で説明した２ライン同時駆動によるＥＶＥＮフレーム／ＯＤＤフレームの表示出力と、通常の両極性駆動（１ライン順次駆動及び入力画像の全ライン表示）との動的な切り替えを行うものである。

ここで、第１の実施の形態で説明した２ライン同時駆動によれば、フレームレートの向上によって動画像の画質向上を図ることができるが、例えば静止画像などフレーム画像間の相関性の比較的低い画像が入力されたときには、垂直方向における解像度感の低下が目立ち、それによる画質の低下が避けられないものとなってしまう。

そこで第２の実施の形態では、静止画とみなせる画像（フレーム間の相関性が高い画像）であるか、動画像とみなせる画像（フレーム間の相関性が低い画像）であるかについて評価を行い、該評価の結果に基づき、静止画像に対応しては通常の両極性駆動を行い、動画像に対応しては第１の実施の形態で説明した２ライン同時駆動（ＥＶＥＮフレーム／ＯＤＤフレームの表示出力）を行う。

このように静止画像／動画像の別に応じて通常駆動と２ライン同時駆動との切り替えを行うことで、静止画像についての解像度の低下の防止を図りつつフレームレートの向上による動画質の向上が図られるようにできる。

[2-2.表示装置の構成]

図２５は、上記により説明した第２の実施の形態としての駆動手法を実現するための第２の実施の形態としての表示装置の内部構成を示している。
図示するように第２の実施の形態の表示装置には、図２２に示した第１の実施の形態の表示装置と同様に画素アレイ１、ゲートドライバ２、ソースドライバ３が備えられた上で、走査制御部１２、クロック調整回路１３、入力フレームレート切替処理部１４、映像信号処理部１５、映像評価回路１６、及び走査モード判定回路１７が備えられる。

ここで、例えば通常の両極性駆動時のフレームレートが６０Ｈｚに対応するものであるとすると、上記のように通常の両極性駆動、第１の実施の形態の駆動の切り替えを行うということは、フレームレートが６０Ｈｚ／１２０Ｈｚの間で切り替えられることを意味する（図１７,図２１を参照）。
このことに応じ、第２の実施の形態の表示装置は、入力映像信号のフレームレートを切り替えるための入力フレームレート切替処理部１４を備えている。
ここで、この場合の入力映像信号のフレームレートは高い側に合わせるものとし、図のように１２０ｆｐｓによるものを入力するようにされている。

また、第２の実施の形態の表示装置には、静止画／動画の判定とそれに応じた走査モードの指示を行うための構成として、映像評価回路１６と走査モード判定回路１７が備えられている。
映像評価回路１６は、上記入力映像信号について、複数のフレーム画像間の相関性を表す評価値を計算し、その結果を走査モード判定回路１７に出力する。ここで上記評価値は、例えば隣接する２つのフレーム画像を１組として各組ごとにそれらフレーム画像間の差を計算し、それにより求まった各組の差の値を合計することで求めることができる。このようにして求まる評価値は、その値が「０」に近いほど相関性が高いことを表すものとなる。

走査モード判定回路１７は、上記映像評価回路１６により計算された評価値に基づき、「通常走査モード」「２ライン同時走査モード」の切り替えを指示する走査モード切替信号を生成し出力する。すなわち上記評価値に基づき、入力画像が静止画像であるとみなせる場合には、上記走査モード切替信号として「通常走査モード」を指示する信号を出力する。また入力画像が動画像であるとみなせる場合には上記走査モード切替信号として「２ライン同時走査モード」を指示する信号を出力する。
具体的に、走査モード判定回路１７は、上記のように「０」が最も相関性が高いことを表す評価値が入力される場合には、静止画像／動画像の判定を行うための所定の閾値Ｔｈが設定され、上記評価値が閾値Ｔｈ以下であれば「通常走査モード」を指示する走査モード切替信号を出力し、上記評価値が閾値Ｔｈより大であれば「２ライン同時走査モード」を指示する走査モード切替信号を出力する。
図示するように走査モード判定回路１７により出力された走査モード切替信号は、走査制御部１２、入力フレームレート切替処理部１４、映像信号処理部１５、及びクロック調整回路１３に対して供給される。

入力フレームレート切替処理部１４は、上記走査モード判定回路１７より供給される走査モード切替信号に基づき、入力映像信号のフレームレートについての切り替えを行う。
具体的に、入力フレームレート切替処理部１４は、上記走査モード切替信号により「通常走査モード」が指示される場合には、上記入力映像信号におけるフレーム画像に関して、時間軸方向に隣接する２つのフレーム画像ごとにそれらの画像の平均値を計算し、これによって各２つのフレーム画像の組から各々１つのフレーム画像を得る。つまりこれによって、入力映像信号のフレームレートを１／２に低下させる（１２０ｆｐｓ→６０ｆｐｓの切り替え）ものである。
ここで、入力フレームレート切替処理部１４は、このようなフレームレートの切り替えに応じて同期信号についての調整も行うことになる。

また入力フレームレート切替処理部１４は、上記走査モード切替え信号によって「２ライン同時走査モード」が指示される場合には、入力映像信号をそのまま出力することになる。

映像信号処理部１５には、上記入力フレームレート切替処理部１４を介した入力映像信号が入力される。
図２６は、映像信号処理部１５の内部構成を示している。
図示するように映像信号処理部１５には、第１の実施の形態（図２３）で説明した同期分離回路１１、フレーム２度出し処理部７、フレームバッファ８、及びラインバッファ１０が設けられている。この場合は、図２３の映像信号処理部６が備えていたライン間引き処理部９に代えて、ライン間引き処理部１８が設けられている。
図示するようにライン間引き処理部１８には、フレーム２度出し処理部７からの出力と走査モード切替信号とが入力される。

ライン間引き処理部１８は、Ｅ／Ｏ切替信号に基づきラインバッファ１０を用いたＥＶＥＮライン／ＯＤＤライン（＋ライン０）の間引き出力を行う点については先の図２３に示したライン間引き処理部９と同様であるが、図２５に示した走査モード判定回路１７からの走査モード切替信号に基づき、ライン間引き出力／通常出力の切り替えを行う点が上記ライン間引き処理部９の場合と異なる。すなわち、ライン間引き処理部１８は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、Ｅ／Ｏ切替信号による指示に基づきＥＶＥＮライン／ＯＤＤライン（＋ライン０）の間引き出力を行う。
一方、上記走査モード切替信号により「通常走査モード」が指示される場合には、上記通常出力として、入力されたフレーム画像をそのまま出力する。

図２５に戻り、走査制御部１２は、走査モード判定回路１７からの走査モード切替信号が「２ライン同時走査モード」を指示する場合には、第１の実施の形態の場合の走査制御部５と同様の動作を行う。換言すれば、この走査制御部１２は、上記走査モード切替信号により「通常走査モード」が指示される場合に対応した動作を行う点が第１の実施の形態の走査制御部５とは異なる。

ここで、「２ライン同時走査モード」と「通常走査モード」との切替に応じては、フレームレートが変更されることに伴い、垂直方向スタート指示信号ＶＳＴ、極性指示信号、Ｅ／Ｏ切替信号は、それらのモードの間でその周期が変更されるべきものとなる。
但し、先に述べたように、この場合はフレームレート切替処理部１４によって、フレームレートの調整に応じて同期信号についての調整も行われるため、当該調整された同期信号に基づくフレーム周期に従って、第１の実施の形態の走査制御部５と同様の信号生成処理を行えば、自ずと上記各信号の「２ライン同時走査モード」「通常走査モード」の切り替えに応じた周期の変更が為される。
つまりこの場合の走査制御部１２としても、上記垂直方向スタート指示信号ＶＳＴについては上記同期信号に基づくフレーム周期（垂直同期信号の１周期）の１／２の周期でスタートパルスが出力される信号を生成・出力し、上記極性指示信号についても、上記同期信号に基づくフレーム周期の１／２の周期で交互に正極性／負極性を指示する信号を生成・出力すればよい。
また、上記Ｅ／Ｏ切替信号としては、上記同期信号に基づくフレーム周期で交互にＥＶＥＮ／ＯＤＤを指示する信号を生成・出力する。

また、「２ライン同時走査モード」と「通常走査モード」とでは、１フレーム分の走査回数が変更されることに伴い、水平方向スタート指示信号ＨＳＴによるスタートパルスの出力態様を変更すべきものとなる。
具体的に、「２ライン同時走査モード」時には、画素アレイ１の垂直方向画素数＝１１０４であるとすると、両極性駆動に伴い同一フレーム画像について２回行われる１フレーム分の走査回数は５５２（ＥＶＥＮフレーム）又は５５３（ＯＤＤフレーム）となり、また「通常走査モード」時には、同一フレーム画像について２回行われる１フレーム分の走査回数は１１０４となる。
このとき、「１フレーム分の走査」を行うべき期間内においては図１１に示したようなブランク期間が設定されるので、「２ライン同時走査モード」時における水平方向スタート指示信号ＨＳＴのスタートパルスとしては、５５２回又は５５３回の連続出力→上記ブランク期間での非出力→５５２回又は５５３回の連続出力・・・を繰り返すことになる。一方、「通常走査モード」時における水平方向スタート指示信号ＨＳＴのスタートパルスとしては、１１０４回の連続出力→上記ブランク期間での非出力→１１０４回の連続出力・・・を繰り返すことになる。
この場合の走査制御部１２は、「２ライン同時走査モード」の指示、「通常走査モード」の指示の別に応じて、このような水平方向スタート指示信号ＨＳＴの出力態様の切り替えを行う。

また図２５において、クロック調整回路１３としては、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、第１の実施の形態のクロック調整回路４と同様に、走査切替信号による同時駆動ラインの組み合わせの指示の別に応じて垂直方向クロックに対する調整パルスの付加を行って垂直方向クロックＶＣＫを出力する。
一方で、上記走査モード切替信号により「通常走査モード」が指示される場合には、垂直方向クロックに対する調整パルスの付加は行わずこれをそのまま垂直方向クロックＶＣＫとしてゲートドライバ２に対して出力する。

＜３．第３の実施の形態＞
[3-1.３Ｄシステムへの適用例]

続いて、第３の実施の形態について説明する。
第３の実施の形態は、２ライン同時駆動による走査時間の短縮化技術を、３Ｄシステム（３Ｄ表示システム）に適用するものである。
図２７は、第３の実施の形態の３Ｄシステムの概要を示している。
図２７において、第３の実施の形態の３Ｄシステムは、少なくとも図中の表示装置２０、アクティブメガネ２１を有して構成される。この場合、表示装置２０は、プロジェクタ装置として構成されており、この場合の３Ｄシステムにおいては、当該表示装置２０による投影画像を映し出すためのスクリーン２２が用いられる。
また、上記アクティブメガネ２１は、右目用レンズ部と左目用レンズ部とにそれぞれシャッタ（右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌ：図２９を参照）が設けられ、これら右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌがそれぞれ表示装置２０からのシャッタ制御信号により指示されるタイミングでオン／オフするようにされている。

図２８は、３Ｄシステムの表示手法について説明するための図であり、図２８（ａ）は通常の両極性駆動が採用される従来の表示手法を、また図２８（ｂ）は本例の２ライン同時駆動を適用した場合の第３の実施の形態としての表示手法を示している。

ここで、図２７に示したような３Ｄシステムにおいて、表示装置２０は、３Ｄ表示用の画像として、右目用のフレーム画像（Ｒ）と左目用のフレーム画像（Ｌ）を交互に表示出力する。このとき、アクティブメガネ２１側では、上記右目用のフレーム画像の表示時には右目側シャッタＳ−Ｒをオンし、上記左目用のフレーム画像の表示時には左目側シャッタＳ−Ｌをオンするようにされる。これによって、アクティブメガネ２１の装着者には、スクリーン２２に映し出される画像が立体的に知覚される。

この前提を踏まえた上で、先ずは図２８（ａ）の従来手法について説明しておく。
ここで、この場合もフレームレートは６０ｆｐｓであるとしている。
通常の両極性駆動を行う従来手法においては、上記のようにして右目用フレーム画像Ｒと左目用フレーム画像Ｌとを交互に表示出力するにあたり、図のように１枚目の右目用フレーム画像Ｒ−１を１ライン順次で正／負両極性で書き込み、その後、１枚目の左目用フレーム画像Ｌ−１を同様に１ライン順次で正／負両極性で書き込むことになる。以降も同様に、１ライン順次且つ正／負両極性の書き込みによって２枚目の右目用フレーム画像Ｒ−２→２枚目の左目用フレーム画像Ｌ−２・・・と順に書き込みを行っていく。

この一方で、右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌのオン／オフタイミングは、図に示されるものとなる。具体的に、右目側シャッタＳ−Ｒに関しては、１枚の右目用フレーム画像Ｒについての１回分の走査（つまりこの場合は正極性側の走査）が完了した後の所定タイミングにおいてオンとし、当該右目用フレーム画像Ｒの表示期間の終了タイミング（この場合は負極性側の走査の終了タイミング：次に表示されるべき左目用フレーム画像Ｌの走査の開始タイミング）に応じてオフとするようにされる。
同様に左目側シャッタＳ−Ｌに関しても、１枚の左目用フレーム画像Ｌについての１回分の走査が完了した後の所定タイミングにおいてオンとし、当該左目用フレーム画像Ｌの表示期間の終了タイミングに応じてオフとするようにされる。

ここで、アクティブマトリクス方式による走査が行われる場合は、表示画像が画面の端から徐々に書き替えられていくので、書き替え中の期間はシャッタを開放することができない。また、本例の場合のように表示パネルが液晶表示パネルとされる場合には、液晶の応答時間（この場合にはおよそ２ｍsec程度となる）も考慮に入れるべきとなる。
この結果シャッタは、対象画像についての走査の開始タイミングから図中の実線片矢印が示す画像書き替え＆液晶応答待ち時間を経過した後にオンすべきものとなる。

このとき、１ライン順次の走査を行う通常の両極性駆動によっては、同一フレーム画像について行われる１回分の走査に要する時間長は、図中の１２０Ｈｚに応じた約４．１ｍsecとなる。この場合、液晶応答時間は上記のようにおよそ２ｍsec程度であるので、これらの結果、同一フレーム画像についての表示期間（約８．３ｍsec）中にてシャッタをオンできる期間は、８．３ｍsec−(４．１ｍsec＋２ｍsec)より２．２ｍsec程度となる。

従来の３Ｄシステムにおいては、このようにシャッタのオン期間が比較的短いことから、明るさの低下が問題視されていた。

そこで、第３の実施の形態では、２ライン同時駆動の手法を適用して１フレーム分の走査に要する時間の短縮化、ひいては上記画像書き替え期間の短縮化を図り、これによってシャッタオン期間の拡大化を図る。

図２８（ｂ）に示すように、この場合も２ライン同時駆動の手法としては、ＥＶＥＮフレーム／ＯＤＤフレームの交互の表示出力を行うものとして、垂直方向の解像度間の低下の抑制が図られるものとしている。
具体的にこの場合は、１枚目の右目用フレーム画像Ｒ−１については、ＥＶＥＮフレームによる正／負両極性での書き込みを行い、また１枚目の左目用フレーム画像Ｌ−１についてはＯＤＤフレームによる正／負両極性での書き込みを行う。以降も同様に、入力画像が異なるごとにＥＶＥＮフレーム／ＯＤＤフレームを交互に切り替えると共に、各フレームごとに正／負両極性での書き込みを行う。

このとき、注意すべきは、第３の実施の形態では入力画像のフレームレートが従来から変更されないという点である。
第３の実施の形態では、図２８（ｂ）に示されているように、１フレーム分の走査を行った後に、それと同等の期間によるブランク期間を設けるようにしている。すなわち、ＥＶＥＮフレーム／ＯＤＤフレームの採用による２ライン同時駆動によって１フレーム分の走査に要する時間は半減しているが、上記ブランク期間の挿入により、トータルではフレーム周期が従来と同様の６０Ｈｚとなるものである。
確認のために述べておくと、このように同一フレーム画像についての表示期間を従来と同じ長さとなるように設定しているのは、シャッタのオン期間の延長化を目的としているためである。

ここで、この場合は２ライン同時駆動による走査時間の短縮化により画像書き替え期間の短縮化が図られるので、その分、シャッタをより早いタイミングでオンさせることができる。そしてこの場合は、上記のように同一フレーム画像についての表示期間は従来と同様とされるので、それらの結果、シャッタのオン期間は従来よりも延長化することができる。
具体的に、この場合は画像書き替え期間が従来の場合の１／２（約２．１ｍsec）に短縮化されるので、シャッタのオン期間としては、８．３ｍsec−(２．１ｍsec＋２ｍsec)より４．１ｍsecとすることができる。すなわち、従来のシャッタオン期間＝２．２ｍsecと比較しておよそ２倍のシャッタオン期間を確保でき、その分、明るい３Ｄ表示を実現することができる。

[3-2.表示装置の構成]

図２９は、第３の実施の形態の３Ｄシステムが備える表示装置２０の構成について説明するための図である。
なお、この図２９では表示装置２０の内部構成と共に、アクティブメガネ２１の内部構成も併せて示している。

ここで、先に述べたように本実施の形態の表示装置２０は、プロジェクタ装置として構成されるものであり、従って実際には光源や該光源からの光を画素アレイ１→レンズ系を介して出力するための光学系などの構成が備えられるものとなるが、該構成は本発明とは直接的に関係する部分ではないため図示による説明は省略した。

先ずは表示装置２０側から説明する。
先ずこの表示装置２０には、第１の実施の形態の表示装置（図２２）の構成に加えて、アクティブメガネ２１に設けられた右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌのオン／オフタイミングを指示するためのシャッタ制御信号を生成するシャッタ開閉制御部２１ａが設けられる。
また、この場合、図２２の表示装置との比較では、入力映像信号のフレームレートが１／２（１２０ｆｐｓ→６０ｆｐｓ）に変更される点が異なる。
また、走査制御部５に代えて走査制御部２３が、さらにクロック調整回路４に代えてクロック調整回路２４が設けられる点が異なる。

走査制御部２３は、映像信号処理部６から入力される同期信号に基づき、各タイミング信号（垂直方向クロック、ＶＳＴ、ＨＣＫ、ＨＳＴ）、極性指示信号、Ｅ／Ｏ切替信号、走査切替信号を生成する点は走査制御部５と同様となる。
ここで、先の図２８（ｂ）を参照して分かるように、この場合の極性指示信号としては、フレーム周期（上記同期信号に基づくフレーム周期）の１／２の周期で正極性／負極性を交互に指示する信号とされればよい。従って走査制御部２３は、当該極性切替信号として、上記同期信号に基づくフレーム周期の１／２の周期で正極性／負極性を交互に指示する信号を生成・出力する。

また、図２８（ｂ）より、この場合のＥ／Ｏ切替信号としてはフレーム周期で交互にＥＶＥＮ／ＯＤＤを指示する信号とされればよく、従って走査制御部２３は、上記Ｅ／Ｏ切替信号として、上記同期信号に基づくフレーム周期でＥＶＥＮ／ＯＤＤを交互に指示する信号を生成・出力する。
また、走査切替信号としては、同様にフレーム周期で交互に同時駆動ラインの組の変更を指示する信号とされればよく、従って走査制御部２３は、上記走査切替信号として上記同期信号に基づくフレーム周期で同時駆動ラインの組の変更を指示する信号を生成・出力する。

また、図２８（ｂ）によれば、この場合の走査線の駆動は、フレーム周期の１／２の周期でそれぞれ開始されればよい。従って走査制御部２３は、上記同期信号に基づくフレーム周期の１／２の周期でスタートパルスが与えられるようにして垂直方向スタート指示信号ＶＳＴを生成し、これを出力する。

ここで確認のために、次の図３０に、図２８（ｂ）に示す表示手法が採られる場合における表示フレームと垂直方向クロックと画像書き込み期間（図中ＳＩＧ）との対応関係を示す。
この図３０に示されるようにして、この場合も垂直方向クロックの０〜２クロック目はブランク期間として設定されているものとする。
この場合もＥＶＥＮフレームの表示時（図４（ａ）の組み合わせの指示時）には３クロック目〜５５４クロック目が書き込み期間とされ、ＯＤＤフレームの表示時（図４（ｂ）の組み合わせの指示時）には３クロック目〜５５５クロック目が書き込み期間とされる。
つまり、これら書き込み期間の終了タイミングから垂直方向クロックの１１０７クロック目までの間をブランク期間とすることで、書き込み期間と同等の長さによるブランク期間が与えられるようにしている。

この図３０を参照して分かるように、図２９に示すクロック調整回路２４としては、走査制御部２３から供給される走査切替信号によって図４（ａ）に示したような余剰ラインが生じない組み合わせによる２ライン同時駆動が指示された場合は、走査制御部２３からの垂直方向クロックの１１０８クロックごとの周期（つまり同期信号に基づくフレーム周期の１／２の周期）を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目（４番目のクロック）〜５５４クロック目（５５５番目のクロック）までを対象とした調整パルスの付加を行う。
また上記走査切替信号によって図４（ｂ）に示したような余剰ラインが生じる組み合わせによる２ライン同時駆動が指示された場合は、同様に上記垂直方向クロックの１１０８クロックの周期を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目（４番目のクロック）〜５５５クロック目（５５６番目のクロック）までを対象とした調整パルスの付加を行う。

また、ブランク期間においては、信号線に対する信号値の書き込みが行われないようにするために、該ブランク期間内には水平方向のスタートパルスが与えられないようにする必要がある。つまりこれに対応するため、図２９に示す走査制御部２３は、垂直方向クロックの０クロック目〜１１０７クロック目までの期間（つまり同期信号に基づくフレーム期間の１／２の期間）のうちの後半期間においてはスタートパルスが出力されないようにして水平方向スタート指示信号を生成し、これを出力することになる。

また図２９において、シャッタ開閉制御部２０ａは、映像信号処理部６から供給される同期信号に基づき、図２８（ｂ）に示したタイミングで右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌをそれぞれオン／オフさせるためのシャッタ制御信号を生成し、これを表示装置２０外部のアクティブメガネ２１に対して出力する。
具体的に、右目側シャッタＳ−Ｒについての制御信号としては、右目用フレーム画像Ｒが表示出力されるべきフレーム期間（右目用表示期間と称する）の開始タイミングから予め図２８（ｂ）の画像書き替え＆応答待ち時間として設定された所定の時間長が経過したタイミングにおいてオンへの切り替えを指示し、その後上記右目用表示期間の終了タイミングにてオフへの切り替えを指示する信号を生成する。また、左目側シャッタＳ−Ｌについての制御信号としては、左目用フレーム画像Ｌが表示出力されるべきフレーム期間（左目用表示期間とする）の開始タイミングから予め上記画像書き替え＆応答待ち時間として設定された所定の時間長が経過したタイミングにおいてオンへの切り替えを指示し、その後上記左目用表示期間の終了タイミングにてオフへの切り替えを指示する信号を生成する。

なお、この図では上記シャッタ制御信号が有線によりアクティブメガネ２１に供給される場合を例示しているが、シャッタ制御信号は無線によりアクティブメガネ２１側に送信されるように構成することもできる。

また図２９において、アクティブメガネ２１には、右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌと共に、シャッタ駆動部２１ａが備えられる。
シャッタ駆動部２１ａは、表示装置２０内のシャッタ開閉制御部２０ａから供給されるシャッタ制御信号に基づき、右目側シャッタＳ−Ｒ、左目側シャッタＳ−Ｌを開閉駆動する。

＜４．第４の実施の形態＞
[4-1.３Ｄシステムにおける１ライン順次駆動との動的な切り替え]

第４の実施の形態は、第３の実施の形態で説明した３Ｄシステムにおいて、１ライン順次駆動による従来の３Ｄ表示手法と、第３の実施の形態で説明した２ライン同時駆動を適用した３Ｄ表示手法との間での切り替えを行うものである。換言すれば、図２８（ａ）に示した表示手法と図２８（ｂ）に示した表示手法との動的な切り替えを行うものである。

この場合も１ライン順次駆動への切り替えは、静止画像入力時の解像度感の低下の防止を図ることを目的として行う。すなわち、この場合も先の第２の実施の形態と同様に入力画像が静止画像であるか動画像であるかについての評価を行い、その結果に基づき１ライン順次駆動と２ライン順次駆動の切り替えを行う。
このようにすることで、静止画入力時における解像度の低下の防止を図りつつ、動画像入力時にはＥＶＥＮフレーム／ＯＤＤフレームの表示による動画質の向上（及び解像度感の低下の抑制）と明るさの向上とが図られるようにできる。

[4-2.表示装置の構成]

図３１は、上記による第４の実施の形態としての表示手法を実現するための第４の実施の形態の表示装置の内部構成を示している。
第４の実施の形態の表示装置は、第３の実施の形態の表示装置２０との比較において、第２の実施の形態で説明した映像評価回路１６と走査モード判定回路１７とが追加される点が異なる。
また、映像信号処理部６に代えて、第２の実施の形態（図２５、図２６）と同様の映像信号処理部１５が備えられる。
さらに、走査制御部２３に代えて走査制御部２５が、クロック調整回路２４に代えてクロック調整回路２６が、シャッタ開閉制御部２０ａに代えてシャッタ開閉制御部２７がそれぞれ備えられる。

この場合、上記走査モード判定回路１７から出力される走査モード切替信号は、走査制御部２５、映像信号処理部１５、クロック調整回路２６と共に、シャッタ開閉制御部２７に対して供給される。

上記走査制御部２５は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、第３の実施の形態の走査制御部２３と同様の動作を行う。すなわち走査制御部２５は、上記走査モード切替信号により「通常走査モード」が指示された場合に対応した動作を行うようにされる点が走査制御部２３とは異なる。

先ず、図２８（ａ）と図２８（ｂ）とを比較して分かるように、極性指示信号、Ｅ／Ｏ切替信号、走査切替信号（同時駆動ラインの切り替え指示）に関しては、「通常走査モード」が指示される場合も、「２ライン同時走査モード」が指示される場合と同様の信号を生成することになる。

また、垂直方向スタート指示信号ＶＳＴについても、「通常走査モード」が指示される場合と「２ライン同時走査モード」が指示される場合とで同様の信号を生成すればよい。
ここで、「通常走査モード」時には、本例の場合には正／負各極性の走査期間ごとに１１０４本の水平ラインを走査することになるので、図３０に示した各書き込み期間が、１１０６クロック目まで延長されることになる。つまりこの場合は書き込み期間が延長されるのみで、走査線の駆動の開始タイミング（垂直方向のスタートパルスの出力タイミング）自体は、「２ライン同時走査モード」の場合と同様にフレーム周期の１／２の周期で訪れるようにすればよい。このことからも理解されるように、垂直方向スタート指示信号ＶＳＴとしては、「通常走査モード」「２ライン同時走査モード」で同様の信号を生成・出力することになる。

一方で水平方向スタート指示信号ＨＳＴに関しては、上記のように図３０における各書き込み期間が１１０６クロック目まで延長されることに伴い、「通常走査モード」時には「２ライン同時走査モード」時とは異なる信号を生成する必要がある。
具体的に走査制御部２５は、「通常走査モード」が指示される場合には、垂直方向クロックの３クロック目から１１０６クロック目までの各水平方向ライン期間の開始タイミングに応じたタイミングでスタートパルスが出力される水平方向スタート指示信号ＨＳＴを生成し、これを出力することになる。

また、図３１に示すクロック調整回路２６は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、走査切替信号に基づき、入力される垂直方向クロックに対して第３の実施の形態のクロック調整回路２４と同様の手法で調整パルスの付加を行って垂直方向クロックＶＣＫを出力する。
一方で、上記走査モード切替信号により「通常走査モード」が指示される場合には、入力される垂直方向クロックに対する調整パルスの付加は行わずこれをそのまま垂直方向クロックＶＣＫとして出力する。

また図３１において、シャッタ開閉制御部２７は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、第３の実施の形態のシャッタ開閉制御部２０ａと同様にシャッタ制御信号を生成・出力する。
一方、「通常走査モード」が指示される場合には、「２ライン同時走査モード」時に対応して設定された画像書き替え＆応答待ち時間とは異なる値とされた、「通常走査モード」時の画像書き替え＆応答待ち時間の情報を用いてシャッタ制御信号を生成・出力する。具体的に、「通常走査モード」時には、右目側シャッタＳ−Ｒについての制御信号として、右目用表示期間の開始タイミングから上記「通常走査モード」時の画像書き替え＆応答待ち時間として設定された時間長が経過したタイミングにおいてオンへの切り替えを指示し、その後上記右目用表示期間の終了タイミングにてオフへの切り替えを指示する信号を生成する。また、左目側シャッタＳ−Ｌについての制御信号については、左目用表示期間の開始タイミングから上記「通常走査モード」時の画像書き替え＆応答待ち時間として設定された時間長が経過したタイミングにおいてオンへの切り替えを指示し、その後上記左目用表示期間の終了タイミングにてオフへの切り替えを指示する信号を生成する。

＜５．第５の実施の形態＞
[5-1.単板フィールドシーケンシャル駆動への適用例]

第５の実施の形態は、単板フィールドシーケンシャル駆動の実現のために２ライン同時駆動の手法を適用するものである。
ここで、カラー画像を投影するプロジェクタ装置としては、図３２に示されるようにして、その光学系においてＲ(Ｒｅｄ)光、Ｇ（Ｇｒｅｅｎ）光、Ｂ（Ｂｌｕｅ）光をそれぞれ生成するようにされた上で、Ｒ光を入射するＲ用液晶パネル２８Ｒ、Ｇ光を入射するＧ用液晶パネル２８Ｇ、Ｂ光を入射するＢ用液晶パネル２８Ｂの３つの液晶パネルを備えるようにされたものがある（いわゆる３板式）。
図示するように、上記Ｒ用液晶パネル２８Ｒを介したＲ光、Ｇ用液晶パネル２８Ｇを介したＧ光、Ｂ用液晶パネル２８Ｂを介したＢ光は合成され、該合成光がレンズ系（図示は省略）を介してスクリーンに投影されることになる。

これに対し、単板フィールドシーケンシャル駆動としては、このようにＲ光，Ｇ光，Ｂ光ごとに独立した液晶パネル２８を備えるものとはせず、図３３に示されるようにＲ光，Ｇ光，Ｂ光に共通の１つの液晶パネル２８を備えるようにされる。単板フィールドシーケンシャル駆動では、当該共通の液晶パネル２８に対して時分割でＲ光、Ｇ光、Ｂ光を入射する。またこの一方で液晶パネル２８においては、Ｒ光の入射時に対応してＲ画像の表示を行い、Ｇ光の入射時に対応してはＧ画像の表示を、またＢ光の入射時に対応してはＢ画像の表示を行うといったように、Ｒ画像、Ｇ画像、Ｂ画像の時分割表示を行う。これによってスクリーンに対してカラー画像を投影することができる。
なお確認のために述べておくと、液晶パネル２８は、先の図２２の構成においては画素アレイ１、ゲートドライバ２、及びソースドライバ３により構成される表示パネルが該当する。

ここで、フィールドシーケンシャルによる駆動を行う場合の課題はカラーブレイクであり、その防止のためには少なくとも１８０ＨｚでＲ画像、Ｇ画像、Ｂ画像の切り替えを行うことが要請される。
このとき、両極性駆動を行うとすると、上記のような１８０ＨｚでのＲ画像、Ｇ画像、Ｂ画像の切り替えを実現するためには、Ｒ，Ｇ，Ｂの各フレーム画像についてそれぞれ２度行われることになる１フレーム分の走査は３６０Ｈｚで行われる必要がある。しかしながら現状において、通常の１ライン順次走査を行ってこれを実現することは非常に困難である。

そこで第５の実施の形態では、フィールドシーケンシャル駆動を行う場合において、２ライン同時駆動による走査時間の短縮化を図り、カラーブレイクの発生防止を図るものである。

図３４は、フィールドシーケンシャル駆動を行う場合において２ライン同時駆動によるＥＶＥＮフレーム／ＯＤＤフレームの表示手法を適用した第５の実施の形態としての表示手法について説明するための図である。
なおこの図では、Ｒ，Ｇ，Ｂの各光源のオン／オフタイミングも併せて示している。

先ず前提として、この場合は、１フレーム期間（図中では６０Ｈｚに応じた期間）内にＲ，Ｇ，Ｂの各画像を切り替えて表示することに対応させるべく、クロック周波数（垂直方向クロックの周波数）は、これまでで説明した各実施の形態で例示したクロック周波数の３／２倍に設定することになる。

その上でこの場合は、図示するように１フレーム期間内に順次表示されるべきＲ画像、Ｇ画像、Ｂ画像の３つの画像それぞれについて、ＥＶＥＮフレーム、ＯＤＤフレームによる表示を適用している。具体的に、フレーム１についての表示期間内においては、Ｒ画像をＥＶＥＮフレームにより正／負両極性で書き込み、続いてＧ画像をＥＶＥＮフレームにより正／負両極性で書き込み、さらに続けてＢ画像をＥＶＥＮフレームにより正／負両極性で書き込む。
そして、次のフレーム２の表示期間内においては、ＯＤＤフレームにより同様にＲ画像の正／負両極性での書き込み→Ｇ画像の正／負両極性での書き込み→Ｂ画像の正／負両極性での書き込みを行う。以降も同様にフレーム周期でＥＶＥＮフレーム／ＯＤＤフレームの切り替えを行いつつ、各フレーム期間内において、Ｒ画像の正／負両極性での書き込み→Ｇ画像の正／負両極性での書き込み→Ｂ画像の正／負両極性での書き込みを行う。

このような表示手法とされることで、両極性駆動に対応して同一画像に対して２度行われる１フレーム分の走査に要する時間長は３６０Ｈｚに応じた時間長とすることができ、結果、１８０Ｈｚの周期によるＲ，Ｇ，Ｂ画像の切り替えを実現できる。つまりこれにより、カラーブレイクの生じない単板フィールドシーケンシャル駆動を実現できる。

ここで、このような表示を行う一方で、第５の実施の形態の表示装置においては、Ｒ光、Ｇ光、Ｂ光のオン／オフ制御を以下のように行うことになる。
つまりＲ光については、１フレーム期間内におけるＲ画像の表示期間の開始タイミングから図中の実線片矢印で示す画像書き込み＆応答待ち時間が経過したタイミングでオンとし、Ｒ画像の表示期間の終了タイミングに応じたタイミングでオフとする。
同様に、Ｇ光については、１フレーム期間内におけるＧ画像の表示期間の開始タイミングから画像書き込み＆応答待ち時間が経過したタイミングでオンとし、Ｇ画像の表示期間の終了タイミングに応じたタイミングでオフとする。
またＢ光については、１フレーム期間内におけるＢ画像の表示期間の開始タイミングから図中の実線片矢印で示す画像書き込み＆応答待ち時間が経過したタイミングでオンとし、Ｂ画像の表示期間の終了タイミングに応じたタイミングでオフとする。

[5-2.表示装置の構成]

図３５は、上記により説明した第５の実施の形態としての表示手法を実現するための第５の実施の形態としての表示装置の内部構成を示している。
なお、この場合も光学系の構成は省略している。

第５の実施の形態の表示装置は、第１の実施の形態の表示装置と比較して、走査制御部５に代えて走査制御部３０が、映像信号処理部６に代えて映像信号処理部３１が設けられる点が異なる。
またこの場合の表示装置には、Ｒ光の光源であるＲ光源３３Ｒ、Ｇ光の光源であるＧ光源３３Ｇ、Ｂ光の光源であるＢ光源３３Ｂと、これら各光源３３のオン／オフ制御を行う光源制御部３２が備えられる。
なお、図３４を参照して分かるように、この場合の入力映像信号のフレームレートは６０ｆｐｓである。

図３６は、図３５に示す映像信号処理部３１の内部構成を示している。
この映像信号処理部３１は、第１の実施の形態の表示装置が備えていた映像信号処理部６と比較して、フレーム２度出し処理部７がＲＧＢ２度出し処理部３５に変更された点が異なる。
このＲＧＢ２度出し処理部３５は、入力映像信号に基づき得られたＲ画像（Ｒフレーム画像）、Ｇ画像（Ｇフレーム画像）、Ｂ画像（Ｂフレーム画像）を、図中のフレームバッファ８を用いてそれぞれ２度出しする。
図３４の説明からも理解されるように、この場合はＲ画像、Ｇ画像、Ｂ画像の順で各画像を２度出しすることになる。

説明を図３５に戻す。
走査制御部３０は、同期信号に基づき各タイミング信号（垂直方向クロック、ＶＳＴ、ＨＣＫ、ＨＳＴ）、極性指示信号、Ｅ／Ｏ切替信号、走査切替信号を生成する点は走査制御部５と同様となる。
先の図３４を参照して分かるように、この場合の極性指示信号としては、フレーム周期の１／６の周期で正極性／負極性を交互に指示する信号とされればよく、従って走査制御部３０は、当該極性切替信号として、映像信号処理部３１から入力される上記同期信号に基づくフレーム周期の１／６の周期で正極性／負極性を交互に指示する信号を生成・出力する。

また、走査制御部３０は、Ｅ／Ｏ切替信号については、上記同期信号に基づくフレーム周期でＥＶＥＮ／ＯＤＤを交互に指示する信号を生成・出力する。
また、走査切替信号についても、同様に上記同期信号に基づくフレーム周期で交互に同時駆動ラインの組の変更を指示する信号を生成・出力する。

また、図３４によれば、この場合の走査線の駆動は、フレーム周期の１／６の周期でそれぞれ開始されればよい。従って走査制御部３０は、上記同期信号に基づくフレーム周期の１／６の周期でスタートパルスが与えられるようにして垂直方向スタート指示信号ＶＳＴを生成し、これを出力する。
また水平方向スタート指示信号ＨＳＴについては、垂直方向のブランク期間を除く各水平ライン期間の開始タイミングでスタートパルスが与えられる信号を生成し、これを出力する。

また、クロック調整回路に関しては、この場合も第１の実施の形態の場合と同様のクロック調整回路４を用いている。
つまりこの場合、クロック調整回路としては、第１の実施の形態と同様の手法で、走査切替信号による指示の別に応じた垂直方向クロックに対する調整パルスの付加を行う。
例えばこの場合も垂直方向クロックの１周期（つまりこの場合は１フレーム期間において６回行われる１フレーム分の走査が行われる周期）が４クロック分のブランク期間を含めた５５６クロックごとの周期に設定されているとすると、クロック調整回路の動作としては、第１の実施の形態の場合と同様に、上記走査切替信号によって図４（ａ）に示した組み合わせによる２ライン同時駆動が指示された場合は、垂直方向クロックの５５６クロックごとの周期を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目〜５５４クロック目までを対象とした調整パルスの付加を行い、また、上記走査切替信号によって図４（ｂ）に示した組み合わせによる２ライン同時駆動が指示された場合は、同様に上記垂直方向クロックの５５６クロックの周期を１周期として、各周期ごとに、先頭３クロック分は調整パルスの付加を行わずに３クロック目〜５５５クロック目までを対象とした調整パルスの付加を行うものとすればよい。
このことから、クロック調整回路としては第１の実施の形態の場合のクロック調整回路４を用いることができる。

また図３５において、光源制御部３２は、映像信号処理部３１から供給される同期信号に基づき、図３４に示したようなタイミングでＲ光、Ｂ光、Ｇ光がオン／オフされるようにＲ光源３３Ｒ、Ｇ光源３３Ｇ、Ｂ光源３３Ｂのオン／オフ制御を行う。
具体的に、Ｒ光源３３Ｒに対しては、上記同期信号に基づく１フレーム期間内におけるＲ画像の表示期間の開始タイミングから予め画像書き込み＆応答待ち時間として設定された所定の時間が経過したタイミングでオンとし、上記Ｒ画像の表示期間の終了タイミングに応じたタイミングでオフとする制御を行う。
同様に、Ｇ光源３３Ｇに対しては、上記同期信号に基づく１フレーム期間内におけるＧ画像の表示期間の開始タイミングから上記画像書き込み＆応答待ち時間として設定された所定の時間が経過したタイミングでオンとし、上記Ｇ画像の表示期間の終了タイミングに応じたタイミングでオフとする制御を行う。
またＢ光源３３Ｂに対しては、上記同期信号に基づく１フレーム期間内におけるＢ画像の表示期間の開始タイミングから上記画像書き込み＆応答待ち時間として設定された所定の時間が経過したタイミングでオンとし、上記Ｂ画像の表示期間の終了タイミングに応じたタイミングでオフとする制御を行う。

＜６．第６の実施の形態＞
[6-1.単板フィールドシーケンシャル駆動時の１ライン順次駆動との動的な切り替え]

第６の実施の形態は、第５の実施の形態で説明した２ライン同時駆動を適用した単板フィールドシーケンシャル駆動と、１ライン順次の駆動による単板フィールドシーケンシャル駆動との動的な切り替えを行うものである。
ここで、これまでの説明からも理解されるように、２ライン同時駆動によっては走査時間の短縮化を図ることができるが、垂直方向の解像度の低下を避けることができない。解像度の低下を防止するためには、１ライン順次の駆動を行うことが有効であるが、これは単板フィールドシーケンシャル駆動において、カラーブレイクの発生を助長することになる。

そこで第６の実施の形態では、入力画像に関してＲ，Ｇ，Ｂの各成分の偏りについて評価を行うものとし、Ｒ，Ｇ，Ｂの成分の何れかに偏りがある場合にはカラーブレイクの発生の虞はないものとして１ライン順次駆動への切り替えを行う。
一方、Ｒ，Ｇ，Ｂの成分に偏りがなくカラーブレイクの発生の虞がある場合には２ライン同時駆動への切り替えを行う。
これにより、カラーブレイクの防止を図りつつ、垂直方向の解像度の低下を極力避けるようにすることができる。

図３７は、単板フィールドシーケンシャル駆動を行う場合において１ライン順次の両極性駆動を行うとした場合の表示手法（及び各光源のオン／オフタイミング）について示している。
この図３７を参照して明らかなように、１ライン順次の駆動への切り替えを行うことに応じては、入力映像信号のフレームレートは２ライン同時駆動時の１／２に変更する必要がある。具体的に、２ライン同時駆動時のフレームレートが図３４に示したように６０Ｈｚであったとすると、１ライン順次駆動時のフレームレートは３０Ｈｚに切り替えることになる。

[6-2.表示装置の構成]

図３８は、上記により説明した第６の実施の形態の表示手法を実現するための第６の実施の形態の表示装置の内部構成を示している。
第６の実施の形態の表示装置は、第５の実施の形態の表示装置と比較して、走査制御部３０に代えて走査制御部４０が、また映像信号処理部３１に代えて映像信号処理部４１が、またクロック調整回路４に代えてクロック調整回路１３が備えられる点が異なる。
さらには、光源制御部３２に代えて光源制御部４２が備えられる。
またこの場合は、第２の実施の形態で説明したもの（図２５）と同様の入力フレームレート切替処理部１４が追加されると共に、映像評価回路４３、走査モード判定回路４４が新たに追加される。
なおこの場合としても、入力映像信号のフレームレートとしては２ライン同時走査時に対応したフレームレート（この場合は６０ｆｐｓ）に合わせるものとしている。

図３８において、上記映像評価回路４３は、入力映像信号に基づきＲ，Ｇ，Ｂの各成分の偏りについて評価値を計算する。
そして、走査モード判定回路４４は、上記映像評価回路４３からの評価値に基づき、Ｒ，Ｇ，Ｂの成分の何れかに偏りがあるとされた場合には「通常走査モード」を指示し、Ｒ，Ｇ，Ｂの成分に偏りがないとされる場合には「２ライン同時走査モード」を指示する走査切替信号を生成し、これを出力する。

図示するように走査モード判定回路４３からの走査切替信号は入力フレームレート切替処理部１４、光源制御部４２、映像信号処理部４１（図３９におけるライン間引き処理部１８）、走査制御部４０、クロック調整回路４、及びクロック調整回路１３に対して供給される。

また図３８に示す映像信号処理部４１は、先の第５の実施の形態の映像信号処理部３１（図３６を参照）との比較では、次の図３９に示されるようにして、ライン間引き処理部９に代えて先の第２の実施の形態で説明したもの（図２６）と同様のライン間引き処理部１８が備えられる点が異なる。

また図３８において、走査制御部４０は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、第５の実施の形態の走査制御部３０と同様の動作を行う。すなわち走査制御部４０は、上記走査モード切替信号により「通常走査モード」が指示された場合に対応した動作を行うようにされる点が走査制御部３０とは異なる。

図３４（２ライン同時駆動）と図３７（１ライン順次駆動）とを比較して分かるように、極性指示信号、Ｅ／Ｏ切替信号に関しては、「通常走査モード」が指示される場合も、「２ライン同時走査モード」が指示される場合と同様の信号を生成することになる。

また、垂直方向スタート指示信号ＶＳＴについても、「通常走査モード」が指示される場合と「２ライン同時走査モード」が指示される場合とで同様の信号を生成すればよい。
すなわち、この場合も走査線の駆動の開始タイミング（垂直方向のスタートパルスの出力タイミング）自体は、「２ライン同時走査モード」の場合と同様にフレーム周期の１／２の周期で訪れるようにすればよく、従って垂直方向スタート指示信号ＶＳＴとしては、「通常走査モード」「２ライン同時走査モード」も、同様に同期信号に基づくフレーム周期の１／２の周期でスタートパルスが得られる信号を生成し、これを出力することになる。

また、水平方向スタート指示信号ＨＳＴに関しても、垂直方向のブランク期間を除く各水平ライン期間の開始タイミングでスタートパルスが得られるようにするという点では、「２ライン同時走査モード」時と「通常走査モード」時とで同様とされる。
但し厳密に言えば、本例の場合のように水平方向においてもブランク期間が設定されることを考慮すると、２ライン同時走査が行われる場合には、水平方向のスタートパルスはブランク期間での非出力→５５２回（ＥＶＥＮフレーム表示時）又は５５３回（ＯＤＤフレーム表示時）の連続出力→ブランク期間の非出力・・・を繰り返し、一方で１ライン順次の走査時にはブランク期間での非出力→１１０４回の連続出力→ブランク期間の非出力・・・を繰り返すことになる。
従って走査制御部４０は、「２ライン同時走査モード」の指示時と「通常走査モード」の指示時とでこのような水平方向のスタート指示信号ＨＳＴの出力切替を行うことになる。

また図３８において、クロック調整回路１３は、先の第２の実施の形態で説明したものと同様である。つまりこのクロック調整回路１３としては、走査モード切替信号により「２ライン同時走査モード」が指示される場合は、走査切替信号による指示の別に応じてクロック調整回路４と同様の手法により垂直方向クロックに対する調整パルスの付加を行い、また、「通常走査モード」が指示される場合には、調整パルスの付加を行わずに垂直方向クロックをそのまま垂直方向クロックＶＣＫとして出力する。

また図３８において、光源制御部４２は、走査モード切替信号により「２ライン同時走査モード」が指示される場合には、第５の実施の形態の光源制御部３２と同様にＲ光源３３Ｒ、Ｇ光源３３Ｇ、Ｂ光源３３Ｂを制御する。
一方、「通常走査モード」が指示される場合には、「２ライン同時走査駆動モード」時に対応して設定された画像書き替え＆応答待ち時間とは異なる値とされた、「通常走査モード」時の画像書き替え＆応答待ち時間の情報を用いて、Ｒ光源３３Ｒ、Ｇ光源３３Ｇ、Ｂ光源３３Ｂを制御する。

＜７．変形例＞

以上、本発明の各実施の形態について説明したが、本発明としてはこれまでに説明した具体例に限定されるべきものではない。
例えば各実施の形態では、通常駆動時のフレームレートが６０ｆｐｓに設定されることを前提としたが、実施の形態で挙げたフレームレートの数値はあくまで説明の便宜を図る上での一例を示したものに過ぎず、それらの数値に限定されるべきものではない。

また、実施の形態で例示した垂直・水平方向の有効画素数もこれに限定されるべきものではなく、さらには、垂直方向クロックの１周期のクロック数（１フレーム期間のクロック数）、またブランク期間のクロック数などもあくまで説明の便宜を図る上での一例を示したに過ぎず、実際の実施形態に応じて適宜変更が可能である。

また、実施の形態では、先の図３（ｂ）に示したように、余剰ラインが生じない組み合わせによる複数ラインの同時駆動時にはＥＶＥＮラインの画像信号を表示出力し、余剰ラインが生じる組み合わせによる複数ラインの同時駆動時にはＯＤＤラインの画像信号を表示出力するものとしたが、逆に、余剰ラインが生じない組み合わせによる複数ラインの同時駆動時にはＯＤＤラインの画像信号を、また余剰ラインが生じる組み合わせによる複数ラインの同時駆動時にはＥＶＥＮラインの画像信号を表示出力させることもできる。
ここで、この場合においては、ＥＶＥＮラインの表示時に余剰ラインが生じることになるが、このとき、最もラインＮｏ．の小さいＥＶＥＮライン（ライン０）の信号値は、ラインＮｏ．０の走査線の駆動時に書き込むようにする。このようにすることで、例えばＯＤＤラインの表示時には「ライン０・ライン１」の走査線の組に入力画像のライン１の画像が表示され「ライン２・ライン３」の走査線の組に入力画像のライン３の画像が表示されるのに対し、ＥＶＥＮラインの表示時には、「ライン０」の走査線に入力画像のライン０の画像が、また「ライン１・ライン２」の走査線の組に入力画像のライン２の画像が表示されるといったように、ＯＤＤラインの表示時とＥＶＥＮラインの表示時とで、垂直方向における各ラインの表示位置関係の整合性を確保することができる。

また、特に第３の実施の形態、第５の実施の形態で説明した３Ｄシステムへの２ライン同時駆動の適用例、単板フィールドシーケンシャル駆動への２ライン同時駆動の適用例に関して、それらの各実施の形態においては、「２ライン同時駆動と同時駆動ラインの組の変更」を実現するための手法として、第１の実施の形態の場合と同様に垂直方向クロック（シフトクロック）の調整による実現手法を適用する場合を例示したが、これら第３,第５の実施の形態における「２ライン同時駆動と同時駆動ラインの組の変更」は、特にシフトクロックの調整による実現手法に限定されるべきものではなく、例えば図４０（特許文献１）で説明した手法など他の手法により実現することもできる。

またこれまでの説明では、本発明が図８にて説明したようなソース分割駆動を行う場合に適用される場合を例示したが、もちろん信号線に対して一斉に信号値を書き込む手法が採られる場合においても本発明は好適に適用できる。

またこれまでの説明では、本発明が液晶パネルの表示駆動に適用される場合を例示したが、例えば有機ＥＬなどの他のＦＰＤ（フラットパネルディスプレイ）についての表示駆動に対しても本発明は好適に適用できる。

１ 画素アレイ、２ ゲートドライバ、２Ａ シフトレジスタ、２ａ フリップフロップ、２ｂ 誤走査開始防止部、２ｃ マスク信号生成回路、２ｄ マスク回路、３ ソースドライバ、３ａ 分割駆動ソースドライバ、３ｂ 駆動画素選択用ゲートドライバ、４,１３,２４,２６ クロック調整回路、５,１２,２３,２５,３０,４０ 走査制御部、６,１５,３１,４１ 映像信号処理部、７ フレーム２度出し処理部、８ フレームバッファ、９,１８ ライン間引き処理部、１０ ラインバッファ、１１ 同期分離回路、１４ 入力フレームレート切替処理部、１６,４３ 映像評価回路、１７,４４ 走査モード判定回路、２０ 表示装置、２０ａ,２７ シャッタ開閉制御部、２１ アクティブメガネ、２１ａ シャッタ駆動部、Ｓ−Ｒ 右目側シャッタ、Ｓ−Ｌ 左目側シャッタ、２８ 液晶パネル、３２,４２ 光源制御部、３３Ｒ Ｒ光源、３３Ｇ Ｇ光源、３３Ｂ Ｂ光源

Claims (5)

1. 複数の走査線と複数の信号線とを有する画素アレイ部と、
   シフトクロックにより指示されるシフトタイミングに従って上記複数の走査線の各々に順次、駆動電圧を印加していくように構成された走査線駆動部と、
   上記複数の信号線を入力映像信号に基づいて駆動する信号線駆動部と、
   １水平ライン分の画像信号が表示出力される１水平ライン期間ごとにｎ回（ｎは２以上の自然数）の上記シフトタイミングが指示されるように上記シフトクロックを調整するクロック調整部と、
   少なくとも１水平ライン期間の開始タイミングから当該１水平ライン期間内にて上記シフトクロックが指示するｎ回目の上記シフトタイミングまでの期間にわたり走査線の駆動信号をマスクするためのマスク信号を生成するマスク部と、
   入力映像信号について色成分の偏りを評価する第１の映像評価部と、
   上記第１の映像評価部による評価結果に基づく指示に応じて、１水平ライン期間につき複数回の上記シフトタイミングが指示される状態と１水平ライン期間につき１回の上記シフトタイミングが指示される状態とで切り替えが行われるように上記シフトクロックについての調整を行うクロック調整部とを備える
   表示装置。
2. 入力映像信号に基づき得られるフレーム画像の偶数番目の水平ライン又は奇数番目の水平ラインを間引きして上記信号線駆動部に出力するライン間引き処理部と、
   同時駆動される上記複数の走査線の組み合わせがフレーム周期で交互に変更されるように上記クロック調整部を制御する第１の駆動制御部と、
   上記ライン間引き処理部による偶数番目の水平ラインの出力、奇数番目の水平ラインの出力がフレーム周期で交互に切り替えられるように制御を行う第１の偶数／奇数ライン出力切替制御部とを備える
   請求項１に記載の表示装置。
3. 同一フレーム画像についての表示出力を正極性／負極性による２度の書き込みによって行う両極性駆動を行うように構成されている
   請求項１に記載の表示装置。
4. 複数の走査線と複数の信号線とを有する画素アレイ部と、
   シフトクロックにより指示されるシフトタイミングに従って上記複数の走査線の各々に順次、駆動電圧を印加していくように構成された走査線駆動部と、
   上記複数の信号線を入力映像信号に基づいて駆動する信号線駆動部と、
   １水平ライン分の画像信号が表示出力される１水平ライン期間ごとにｎ回（ｎは２以上の自然数）の上記シフトタイミングが指示されるように上記シフトクロックを調整するクロック調整部と、
   少なくとも１水平ライン期間の開始タイミングから当該１水平ライン期間内にて上記シフトクロックが指示するｎ回目の上記シフトタイミングまでの期間にわたり走査線の駆動信号をマスクするためのマスク信号を生成するマスク部と、
   入力映像信号に基づく画像が静止画とみなせる画像であるか動画とみなせる画像であるかについての評価を行う第２の映像評価部と、
   上記第２の映像評価部による評価結果に基づく指示に応じて、１水平ライン期間につき複数回の上記シフトタイミングが指示される状態と１水平ライン期間につき１回の上記シフトタイミングが指示される状態とで切り替えが行われるように上記シフトクロックについての調整を行うクロック調整部とを備え、
   同一フレーム画像についての表示出力を正極性／負極性による２度の書き込みによって行う両極性駆動を行うように構成されていると共に、
   上記第２の映像評価部による評価結果に基づく指示に応じて、上記両極性駆動が行われることに対応して同一フレーム画像について２回行われる１フレーム分の走査が１回終了するごとに上記１フレーム分の走査の行われる期間と同等の長さで且つ上記信号線への書き込みが行われないブランク期間が与えられるようにして上記走査線駆動部による走査線の駆動開始タイミングを制御する走査開始タイミング制御部と、
   上記入力映像信号に基づき得られるフレーム画像信号について、その偶数番目の水平ライン又は奇数番目の水平ラインを間引きした結果を２回連続して上記信号線駆動部に出力するように構成されたライン間引き・２度出し処理部と、
   同時駆動される上記複数の走査線の組み合わせが、上記両極性駆動に対応して１フレーム分の走査が２回行われるごとに変更されるように上記クロック調整部を制御する第２の駆動制御部と、
   上記ライン間引き・２度出し処理部による偶数番目の水平ラインの出力、奇数番目の水平ラインの出力が、上記両極性駆動に対応して１フレーム分の走査が２回行われるごとに切り替えられるように制御を行う第２の偶数／奇数ライン出力切替制御部とを備える
   表示装置。
5. 複数の走査線と複数の信号線とを有する画素アレイ部と、シフトクロックにより指示されるシフトタイミングに従って上記複数の走査線の各々に順次、駆動電圧を印加していくように構成された走査線駆動部と、上記複数の信号線を入力映像信号に基づいて駆動する信号線駆動部とを備える表示装置における表示方法であって、
   １水平ライン分の画像信号が表示出力される１水平ライン期間ごとにｎ回（ｎは２以上の自然数）の上記シフトタイミングが指示されるように上記シフトクロックを調整し、
   少なくとも１水平ライン期間の開始タイミングから当該１水平ライン期間内にて上記シフトクロックが指示するｎ回目の上記シフトタイミングまでの期間にわたり走査線の駆動信号をマスクするためのマスク信号を生成すると共に、
   入力映像信号について色成分の偏りを評価し、当該評価の結果に基づく指示に応じて、１水平ライン期間につき複数回の上記シフトタイミングが指示される状態と１水平ライン期間につき１回の上記シフトタイミングが指示される状態とで切り替えが行われるように上記シフトクロックについての調整を行う
   表示方法。