JP5515172B2 - アクティブｃｍｏｓ画素を有し連続的に積分および合算を行う移動型画像センサ - Google Patents

Description

本発明は、観測対象シーンの点で構成されるラインの画像を、ラインに対して垂直にシーンがセンサを通過するに従いシーンの同一ラインを連続的に観測するいくつかの光検出ラインにより取得した連続画像を加算することにより再構成する、移動型および信号積分型の線形画像センサ（ＴＤＩセンサ（時間遅延積分型線形センサを表す）ともいう）に関する。

これらのセンサは、例えば衛星による地球観測センサにおいて使用されている。これらは、いくつかの平行なラインの光検出画素を備える。各ラインのための制御回路のシーケンス（露光時間制御および光生成された電荷の読み出し制御）は、センサのすべてのラインが観測対象シーンの単一ラインを感知するように、シーンおよびセンサの相対移動に対して同期される。各ラインにより生成された信号は、その後、観測対象ラインの点毎に点単位で加算される。

理論的な信号／騒音比は、センサのライン数Ｎの平方根の比において向上する。この数Ｎは、例えば、工業制御アプリケーションまたは宇宙から地球を観測するアプリケーションの場合は１６または３２で、医療アプリケーション（歯科医療、マンモグラフィ等）の場合は６０〜１００ラインにも達することがある。

電荷移動型画像センサ（ＣＣＤセンサ）では、点単位の信号加算が、シーンおよびセンサの相対変位に同期して、前の画素ラインにおいて生成および蓄積された電荷を画素ラインにおいて排出することにより自然にそして読み出しノイズなく行われていた。最後の画素ラインには、シーンの観測対象ラインにより生成された電荷がＮ回蓄積されており、それをその後出力レジスタに移動させ、読み出し段階中に電圧または電流に変換させることが可能であった。

画像センサ技術は、その後、トランジスタを有するアクティブ画素を有するセンサ（一般にＣＭＯＳ（相補型金属酸化膜半導体）技術を使用して製造されるため、本明細書では簡潔にＣＭＯＳセンサと呼ぶ）の方向に進化した。これらのＣＭＯＳセンサでは、電荷が読み出しレジスタへ向かって画素から画素へ移動するのではなく、アクティブ画素のトランジスタが光生成された電荷を集め、それらを直接電圧または電流に変換する。このため、センサの各ラインは、そのラインが受けた照射を表す電圧または電流を連続的に提供する。これらの電流または電圧は容易に加算できない。このため、移動型および信号積分型のセンサの製造は困難である。

それにもかかわらず、移動型および信号積分型のＣＭＯＳセンサを製造する試みが行われてきた。

特に、受け取った連続電流を積分し、列方向のいくつかの画素から受け取った電荷を同一のキャパシタ上で蓄積するスイッチトキャパシタの使用が試みられてきた。

このように試行されたシステムは複雑で、代替策を見出すことが望ましい。

本発明によれば、画素のラインから生じる信号をデジタル値に変換し、ラインのランクｊの画素に対応するデジタル値を、ランクｊのアキュムレータレジスタ（連続したｉラインにおける同じくランクｊの画素に対応するｉ個の蓄積デジタル値の合計を既に収容している）において合算し、Ｎ回の蓄積ステップ後、すなわちセンサの画素のＮラインに対応するＮ個の蓄積デジタル値の合計を収容したときに初めて、アキュムレータレジスタの内容を抽出することが提案される。このため、Ｎラインのアキュムレータレジスタで構成される伝達マトリクスを用いる。レジスタのラインは、円順列に従ってセンサの様々なラインの連続した内容を受け取り、それをレジスタのそれまでの内容とともに蓄積する。Ｎ回の蓄積後、円順列に従ってレジスタの内容を抽出する。レジスタのラインの内容を抽出したら、このレジスタのラインをゼロにリセットすることで、その後、センサの第１のラインの画素の内容を受け取れるようになる。新たな露光期間の各々に、レジスタのラインを抽出する段階が対応する。新たな露光期間の各々において、所定ラインの画素のデジタル値を、円順列に従って異なるラインのレジスタの内容とともに蓄積する。

従って、センサの第１のラインの画素のデジタル値を、まず、内容がゼロであるレジスタのラインに格納し、次いで、新たな露光毎に連続的に、円順列に従って他のラインのレジスタに格納し、既存の内容とともに蓄積する。他のラインの光検出画素についても同様に行う。デジタル値は、様々なラインのレジスタに連続的に、毎回新たなラインのレジスタに格納される。

このため、本発明は、ＮラインのＰ個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを行うための移動型および信号合算型の画像キャプチャ方法に関し、本方法は：
−一連の電荷積分期間のうちの各積分期間の完了に際し、Ｎラインの画素から生じた各信号をアナログ−デジタル変換器によりデジタル化し、画素のラインのデジタル化信号を、ＮラインのＰ個のアキュムレータレジスタを備える伝達マトリクスの選定されたラインに蓄積し、それをＮラインの画素および伝達マトリクスのＮラインについて、伝達マトリクスのレジスタのラインがＮ回の積分期間の過程で同一の画像ラインを感知したＮラインの画素のデジタル化信号を連続的に受信および蓄積するように、センサを通過する画像の移動に同期させて伝達マトリクスの選定されたラインと画素のラインとの間の対応関係を積分期間毎に変更しながら行い；
−Ｎ回の積分期間後、観測対象画像ラインを表す所定ラインのレジスタの内容を抽出し、このラインのレジスタをゼロにリセットし；
−後続の積分期間毎に、Ｎラインの円順列に従って別のラインのレジスタの内容を抽出するとともにゼロにリセットし、抽出およびゼロリセットが行われるラインは、各積分期間の完了に際し、ゼロリセット後Ｎ回の蓄積が行われたラインである；ことを特徴とする。

より詳細には、ラインにおけるランクｊの画素が、様々なラインのランクｊのＮ個の画素に共通のランクｊのカラム導体（ＣＣｊ）に連結された出力を備えるＭＯＳトランジスタを有する回路で構成され、本方法は以下の動作を行う：
−Ｎ×Ｐ画素における電荷を同時に積分し、それを連続した積分期間中繰り返し；
−ｉ番目の積分期間の終了時に、画素のＮラインの各々に連続的にアドレス指定することにより、ｉ番目の積分期間の完了に際し、各アドレス指定対象ラインについて連続的に、アドレス指定対象ラインのＰ個の画素における電荷の積分に対応するＰ個のアナログ信号をカラム導体に適用し；
−各ラインにアドレス指定する過程においてカラム導体上に存在するＰ個のアナログ信号をデジタル化し、ランクｍのアドレス指定対象ラインに対応するＰ個のデジタル値を提供するように、アナログ−デジタル変換を行い；
−ＮラインのＰ個のアキュムレータレジスタで構成されるマトリクスのうちのレジスタのラインにおけるランクｊのアキュムレータレジスタに、アドレス指定対象ラインのランクｊの画素に対応するデジタル値を蓄積し；
−ｉ＋１番目の積分期間の過程において、Ｎラインの画素を通過する画像の移動に応じて、画素の別のラインにおけるランクｊの画素に対応するデジタル値を、同じレジスタに蓄積し；
−ｉ＋１番目の積分期間の完了に際し、Ｎラインから１ライン、すなわちラインのアキュムレータレジスタの内容をゼロリセットした後にＮ回の連続蓄積が行われたラインを選択し、このラインのレジスタに蓄積され観測画像ラインを表すデジタル値を抽出し、このラインについての新たな一連のＮ回の積分期間に当たり、このラインのレジスタをゼロにリセットし；
−連続した積分期間の完了に際し、抽出およびゼロリセットを行うために選択されるレジスタのラインの順序を円順列とする。

ｉ番目の積分期間の過程においてアドレス指定されるラインのランクをｍとすると、ｉ＋１番目の積分期間の過程において後者とともに蓄積されるラインは、原則的に、隣接したランクｍ＋１のラインとなり、アキュムレータレジスタの同一ラインに、円順列に従って順序付けられた一連のラインの画素から蓄積が行われる。第１の積分期間の過程において第１のラインの画素が第１のラインのアキュムレータレジスタに格納されたと仮定すると、第２の積分期間には、第２のラインの画素が第１のラインのレジスタに格納され、円順列に従って以降も同様となる。Ｎ番目の積分期間には、Ｎ番目のラインの画素が第１のラインのレジスタに蓄積される。次いで、第１のラインのレジスタに格納された値を抽出する。この値は、観測対象画像の第１のラインを表している。Ｎ＋１番目の積分期間の完了に際し、第１のラインのレジスタをゼロにリセットし、やはり第１のラインの画素に由来する新たなデジタル値を受け取る準備をする。このＮ＋１番目の積分期間の完了に際し、第２のラインのアキュムレータレジスタに格納された値を抽出する。この値は、観測対象画像の第２のラインを表している。次いで、この値をゼロにリセットする。以降、２Ｎ回の積分期間後、観測対象画像のＮ＋１番目のラインを表す第１のラインのレジスタに格納されたデジタル情報を、再び抽出する。

上記の方法に加え、本発明はさらに、ＮラインのＰ個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを可能にし、ラインにおけるランクｊの画素は、様々なラインのランクｊのＮ個の画素に共通のランクｊのカラム導体に連結された出力を備えるＭＯＳトランジスタを有する回路で構成される、移動型および合算型の画像センサに関し、この画像センサは：
−画素のＮラインの各々について、アドレス指定対象ラインのＰ個の画素の積分期間Ｔｉにおける電荷の積算に対応するＰ個のアナログ信号をカラム導体に適用する連続アドレス指定回路と；
積分期間Ｔｉの完了に際し、各アドレス指定対象ラインについて、カラム導体により提供される信号をデジタル化するための少なくとも１つのアナログ−デジタル変換器と；
−ＮラインのＰ個のデジタルアキュムレータレジスタであって、ラインにおけるランクｊのアキュムレータレジスタは、Ｎ回の積分期間中に行われるＮラインの画素を通過する線形画像の移動に応じて、Ｎ回の連続した積分期間中に得た様々なラインのランクｊのＮ個の画素に対応するＮ個のデジタル信号を蓄積可能である、デジタルアキュムレータレジスタと；
−Ｎ回の連続蓄積が行われたＰ個のレジスタのラインに格納されたデジタル値を抽出するための回路であって、これらの値は観測対象画像ラインを表す回路と；
−Ｐ個のレジスタのラインの各々について、一連のＮ回の連続した積分期間中に線形画像の移動に応じて、画素のＮラインの各々から生じるデジタル化された信号をＰ個のアキュムレータレジスタのラインに連続的に適用可能であるとともに、内容を抽出したラインのレジスタの内容をゼロにリセット可能なシーケンサであって、連続した積分期間の過程において内容を抽出し、ゼロにリセットするラインの連係順序が円順列である、シーケンサと；を備えることを特徴とする。

アキュムレータレジスタは、異なるラインに対応するいくつかの信号の蓄積値を収容するための出力メモリと、アナログ−デジタル変換器の出力の内容を出力メモリの内容に加算し、加算結果をこの同じメモリに配置するための加算器とを備えることが好ましい。アナログ−デジタル変換がＢビット上で行われる場合、メモリは、変換の最大出力値（２Ｂ−１）のＮ倍を飽和せずに蓄積可能な十分なビット数を有さなければならない。例えば、Ｎ＝３２の場合、メモリは、少なくともＢ＋５ビットを備えなければならない。このため、アナログ−デジタル変換器が、センサから抽出されるデジタル信号のダイナミックレンジよりも数ビット（好ましくはｌｏｇ２（Ｎ））だけ低いダイナミックレンジを有する、という条件を設けると有益である。信号を高分解能変換器で変換する必要はない。分解能は、各観測対象画像ラインについてＮ個の信号を蓄積することで得られる。

Ｐ個のアナログ−デジタル変換器、すなわちカラム導体当たり１つのアナログ−デジタル変換器を用いることが好ましい。

本発明の他の特徴および利点は、下記の添付図面とともに後続の詳細な説明を読むことにより明らかになろう。

ＣＭＯＳ技術における画素の例示的構成を示す。 センサのカラム導体に関連する電子回路構成の構造を示す。 本発明によるセンサの全体構成を示す。

図１は、５つのトランジスタＴ１〜Ｔ５およびフォトダイオードＰＤを備えるＣＭＯＳ技術のアクティブ画素の構造を示す。この画素は、既知の種類のものであり、本発明に使用することができる。ＮラインのＰ個の画素で構成されるマトリクスにおいて、図示の画素は、ランクｍの画素のラインにおけるランクｊの画素であると仮定する。本発明を説明するため、画素の構造および動作方法を例示により説明する。

フォトダイオードは、グランドと基準電源電圧Ｖｒｅｆとの間にトランジスタＴ１と直列に接続されている。トランジスタは、積分時間の開始前にマトリクスのすべての画素に同時に作用する全体ゼロリセット信号ＧＳＨにより短時間オンにすることにより、フォトダイオードの電荷をゼロにリセットすることができる。

フォトダイオードとトランジスタＴ１とを連結するノードＮ１には、積分時間の過程において電荷が蓄積される。このノードＮ１は、マトリクスのすべての画素に同時に作用する移動制御信号ＧＴＲＡに応じ、積分時間の終了時に、トランジスタＴ２により電荷格納ノードＮ２に短時間連結可能である。

格納ノードＮ２は、ランクｍのラインにおけるすべての画素に共通の短時間の制御信号ＬＲＥＳｍを受信するトランジスタＴ３により、基準電位Ｖｒｅｆにリセット（ノードＮ２の電荷の再初期化）することができる。積分期間Ｔｉが完了し、後続積分期間が開始されると、様々なライン（ｍ＝１〜Ｎ）に対応する信号ＬＲＥＳｍが、Ｎラインに連続的に発信される。

ノードＮ２はさらに、フォロワトランジスタＴ４のゲートに連結され、フォロワトランジスタＴ４のドレインは電位Ｖｒｅｆであるとともに、そのソースはゲートが取る電位、すなわち格納ノードＮ２の電位を（ゲート−ソース電圧降下以内で）コピーしている。トランジスタＴ４のソースは、ライン選択トランジスタＴ５を経由して、ランクｊの同一カラムにおけるすべての画素に共通のカラム導体ＣＣｊに連結されている。トランジスタＴ５は、ランクｍのラインをアドレス指定するための信号であり、そのため同一ラインのすべての画素に共通の信号ＬＳＥＬｍによりオンになる。積分期間Ｔｉが完了し、後続積分期間が開始されると、様々なライン（ｍ＝１〜Ｎ）についてのアドレス指定信号ＬＲＥＬｍが、連続的に発信される。

画素は次のように動作する。積分期間Ｔｉの終了後、フォトダイオードには、それらが受けた照射に比例する量の電荷が蓄積されている。全体電荷移動信号ＧＴＲＡを短時間発信して、これらの電荷をノードＮ１からノードＮ２に移動させ、少なくともそれらの読み出しに必要な時間、そこに格納する。

次いで、露光時間を定義する全体信号ＧＳＨを短時間発信する。この信号は、フォトダイオードを電位Ｖｒｅｆとすることによりフォトダイオードに格納された電荷をゼロにリセットし、電荷の蓄積は、信号ＧＳＨの終了時に初めて開始できるようになる。これらの２つの信号ＧＴＲＡおよびＧＳＨは、マトリクスのすべての画素に一度に適用される。その後、電荷を読み出すための信号をライン単位で発信する。

第１のラインはライン選択信号を受信し、ライン選択信号は、読み出しに要求される時間中、画素のトランジスタＴ４を対応するカラム導体ＣＣｊに連結し、次いで、後続ラインの電荷の読み出しに当たり、その接続を解除する。新たな積分期間中、すべてのラインを連続的に読み出す。読み出しには、ノードＮ２の電位をコピーした電位のカラム導体への送信を伴う。この読み出しは、次のように二重抽出法で行うのが好ましい。まず、光生成された電荷を表す有用信号の電位を、カラム導体に適用する（そして後述のように、第１のコンデンサにおけるメモリ内に配置する）。次いで、トランジスタＴ３および同じラインの他のトランジスタＴ３をオンにするための短時間の信号ＬＲＥＳｍにより格納ノードＮ２の電荷を排出させ、その後、ノードＮ２が取る電荷（黒レベル電位を表す）を、カラム導体ＣＣｊ上にコピーする（そして第２のコンデンサにおけるメモリ内に配置する）。

第１のラインの画素において光生成された電荷の測定は、有用信号と黒レベルとの電位差をアナログ−デジタル変換することにより行う。

その後、第２のラインを同様に読み出し、以降も同様に、電荷積分期間中にＮラインを読み出す。電荷積分期間は、新たな移動信号ＧＴＲＡの発信とともに終了する。

図２では、電荷読み出しを二重抽出法により行う場合（必須ではない）を例に挙げて本発明の動作を説明する。

図２の回路は、図１に示すようなランクｊのカラム導体ＣＣｊに関連する回路である。カラム導体ＣＣｊは、それぞれオン／オフスイッチＫ１ｊおよびＫ２ｊにより、それぞれ有用信号レベルおよび黒レベルを格納する２つの格納コンデンサＣ１ｊおよびＣ２ｊに交互に連結されている。オン／オフスイッチＫ１ｊおよびＫ２ｊは、ノードＮ２上に格納された電荷をゼロにリセットする継続時間により隔てられた２つの連続した瞬間に作動する。Ｋ１ｊのための作動信号は信号ＳＨＲであり、Ｋ２ｊのための作動信号は信号ＳＨＳである。

格納コンデンサＣ１ｊおよびＣ２ｊは、グランドと、アナログ−デジタル変換器ＡＤＣｊの２つの入力の各々との間に連結されている。カラム当たり１つの変換器を用いるのが好ましい。当該ラインのアドレス指定の継続時間中、画素のノードＮ２の電荷をカラム導体ＣＣｊ上にコピーする。この継続時間の開始時にカラム導体上に存在する電圧レベルが、アドレス指定対象ラインにおけるランクｊの画素において光生成された電荷を表す有用レベルである。この電圧を、信号ＳＨＳ（アドレス指定対象ラインの各々に連続的に発信され、すべてのカラムに共通である）により定義される短時間、コンデンサＣ１ｊに印加し、その後、コンデンサはこの電圧を保つ。次いで、信号ＬＲＥＳｍを発信して、ラインの画素のノードＮ２の電荷を排出する（アドレス指定対象ライン別の信号）。その後カラム導体が取る電位が、黒レベルを定義する。次いで、信号ＳＨＲ（アドレス指定対象ラインの各々に連続的に発信され、すべてのカラムに共通である）により定義される短時間、カラム導体上に存在するこの黒レベルを格納コンデンサＣ２ｊに適用し、その後、コンデンサはそのレベルを保つ。

その後、アナログ−デジタル変換の継続期間中、コンデンサＣ１ｊおよびＣ２ｊは、アドレス対象ラインに対応する有用レベルおよび黒レベルを格納する。アナログ−デジタル変換を行い、コンデンサＣ１ｊおよびＣ２ｊ上に存在する電圧差をデジタル値に変換する。変換器は、信号ＳＨＲに続く変換開始の瞬間と、変換終了の瞬間との間に変換を実行する。このため、変換開始信号ＳＴＡＲＴ＿ＣＯＮＶを使用して変換器を起動し、変換終了信号ＥＮＤ＿ＣＯＮＶを使用して変換結果をメモリＭＥＭ１ｊに格納する。信号ＳＴＡＲＴ＿ＣＯＮＶおよびＥＮＤ＿ＣＯＮＶは、すべてのカラムに共通であり、新たなラインの読み出し毎に更新される。

このため、ランクｍの画素のラインをアドレス指定中にメモリＭＥＭ１ｊに格納される内容は、カラムｊおよびランクｍのラインについてのアナログ−デジタル変換結果となる。

変換結果は、アキュムレータレジスタのラインにおいて蓄積され、このアキュムレータレジスタのラインには、ｉ−１個の同様のデジタル値が既に加算されている。具体的には、アキュムレータレジスタのラインのゼロリセットに続いて積分期間がｉ−１回連続した後には、連続したｉ−１ラインの画素により観測されたシーンの同一ラインに対応するｉ−１個の値の合計がこのラインに含まれる。ｉ番目の積分期間には、シーンの同じラインをやはり観測したｉ番目のラインの画素の値を表すメモリＭＥＭ１ｊ（ｊ＝１〜Ｐ）の内容が、アキュムレータレジスタのラインにおいて加算される。

Ｎラインのアキュムレータレジスタを用い、ｉ番目の積分期間の終了後の所与の瞬間にアドレス指定された画素ラインの内容は、ゼロリセット後既にｉ−１個の蓄積値を受け取っているアキュムレータレジスタのライン（別のラインでなく）の内容に加算される。まだｉ番目の積分期間を行っている、その後アドレス指定対象となる次の画素のラインは、次のレジスタのラインに加算され、レジスタのラインの円順列に従って以降も同様に行われる。円順列とは、レジスタのラインが最終ライン（Ｎ番目のライン）である場合、次のラインは第１のラインとなることを意味するものと理解されたい。同様に、画素のアドレス指定対象ラインが画素のＮ番目のラインである場合、次のアドレス指定対象ラインは、画素の第１のラインとなる。

連続的な方式では、アキュムレータレジスタのＮラインのうち、ｉ番目の積分期間の終了時にゼロリセットされずに連続したＮ−１個の値が蓄積されているものは、１ラインしかない。このラインは、ｉ番目の積分期間の終了時に、画素のラインから生じたＮ番目の値を受け取る。次いで、アキュムレータレジスタのこのラインを読み出す。このラインは、シーンおよびセンサの相対変位を同期させながらＮラインのセットをかけて蓄積した観測対象シーンのラインの画素のデジタル値を表している。この読み出し後、レジスタのこのラインをゼロにリセットする。アキュムレータレジスタのその他のラインは、Ｎ個の値が格納されるまで蓄積機能を継続する。ｉ＋１番目の積分期間には、次のラインのレジスタが読み出されるとともにゼロにリセットされ、円順列に従って以降も同様に行われる。

アキュムレータレジスタは、本質的に２つの要素、すなわち加算器要素ＡＤＤｋｊおよびメモリスロットＭＥＭ２ｋｊを備える。指標ｋはアキュムレータレジスタのラインのランク（ｋは１〜Ｎで変動する）を指し、指標ｊはさらにラインにおけるランクを指す。このため、レジスタのラインには、Ｐ個の加算器要素ＡＤＤｋｊおよびＰ個のメモリスロットＭＥＭ２ｋｊがある。Ｎラインのレジスタのセット全体では、Ｎ×Ｐ個の加算器要素およびＮ×Ｐ個のメモリスロットがある。

加算器要素ＡＤＤｋｊの各入力は、メモリＭＥＭ１ｊの内容およびメモリＭＥＭ２ｋｊの内容をそれぞれ受け取る。加算器要素の出力は、メモリスロットＭＥＭ２ｋｊに格納される新たな内容を提供する。

アナログ−デジタル変換結果を蓄積するための回路構成は、上述の円順列を実装するための順序付け回路およびアドレス指定回路（図２に図示せず）を備える。これらの回路は、ランクｋのアキュムレータレジスタのラインを選択し、これらのアキュムレータレジスタには、ｉ番目の積分期間の終了時に、所与の時点においてアドレス指定および変換されたランクｍの画素のラインの値が蓄積される。このため、それらはメモリＭＥＭ１の内容を、この時点ではランクｋのアキュムレータレジスタのラインに、そして後続積分期間の終了時には後続のレジスタのラインに導くとともに、選択されたラインのアキュムレータレジスタにおいて加算および格納動作を行わせる。

また、これらの順序付け回路は、所与の時点においてレジスタのラインのうちのいずれの１つ（ゼロリセット後Ｎ回の蓄積を行ったもの）を読み出し、読み出し直後にゼロにリセットすべきかを指定する。それらの回路は、アキュムレータレジスタのマトリクスの全体出力に、このように選択されたレジスタのラインにおけるメモリスロットの出力を送信する。従って、積分期間Ｔｉ毎に値が出力され、出力値を提供するためにレジスタの同一ラインを選択する周期は、基本積分期間のＮ回分である。

各メモリスロットＭＥＭ２ｋｊの容量（ビット数）は、１画素に対応するＮ個のデジタル値の合計をこのスロットに蓄積可能であるようにする。アナログ−デジタル変換器のダイナミックレンジがＢビットであると仮定すると、メモリＭＥＭ１ｊの容量はＢビットとなるが、アキュムレータレジスタの容量はより大きく、少なくともＢ＋ｂビット（ｂは２ｂ−１＜Ｎ＜２ｂである整数）となる。このため、本発明に特有の特長、すなわちセンサがアナログ−デジタル変換器を備え、その容量が、センサが出力し得るデータの最大ダイナミックレンジよりも数ビット少ない、ということがもたらされる。原則的に、２つのダイナミックレンジ間の差は、ｌｏｇ２（Ｎ−１）＜ｂ≦ｌｏｇ２（Ｎ）であるｂとなる。

図３は、本発明による画像センサの全体アーキテクチャを示す。同図には、ラインデコーダＤＬＣによりアドレス指定可能なＮラインのＰ個の光検出アクティブ画素で構成されるマトリクスＭＣ、図２の上部（オン／オフスイッチ、コンデンサＣ１ｊ，Ｃ２ｊ、変換器ＡＤＣｊ、メモリＭＥＭ１ｊ）に示すような基本変換器を各カラムについて備えるアナログ−デジタル変換器ＡＤＣが図示されている。

また、同図には、図２の下部（加算器要素ＡＤＤｋｊおよびメモリＭＥＭ２ｋｊ）に示すようなＮラインのＰ個のアキュムレータレジスタで構成されるマトリクスＭＴが図示されている。

第１のラインデコーダＤＬＲ１により、ランクｍの画素のラインに対応するランクｋのアキュムレータレジスタのラインを選択することが可能になり、この対応関係は、上述の円順列による。デコーダＤＬＲ１によるこの選択は、変換器ＡＤＣの出力を構成するメモリＭＥＭ１ｊの内容をレジスタに付加するように作用する。デコーダＤＬＲ１は、Ｎラインの画素をアドレス指定中、積分期間の完了に際し連続したＮラインを選択する。

第２のラインデコーダＤＬＲ２は、アキュムレータレジスタのラインのうち、ゼロリセット後に連続したＮ回の蓄積を終えた１つを選択するように作用する。デコーダＤＬＲ２によりこのように選択されたラインのレジスタの内容を抽出し、センサの出力信号を構成する。抽出は、例えば、選択されたラインのレジスタの内容を出力レジスタＲＳに配置し、その後読み出すことにより行う。抽出は、上述のように、選択されたラインにおけるＮ番目の蓄積ステップの後に行い、続いて選択されたラインのアキュムレータレジスタの内容をゼロにリセットする。ラインの選択順序は、上述のように円順列である。

ラインデコーダのセット全体および読み出しレジスタは、円順列を設定するシーケンサＳＥＱにより制御される。また、シーケンサは、画素のラインおよび変換器ＡＤＣに要求されるすべての制御信号を発生させる。

Claims (6)

1. ＮラインのＰ個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを行うための移動型および信号合算型の画像キャプチャ方法であって：
   −一連の電荷積分期間のうちの各積分期間の完了に際し、Ｎラインの画素から生じた各信号をアナログ−デジタル変換器（ＡＤＣ）によりデジタル化し、画素のラインのデジタル化信号を、ＮラインのＰ個のアキュムレータレジスタを備える伝達マトリクス（ＭＴ）内の、アキュムレータレジスタの選定されたラインのアキュムレータレジスタに蓄積値として蓄積し、各アキュムレータレジスタが、前記蓄積値を収容する出力メモリと、蓄積値、および、アナログ−デジタル変換器よって取得されたデジタル値を加算する加算器とを具備し、それをＮラインの画素および伝達マトリクスのＮラインについて、前記伝達マトリクスのアキュムレータレジスタのラインがＮ回の積分期間の過程で同一の画像ラインを感知したＮラインの画素のデジタル化信号を連続的に受信、加算、および蓄積するように、センサを通過する画像の移動に同期させて前記伝達マトリクスの選定されたラインと画素のラインとの間の対応関係を積分期間毎に変更しながら行い；
   −Ｎ回の積分期間後、観測対象画像ラインを表す所定ラインのアキュムレータレジスタの内容を抽出し、このラインのアキュムレータレジスタをゼロにリセットし；
   −後続の積分期間毎に、Ｎラインの円順列に従って別のラインのアキュムレータレジスタの内容を抽出するとともにゼロにリセットし、抽出およびゼロリセットが行われるラインは、各積分期間の完了に際し、ゼロリセット後Ｎ回の蓄積が行われたラインである；
   ことを特徴とする、画像キャプチャ方法。
2. ラインにおけるランクｊの画素が、様々なラインのランクｊのＮ個の画素に共通のランクｊのカラム導体（ＣＣｊ）に連結された出力を備えるＭＯＳトランジスタを有する回路で構成される、請求項１に記載の画像キャプチャ方法であって、以下の動作を行う、すなわち
   −Ｎ×Ｐ画素における電荷を同時に積分し、それを連続した積分期間中繰り返し；
   −ｉ番目の積分期間の終了時に、画素のＮラインの各々に連続的にアドレス指定することにより、ｉ番目の積分期間の完了に際し、各アドレス指定対象ラインについて連続的に、アドレス指定対象ラインのＰ個の画素における電荷の積分に対応するＰ個のアナログ信号を前記カラム導体に適用し；
   −各ラインにアドレス指定する過程において前記カラム導体上に存在するＰ個のアナログ信号をデジタル化し、ランクｍのアドレス指定対象ラインに対応するＰ個のデジタル値を提供するように、アナログ−デジタル変換を行い；
   アキュムレータレジスタの指定されたラインにおけるランクｊのアキュムレータレジスタ（ＭＥＭ２ｋｊ）に、アドレス指定対象ラインのランクｊの画素に対応するデジタル値を蓄積し；
   −ｉ＋１番目の積分期間の過程において、Ｎラインの画素を通過する線形画像の移動に応じて、画素の別のラインにおけるランクｊの画素に対応するデジタル値を、同じアキュムレータレジスタ（ＭＥＭ２ｋｊ）に蓄積し；
   −ｉ＋１番目の積分期間の完了に際し、Ｎラインから１ライン、すなわちラインのアキュムレータレジスタの内容をゼロリセットした後にＮ回の連続蓄積が行われたラインを選択し、このラインのアキュムレータレジスタに蓄積され観測画像ラインを表すデジタル値を抽出し、このラインについての新たな一連のＮ回の積分期間に当たり、このラインのアキュムレータレジスタをゼロにリセットし；
   −連続した積分期間の完了に際し、抽出およびゼロリセットを行うために選択されるアキュムレータレジスタのラインの順序を円順列とする；
   ことを特徴とする、方法。
3. ＮラインのＰ個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを可能にし、ラインにおけるランクｊの画素は、様々なラインのランクｊのＮ個の画素に共通のランクｊのカラム導体（ＣＣｊ）に連結された出力を備えるＭＯＳトランジスタを有する回路で構成される、移動型および合算型の画像センサであって、前記センサは：
   −画素のＮラインの各々について、アドレス指定対象ラインのＰ個の画素の積分期間Ｔｉにおける電荷の積算に対応するＰ個のアナログ信号を前記カラム導体に適用して連続的にアドレス指定する連続アドレス指定回路と；
   前記積分期間Ｔｉの完了に際し、各アドレス指定対象ラインについて、前記カラム導体により提供される信号をデジタル化するための少なくとも１つのアナログ−デジタル変換器と；
   −ＮラインのＰ個のデジタルアキュムレータレジスタであって、各アキュムレータレジスタが、蓄積値を収容する出力メモリと、蓄積値、および、アナログ−デジタル変換器よって取得されたデジタル値を加算する加算器とを具備し、ラインにおけるランクｊのアキュムレータレジスタは、Ｎ回の積分期間中のＮラインの画素を通過する線形画像の移動に応じて、Ｎ回の連続した積分期間中に得た様々なラインにおける同じくランクｊのＮ個の画素に対応するＮ個のデジタル信号を加算および蓄積可能であるデジタルアキュムレータレジスタと；
   −Ｎ回の連続蓄積が行われたＰ個のアキュムレータレジスタのラインに格納されたデジタル値を抽出するための回路（ＤＬＲ２，ＲＳ）であって、これらの値は観測対象画像ラインを表す回路と；
   −Ｐ個のアキュムレータレジスタのラインの各々について、一連のＮ回の連続した積分期間中に線形画像の移動に応じて、画素のＮラインの各々から生じるデジタル化された信号をＰ個のアキュムレータレジスタのラインに連続的に適用可能であるとともに、内容を抽出したラインのアキュムレータレジスタの内容をゼロにリセット可能なシーケンサ（ＳＥＱ）であって、連続した積分期間の過程において内容を抽出し、ゼロにリセットするラインの連係順序が円順列である、シーケンサと；
   を備えることを特徴とする、画像センサ。
4. 前記各アキュムレータレジスタが、異なるラインに対応するいくつかの信号の蓄積値を収容するための出力メモリ（ＭＥＭ２ｋｊ）と、前記アナログ−デジタル変換器（ＭＥＭ１ｊ，ＡＤＣ）の出力の内容を前記出力メモリの内容に加算し、加算結果を前記出力メモリに配置するための加算器（ＡＤＤｋｊ）とを備えることを特徴とする、請求項３に記載の画像センサ。
5. アナログ−デジタル変換がＢビット上で行われ、前記メモリ（ＭＥＭ２ｋｊ）が、前記変換器の最大出力値２ ^Ｂ −１のＮ倍を飽和せずに蓄積可能な十分なビット数を有することを特徴とする、請求項４に記載の画像センサ。
6. 前記メモリが少なくともＢ＋ｂビットのダイナミックレンジを有し、ｂはｌｏｇ _２ （Ｎ−１）とｌｏｇ _２ （Ｎ）との間の整数であることを特徴とする、請求項５に記載の線形画像センサ。

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