JP5796261B2 - アナログおよびデジタル総和機能を備えたスワイプ式線形画像センサおよび対応する方法 - Google Patents

Description

本発明は、観察されたシーンの点の行からなる画像が、当該シーンがセンサを横断して行に垂直に移動するのに伴い当該シーンの同一行を連続的に観察する複数の感光性を有する行により取得された連続画像を追加することにより再形成される、信号積分機能を備えた走査線形画像センサ（または、「Ｔｉｍｅ Ｄｅｌａｙ Ｉｎｔｅｇｒａｔｉｏｎ Ｌｉｎｅａｒ Ｓｅｎｓｏｒｓ」を略してＴＤＩセンサ）に関する。

これらのセンサは、例えば、衛星を利用した地球観測システムで用いられる。これらは感光画素を含む複数の平行な行を含み、（露出時間および光生成電荷の読み取り時間を制御する）異なる行の制御回路のシーケンシングが、当該センサの全ての行が観察されたシーンの１行を認識するように、シーンとセンサの相対移動に関して同期化されている。生成された信号は次いで、観察された行の各点毎に一点づつ追加される。

理論上の信号／ノイズ比は、センサの行数Ｎの平方根に比例する。この数は、用途（工業制御、地球観測、歯科用パノラマＸ線撮影、または乳房Ｘ線撮影）に応じて数行〜約１００行の値を取り得る。

電荷転送センサ（ＣＣＤセンサ）において、信号は、画素の前の行に蓄積された電荷を、シーンとセンサの相対移動に同期して画素の行に放出することにより、読み取りノイズ無しに自然に一点づつ追加される。観察されたシーン行により生成された電荷のＮ倍が蓄積されている画素の最終行は次いで、出力レジスタの方へ移動され、読み取りステップを行なう間、電流または電圧に変換される。

この種の電荷転送センサは、第２のレベルが第１のレベルを部分的に覆う少なくとも２レベルの多結晶シリコンで作られた隣接転送ゲートを備えた従来技術で既に使用されており、また、ＣＭＯＳ論理集積回路を製造する今日の方法との互換性がより高い単一の多結晶シリコンゲートレベルを備えた技術でも使用されている。

明らかに、各画素が、Ｎ個の画素から受け取った電荷の追加により生じた電荷を保存する必要がある場合、自身の電荷だけを保存すればよい場合よりもはるかに大きい保存容量を有していなければならない。さもなければ画素が飽和するリスクがある。これを避けるには画素のサイズを拡大する必要があるため、センサの解像度に悪影響を及ぼす。

本発明は、蓄積された電荷を他の画素から受け取る画素が、飽和リスクを高め過ぎることなく電荷の追加を許しながら、過剰にノイズを生じることなく電荷積分を行なうため、総和機能を備えた走査画像センサの動作方法を提案するものであり、Ｐ個の感光画素を含む複数の行による同一画像行の連続的且つ同期的読み取り、および異なる行により読み取られて同一画像行に対応する信号の画素毎の総和が可能である。本方法では、画素の行を複数のグループに分けることを提案しており、行の各グループ内で、画素毎の（列単位の）電荷転送によりアナログ的に総和が実行されて同一画像点に対応する電荷が累進的に蓄積され、各グループの最終行の画素の電荷が当該最終行に関連付けられた読み取り回路により読み取られ、読み取り回路は各画素に対して電荷電圧変換を実行し、当該変換から生じたアナログ信号が列導体（列導体の数は行毎の画素数に等しい）により、各列に対して各アナログ信号、換言すれば行の各グループに対応するデジタル値を確定させる対応デジタル化回路へ送信され、走査中に同一画像行を認識した行の各グループに対応する複数のデジタル値が各列内で加算される。

従って、画素のグループ内の電荷転送および蓄積による低ノイズアナログ総和は、アナログ総和の結果のデジタル総和と組合わされ、これら全ての総和は走査中に観察された同一画像行に関係している。

より正確には、本発明は、Ｐ個の感光画素を含む複数の行による同一画像行の連続的且つ同期化された読み取り、および異なる行により読み取られた信号の画素毎の総和が可能な総和機能を備えた走査画像センサを提案するものであり、当該センサは、
−照度に比例する電荷を生成するＰ個の画素の各々Ｎ行からなるＭ個のグループの配列、すなわち当該画素がランクｊ（ｊは１〜Ｐの範囲で変動）の列内でＰ個の電荷転送レジスタとして構成されていて、ランクｍ（ｍ＝１〜Ｍ）のグループの画素の第Ｎ行のランクｊの画素内で、当該グループのランクｊのＮ個の画素に集められた電荷の累進的蓄積が可能な配列と、
−当該画素配列内で、ランクｍの行の読み取り回路が行内に配置されていて、当該行のランクｊ（ｊ＝１〜Ｐ）の各読み取り回路が異なる行のランクｊの全ての読み取り回路に共通なランクｊの各列導体に接続されていることにより、画素の行の任意のグループの第Ｎ行のランクｊの画素内に蓄積された電荷に基づいて当該導体上でアナログ電気信号を与える、画素のグループの第Ｎ行のＰ個の画素内で集められた電荷を読み取るＰ個の読み取り回路のＭ行と、
−当該画素配列外で、当該行のランクｊのデジタル化回路が、ランクｊの列導体に存在するアナログ信号をサンプリングするためのサンプラおよび当該アナログ信号のデジタル値を渡すアナログ／デジタル変換器を含んでいる、Ｐ個のデジタル化回路のＭ行と、
−当該変換器から得られ、且つ観察された画像行内のランクｊの同一画像点の観察に全て対応している複数のアナログ信号のサンプリングに対応するデジタル値を合算可能なデジタル値の総和手段とを含んでいる。

当該構造は、アナログ電荷の総和をＮ本の連続的行上において低ノイズでアナログ総和の結果のデジタル総和と組合わせるものであり、当該デジタル総和により高速動作が可能になる。

Ｎ行の画素の各グループの後ろに配置された読み取り回路は、列内のＮ個の画素に蓄積された電荷を表す電位を列導体に転送可能な電荷電圧変換回路である。これらの読み取り回路は、原理的には、電荷保存ノード、第Ｎ行の画素の電荷を保存ノードへ放出する転送トランジスタ、保存ノードの電位を再初期化するトランジスタ、保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ、およびＭ行のうち読み取り回路の１行を選択して、デジタル化回路内で電位がサンプリングされる時点で当該行の読み取り回路のフォロワトランジスタを各列導体に接続する行選択トランジスタを含んでいる。

基本デジタル化回路の一部を形成するすサンプラは好適には、読み取り回路の再初期化トランジスタに印加される再初期化パルスに追随する電圧基準レベルを最初に保存し、次いで転送トランジスタに印加された転送パルスに追随する信号レベルを保存する手段を含み、アナログ／デジタル変換器は次いでこれら２レベル間の差分を変換する。再初期化パルスおよび転送パルスは好適には、Ｍ行の全ての読み取り回路に共通であって、これらのパルスの周期性は、画素の行内における電荷の積分に要する時間に対応している。

総和手段は好適にはデジタル化回路内で分散されている。従って、ランクｍの行のランクｊの基本デジタル化回路内に基本総和手段が存在し、ランクｍの行のグループの電荷のアナログ総和の変換から得られた現在のデジタル値を、既にランクｍ−１のデジタル化回路のグループから得られているデジタル値に加算する。

各デジタル化回路内に存在するアナログ／デジタル変換器は好適には、比較器およびカウンタを含んでいるランプ変換器であり、カウンタは、比較器の入力に電圧ランプが印加された際に比較器がトリップされるまで一定速度でカウントする。行ランクｍおよび列ランクｊのデジタル化回路のカウンタの出力は好適には、列内で同一ランクｊおよび行ランクｍ＋１のデジタル化回路のカウンタの入力に接続されているため、ランプの終端におけるランクｍ＋１の回路の前記カウンタの内容が、Ｎ個の画素のグループが受光した光量の追加に、および（同一画像点を認識した別のＮ個の画素のグループに対応する）ランクｍのカウンタの前の内容に対応している。

読み取り回路の行を、Ｎ行からなるグループの画素の最終行と後続グループの画素の第１行との間で電荷を転送するか、あるいは１グループの画素の最終行から保存ノードに向けて電荷を放出して、放出された電荷の読み取りまたはデジタル化を行なう、のいずれかを選択的に許すべく形成された、感光または非感光画素の行に組み込むように構成することが可能である。

特定の実施形態において、ランクｍの画素のグループの画素の第Ｎ行のランクｊの画素内に存在する電荷量を検出する手段と共に、電荷量が閾値を上回る場合は行ランクｍおよび列ランクｊの読み取り回路内の当該電荷を読み取り、あるいは電荷量が当該閾値を下回る場合は当該電荷を読み取らずにランクｍ＋１の画素のグループの画素の第１行へ転送する手段を提供する。

読み取り回路の行は、感光画素の第Ｎ行に沿って積分可能である。

Ｎ本の連続的な行の同一ランクｊの画素に対応するデジタル値を蓄積するランクｊのアキュムレータレジスタ内で行のランクｊの画素に対応するデジタル値の総和は既に（仏国特許第２９０６０８０号明細書に）提案されている点に注意されたい。この方法では、これらの画素は、（電荷転送画素ではなく）電荷電圧変換が画素内で実行される能動ＣＭＯＳ画素である。結果的に生じたアナログ電圧はデジタル形式に変換され、走査に同期化された信号積分への信号の加算は、画素から得られた信号のデジタル加算である。これらの変換およびデジタル加算により極めて高レベルのノイズが生じるが、本発明ではより大きい総和の合計数を維持しながらデジタル加算の回数を減らすことにより、ノイズが大幅に減る。

本発明の他の特徴および利点は、添付の図面を参照しつつ以下の詳細記述により明らかになろう。

本発明による画像センサの全般的アーキテクチャを示す。 本アーキテクチャの変型例を示す。 読み取り回路が感光画素の行と一体化された変型例の詳細を示す。

図１に、センサの全般的アーキテクチャを示す。図の上部が感光部分である。当該部分は、Ｐ個の感光画素の各々Ｎ行からなるＭ個のグループを含んでいる。各グループには１〜Ｍの番号が付けられている。画素の行のグループは添え字１〜Ｍが付けられたＴＤＩすなわちＴＤＩ_１〜ＴＤＩ_Ｍと表記される。２個の連続するグループ各々の間に各デジタル化回路が以下のように配置されている。すなわち、ＲＥＡＤ_１はグループＴＤＩ_１に関連付けられて後者とグループＴＤＩ_２の間に配置されている。同様に、ＲＥＡＤ_２はグループＴＤＩ_２に関連付けられ、グループＴＤＩ_Ｍの後ろに配置されて後者と関連付けられたＲＥＡＤ_Ｍまで以下同様である。センサが走査のいずれの方向にも等しく良好に動作することが望ましい場合、回路ＲＥＡＤ_０は適宜グループＴＤＩ_１の前段に配置されていてもよい。

各グループＴＤＩ_ｍ（ｍはＭ個の中のグループを表記する添え字）は、Ｎ行Ｐ列の配列を含んでいて、慣習的に、画素Ｐ_{ｍ，ｉ，ｊ}はランクｉ（ｉは１〜Ｎの範囲で変動する）の行とランクｊ（ｊは１〜Ｐの範囲で変動する）の列の交点でランクｍ（ｍは１〜Ｍの範囲で変動する）のグループ内に配置されている。画素のグリッドは、列電荷転送モードで動作するグリッドである。換言すれば、持続期間Ｔの各単位積分時間の後で、時間Ｔに間に当該行の照射により生成された電荷を含む、ランクｉの画素の行に存在する電荷が、直上のランク（ｉ＋１）の行に放出される。これは、ランクｉ−１の直前の行の電荷がランクｉの行に放出されて、ランクｉ＋１の行に放出されたものを代替するように、全ての行について同時に行なわれる。第１行の場合、放出された電荷は代替されず、従って積分時間の終了後は、時間Ｔ内における画素内の光の積分から生じた電荷しか存在しない。ランクｉの行の場合、時間Ｔ内での積分時間の終了時点で行に存在する電荷は、今経過したばかりのｉ個の積分時間内にランク１〜ｉの行に沿って積分された電荷の総和である。画像は、画素のｉ行がｉ個の期間Ｔ内に同一画像行を認識したように、時間Ｔと同期してセンサに相対的に移動される。

同一画像行のＮ回の観察の蓄積に対応する最終行の電荷は、そこで読み取ることができるように、読み取り回路ＲＥＡＤ_Ｍにおける各積分時間の後で放出される。好適な実施形態において、電荷を読み取る（次いで破壊する）か、または積分を続けるために次のランクｍ＋１の行のグループへ転送するかを選択することができることがわかるが、照度が弱い所では後者の転送が有用である。

このような電荷転送を可能にする感光画素の構成はよく知られている。これらは画素の各行に対して複数の電極を使用し、これらの電極は画素の行に沿って延在しており、画素の各行に対して同一である２値の間で切り替わる電位が、一方の行から他方への電荷の移動がグループの全ての行について、更には異なるグループの全ての行についても同時に供給される。当該電極は、電位井戸および電位障壁の形成、および一方の井戸から他方への電荷の移動を制御する。これらの電極は図示しておらず、画像の走査と同期化された電荷転送を提供する電極の全ての制御信号または「制御フェーズ」を単に項Φ_ＴＤＩと表記する。Φ_ＴＤＩフェーズは、行の全てのグループの画素の全ての行について同一である。

いくつかの従来方式の電荷転送画素技術は、２レベルの多結晶シリコンゲートを使用し、その第１のレベルは（より効果的な電荷転送を提供するために）第２のレベルにより部分的に覆われている。他の、より最近の技術は１レベルの多結晶シリコンしか使用しないが、これらにはＭＯＳまたはＣＭＯＳトランジスタ集積回路技術との互換性がより高いという利点があり、本発明によるセンサのアーキテクチャがＭＯＳトランジスタの読み取り回路の利用を必要とするため、これらの技術は好適である。

グループＴＤＩ_ｍに関連付けられた読み取り回路ＲＥＡＤ_ｍは、Ｐ個の基本読み取り回路ＲＥＡＤ_ｍ，ｊを配列ＴＤＩ_ｍ内の画素の各列に１個づつ含んでいる。

ランクｊ（ｊ＝１〜ｊ＝Ｐ）の各基本デジタル化回路は、ランクｊの列導体Ｃ_ｃｊにグループＴＤＩ_ｍの最終行のランクｊの画素内に存在する電荷量を表す電位を転送すべく電荷電圧変換を実行するトランジスタ回路である。従って、従来の電荷転送配列で用いるデジタル化回路とは対照的に、読み取り回路は、配列の最終行から電荷を集めて単一の変換回路の方へ送る「水平」電荷転送シフトレジスタではない。

列ランクｊの基本読み取り回路ＲＥＡＤ_１，ｊ（第１のグループＴＤＩ_１に関連付けられた）の詳細を図１に示す。これは、グループＴＤＩ_１のランクＮの画素Ｐ_{１，Ｎ，ｊ}からの電荷が放出される中間保存ノードＮＤ、放出を実行する転送トランジスタＴ１、放出の後で保存ノードから電荷を放電する再初期化トランジスタＴ２、電荷を電圧に変換するフォロワトランジスタＴ３、および保存ノードに蓄積された電荷を表す電位が当該導体に転送される際にフォロワトランジスタを列導体Ｃ_ｃｊに接続するグループ選択トランジスタＴ４を含んでいる。

保存ノードから電荷を逆方向に（グループＴＤＩ_２から読み取り回路ＲＥＡＤ_１の方へ）転送する必要があれば第２の転送トランジスタＴ５が設けられる。

転送トランジスタＴ１は、信号ＴＲＡａにより制御されて、最終行の画素の電荷保存領域を保存ノードＮＤに、接続する（浮遊拡散）。再初期化トランジスタは、信号ＲＳＴにより制御されて、保存ノードを基準電位にある放電ドレインに接続する。フォロワトランジスタＴ３のゲートは保存ノードに接続され、ドレインは電力供給電位に接続され、ソースは選択トランジスタＴ４のドレインに接続されている。選択トランジスタは、（読み取り回路ＲＥＡＤ_１，ｊ用の）選択信号ＳＥＬ_１により制御されて、フォロワトランジスタＴ３のソースを列導体Ｃ_ｃｊに接続する。選択信号ＳＥＬ_１は、読み取り回路ＲＥＡＤ_１，ｊの行全体に共通である。

第２の転送トランジスタＴ５が存在する場合、信号ＴＲＡｂにより導電状態にすることができる。

読み取り回路ＲＥＡＤ_ｍは、画素の列方向に、画素の１行の高さに等しいかまたはこの高さの倍数である高さを占めるため、画像行が異なる行のグループを連続的に横断する際に、画像行の走査と積分時間Ｔの間の同期を維持することが可能になる。

以上でセンサの感光部分の記述を終える。

図１の下部に、センサのデジタル化およびデジタル総和の部分を示す。この部分は、画素の行のグループの数に等しい、換言すればＭに等しいデジタル化回路の数の行を含んでいる。デジタル化回路の行をＡＤＣ_１〜ＡＤＣ_Ｍと表記する。各行は、Ｐ個の基本読み取り回路ＡＤＣ_ｍ，ｊを含んでいる。デジタル総和回路はまた、デジタル化回路の出力に基づいて加算を実行すべく設けられている。

ランクｊ＝１〜ｊ＝Ｐの基本読み取り回路の入力は列導体Ｃｃｊである。

同一画像点に対応するＮ個の電荷量の加算から生じた電位が、基本読み取り回路によりランクｊの列導体に印加される。異なる画素の行のグループについて連続的に列導体に電位が印加されるが、並列に動作するＰ個の基本読み取り回路が存在して、各々に各列導体が関連付けられているため、これは画素の全ての列について各々の場合に同時に行なわれる。Ｎ行の各グループについて列導体への電位移動の反復間隔が積分時間Ｔであり、この時間Ｔ内で全てのグループを連続的に読み取らなければならない。

従って、各時間Ｔにおいて読み取りシーケンスは、画素の行のＭ個のグループの各々のランクＮの最終行から得られたデータの列導体に連続的に転送すべく、読み取り回路ＲＥＡＤ_１〜ＲＥＡＤ_Ｍの連続的アドレス指定を含んでいる。

読み取り回路選択信号ＳＥＬ_１〜ＳＥＬ_Ｍは従って、順次追随する。再初期化信号ＲＳＴは全センサに共通であっても、あるいは別々であってもよい。転送信号ＴＲＡａまたはＴＲＡｂは全センサに共通である。

デジタル化回路ＡＤＣ_１〜ＡＤＣ_Ｍの各行は、読み取り回路ＲＥＡＤ_１〜ＲＥＡＤ_Ｍの各行に関連付けられている。ランクｍのデジタル化回路の行は、列導体がランクｍのデジタル化回路からデジタル化すべき電位を受け取った場合にデジタル化する目的で起動される。このため、デジタル化回路ＡＤＣ_ｍは、ランクｍの読み取り回路の選択に用いたのと同一の選択信号ＳＥＬ_ｍにより制御される。

図１に、同一ランクの基本読み取り回路ＲＥＡＤ_１，ｊに関連付けられた、列ランクｊおよび行ランク１の基本読み取り回路ＡＤＣ_１，ｊの可能な例の詳細を示す。これは、２重サンプリングを実行すべく設計されたサンプリング／保持回路およびランプ型アナログ／デジタル変換器を含んでいる。サンプラは２個のコンデンサＣ１、Ｃ２、およびトランジスタスイッチを含んでいて、ランプ変換器は、時計ＣＬＫによリセットされた一定速度でカウントするカウンタＣＰＴおよび当該カウンタの停止を制御する比較器ＣＭＰを含んでいる。

サンプラのコンデンサＣ１は一端が基準電位に接続され、列導体Ｃ_ｃｊに接続可能なスイッチに他端が接続されている。このスイッチは、ランク１の行のＰ個のサンプラに共通な第１の信号ＳＨＲ_１により制御される。

コンデンサＣ２は一端において、コンデンサＣ１に用いたのと同一の基準電位から始まる線形ランプ電圧を受け取る。コンデンサＣ２の他端はスイッチにより列導体Ｃｃｊに接続されている。このスイッチは、ランク１の行全体に共通の信号ＳＨＲ_１により制御される。

しかし、コンデンサは上述の２個のスイッチにより列導体には直接接続されていない。信号ＳＥＬ_１により制御される選択スイッチにより、関心対象の行、この場合はランク１の行を選択する間だけ、コンデンサに接続可能になる。

デジタル化回路の所与の行ＡＤＣ_ｍのサンプリングは、以下のように２段階で生じる。
ａ）読み取り回路の保存ノードＮＤの再初期化の後で、行が選択され、当該行の信号ＳＨＲが確立され、従って当該行に対応する再初期化レベルがコンデンサＣ１に保存され、同一ランクのデジタル化回路ＲＥＡＤ_ｍに起因して現時点で当該レベルが列導体に存在し、これらの動作はランク１〜ｍの全ての行について繰り返される;
ｂ）配列全体（ＴＲＡａ）について保存ノードへの大域的電荷転送が行なわれ、当該行が再び選択され（ＳＥＬ_ｍが有効）、当該行の信号ＳＨＳ_ｍが確立され、従って当該行に対応する有用信号レベルがコンデンサＣ２に保存されるが、再び選択される読み取り回路ＲＥＡＤ_ｍに起因して当該レベルは列導体に存在し、これらの動作は次いで全ての行について繰り返される。

この段階で、コンデンサは、各行１〜ｍの各基本回路について、再初期化電位レベルおよび有用信号電位レベルを含んでいる。これらのレベルにより帯電されるコンデンサの端子は比較器ＣＭＰの入力に接続されている。

コンデンサＣ２に印加された変換ランプＲＭＰは次いで、配列全体に対して起動される。この点で、有用信号電位が基準電位よりも負側に大きいと仮定され、基準電位から生じる電圧ランプが用いられ、基準電位は有用信号の可能な最大レベルを表す。

カウンタＣＰＴによるカウントは、ランプの開始が起動されるのと同時に起動される。ランプは比較器の１個の入力で電位を上昇させる。当該入力における電位が他の入力における電位に達したならば、比較器は切替わってカウントを中断する。カウンタの最終的な内容は、有用電位レベルおよび再初期化レベルの差に比例するデジタル値である。これは従って、有相関２重サンプリングによるデジタル化の結果を表している。

変換は、センサの全てのデジタル化回路について同時に実行される。時計ＣＬＫは、それら全てに共通である。ランプＲＭＰはまた、全ての回路に共通であり得る。変換は、全てのコンデンサＣ２が有用な値に帯電された時点と、読み取り回路内で新規の再初期化値の読み取りが開始された時点との間の期間Ｔを以て周期的に実行される。

この時点で、デジタル化回路の全てのカウンタがデジタル値を含んでいる。電荷シフトおよび積分動作には、センサの画素の同一列の異なる画素による同一画像の観察に対応する全てのデジタル値の加算が必要である。

これらのデジタル値は従って、この総和のためにカウンタから抽出される。

一般的な場合、ランクｍの読み取り回路による画像点の観察と、ランクｍ＋１の読み取り回路との間にＮ期間の時間シフトが存在するため、同一列内の各種カウンタに保存されたデジタル値は同一画像点と対応していない。

従って、個々のカウンタの内容は保存され、次いで同一画像点に対応する内容に加算されなければならない。この保存は、各行についてメモリＭＥＭ内で実行される。各期間Ｔにおいて新規のデータ要素を受け取る必要があるため、カウンタの内容は読み取られた後でゼロにリセットされる。

デジタル加算は、同一画像点に対応するデジタルデータを加算するためにどの加算を実行するかを決定するシーケンサＳＥＱの制御下で加算器ＡＤＤにより実行される。加算器の出力Ｓは所望の画像を表す。

加算のシーケンシングは比較的複雑で巨大なメモリ容量を必要とするため、異なる実施形態では、読み取りの後でカウンタの内容をゼロにリセットせずに、前のＮ行を各々含むグループにより同一画像点に対して得られたデジタル値の蓄積を既に表す初期値を各変換の前にカウンタにロードするのが好適である。カウンタは次いで、当該初期値からカウントして、その最終的な内容が当該画像点の補助的蓄積を表す。この内容は、デジタル化回路の次の行へ送信されるが、後者が依然として同一画像点と対応する値を変換すること求められている時点で次のカウンタに初期値をロードするため、Ｎ行の画素のシフトに対応するＮ×Ｔ時間の遅延を伴う。この処理は、全てが同一画像点に対応する、全てがＭ個のデジタル値の蓄積を含むデジタル化回路の最終行のカウンタを用いて同様に続けられ、これらＭ個のデジタル値自身が、同一画像点を認識したＮ個の画素により供給された電荷の蓄積である電荷の変換である。

図２に、上述の解決策の実施形態を示す。デジタル化回路のランクｍの行が、シフト期間Ｔで垂直方向へのシフトレジスタとして動作するデジタルレジスタのＮ行によりランクｍ＋１の次の行から分離される。ランクｍの行カウンタの内容がレジスタの第１の行内へ転送され、次いで各期間において１行のレジスタの内容が次の行に進む。Ｎ個の期間の終了時点で、レジスタの最終行の内容が、ランクｍ＋１のデジタル化回路の行のカウンタにデジタル初期化値として印加される。変換を行なう間、カウンタはこの値からカウントする。

デジタル化回路ＡＤＣ_ｍの行に続くデジタルレジスタの各々Ｎ行からなるグループをＳＨＩＦＴＲＥＧ_ｍと表記する。この行のカウンタは、必要とされるデジタル値の蓄積を含んでいるため、行ＡＤＣ_Ｍの後ろにシフトレジスタは存在しない。

行ランク２および列ランクｊの基本デジタル化回路ＡＤＣ_２，ｊ詳細を示す。これは、図１のものに類似していて、同様に動作するが、カウンタへの初期化入力が存在し、当該入力は前のランクのシフトレジスタＳＨＩＦＴＲＥＧ_１の第Ｎ行の出力を受け取り、カウンタの出力は、後のランクのシフトレジスタＳＨＩＦＴＲＥＧ_２のレジスタの第１の行に接続される。

図１の回路において、図２のものと同様に、双方向走査センサが必要とされる場合、追加的な読み取り回路ＲＥＡＤ_０が必要なことは明らかであり、読取り回路および対応するデジタル化回路の選択の同期化は明らかに再構成されなければならない。すなわち、上述とは反対方向に走査する場合、ランクｍのグループのランク１の第１の行が同一行のＮ回の獲得の蓄積を含んでいて、ランクｍ−１の読み取り回路が当該蓄積を読み取るが、当該蓄積をデジタル化するのはランクｍのデジタル化回路の行である。その結果、デジタル化のためにランク０の補足的な行が提供されない限り、ランクｍ−１の読取り回路の選択信号ＳＥＬをランクｍのデジタル化回路の選択信号と同期化する必要がある。もう一方の方向では、ランクｍの読み取り回路の選択がランクｍのデジタル化回路の選択と同期化されていた。

上の記述において、読み取り回路ＲＥＡＤ_ｍの行は上述の保存ノードおよび５個のトランジスタだけを含む電気回路の行であると仮定していた。読み取り回路の行は、Ｎ行の２個のグループ間での直接転送を許す電荷転送領域の形で行として構成されていてもよい。この場合、転送トランジスタＴＲＡａおよびＴＲＡｂを設ける必要がなく、これらは画素間の通常の転送ゲートで代替される。また、読み取り回路の行を感光画素の行として構成することも可能であり、通常は感光電荷の生成用に予約されている表面の一部が、感光表面の残りの部分から電気的に絶縁された保存ノードを収容すべく用いられる。

図３に、この解決策を示す。ここでは例えばランクｍおよびｍ＋１の各々Ｎ行からなる２個の連続的なグループ間の通過領域を見ることができる。画素_{Ｐｍ，Ｎ−１，ｊ}（グループｍの最後から２番目の行）、Ｐ_{ｍ，Ｎ，ｊ}（最終行）、Ｐ_{ｍ＋１，１，ｊ}およびＰ_{ｍ＋１，２，ｊ}（次のグループｍ＋１の第１および第２行）を有する、ランクｊの画素の単一の列を示す。ランクｍの読み取り回路の一部を形成する再初期化トランジスタＴ２、フォロワトランジスタＴ３、および選択トランジスタＴ４を第Ｎ画素Ｐ_{ｍ，Ｎ，ｊ}の隣に示す。

これらの画素は転送ゲート１２により分離された光子捕捉領域１０として記号的に示しているが、実際には画素はより複雑であってよい。

第Ｎ画素の表面の一部を用いて、電荷保存ノードＮＤ（基板ＰにおけるＮ＋型拡散であってよい）を生成する。当該ノードＮＤは、図１に関して言及した転送ゲートＴＲＡａ、換言すれば第Ｎ画素から保存ノードへ電荷を転送するゲートとして機能するゲート１４により分離される。当該ノードは、図１に関して説明したように、フォロワトランジスタＴ３のゲート、および再初期化トランジスタのソースに接続されている。

この構成では、第Ｎ画素に保存された電荷は、保存ノードの方へ偏向されない限り、自然に次の行のグループの第１の画素の方へ進むことが分かる。ゲート１４は、アナログ電荷の蓄積を続けるべく電荷が通過するを許すか、あるいはデジタル化する目的で保存ノードの方へ偏向させるかを選択的に制御可能である。特に、電荷量が少なければい電荷の通過を許し、電荷量が多ければ保存ノードの方へ偏向させるように構成することが可能である。第１の場合、電荷は自身の経路に沿って前進し、次のグループの行の画素からの電荷と共に蓄積されて、アナログ／デジタル変換を受けず、且つデジタル的に加算されずに低ノイズでアナログ的に蓄積され続ける。第２の場合、電荷はデジタル化され、デジタル総和が実行される。

また、ゲート１４の適当な分極化を用いて画素内に存在する電荷量を調べることも可能である。ゲート１４の定常的な分極化を選択して、ある電荷量閾値を超える第Ｎ画素の電荷を自然に保存ノードへオーバーフローさせ、次いで電荷放出の存在を調べるために保存ノードの電位を検出し、自然放出があった場合、過剰な電荷があると考えられるため、当該電荷を読み取り、デジタル化して、画素の行の他のグループ用にデジタル化された電荷にデジタル的に加算しなければならない。この場合、第Ｎ画素と保存ノードの間の障壁を完全に開くための信号がゲートに印加され、集められた電荷が読み取られる。一方、電荷放出が検出されなかった場合、行の次のグループへのアナログ積分が継続可能であると考えられ、第Ｎ画素に含まれる電荷は読み取られず、当該電荷はグループｍの第Ｎ画素から次のグループの第１の画素の方へ移動する。

感光性を有する第Ｎ行を読み取り行として用いる解決策が可能なのは、当該画素が、第（Ｎ−１）の画素から第Ｎの画素へ、および後者から次のグループの行へ向かう電荷の転送を乱すことなく、読み取り回路の電荷保存面およびトランジスタを含む程度に十分大きい場合だけである。第Ｎ画素の保存表面１０は必ずしも感光性ではない点に注意されたい。当該表面は不透明な層によりマスクされていてよく、この場合、電荷の積分はＮ−１個の画素だけで生じるが、保存表面は、あたかも電荷転送型の、換言すれば、ランクｍの行のグループから次のグループへの電荷の転送を許す感光画素であるかの如く形成される。

これら各種の実施形態において、行数Ｎが場合に応じてあるグループから別のグループに変化するように構成することが可能である。明らかに、図２の実施形態におけるデジタルレジスタの行数は依然として関連付けられた画素の行のグループの行数に合致する。

これまでサンプラが各々、再初期化レベルおよび有用信号レベルを各々保存する２個のコンデンサを有しているように記述してきたが、２個のレベルを連続的に保存する単一のコンデンサを備えたサンプラを用いてもよい。

全ての画素について変換誤差を平均化すべく、Ｍ個のデジタル化回路の全てを用いて同一画像行が連続的に変換されていた点に注意されたい。

図２の実施形態において、読み取り回路は、最終行への伝搬を確認すべくカウンタの第１の行に試験シーケンスを送信することにより、画素配列内とは独立に試験することができる。

センサは、変換器ランプの勾配を変更することにより、平均的光量に適合させることができる。

平均光量を適合させる他の方法は、光量が高い箇所で用いるデジタル変換段階の数を減らして、総和されたデータ単にＭ’段階（Ｍ’<Ｍ）で用いることである。

本発明によるセンサは、後面（センサー回路のトランジスタが形成された前面の反対側）で照らされる厚さが薄い基板に形成することができる。

Claims (10)

1. Ｐ個の感光画素を含む複数の行による同一画像行の連続的且つ同期化された読み取り、および異なる行により読み取られた信号の画素毎の総和が可能な総和機能を備えた走査画像センサであって、
   −照度に比例する電荷を生成するＰ個の画素の各々Ｎ行からなるＭ個のグループの配列、すなわち前記画素がランクｊ（ｊは１〜Ｐの範囲で変動）の列内のＰ個の電荷転送レジスタとして構成されていて、ランクｍ（ｍ＝１〜Ｍ）のグループの画素の第Ｎ行のランクｊの画素内で、前記グループのランクｊのＮ個の画素に集められた電荷の累進的蓄積が可能な配列と、
   −前記画素配列内で、ランクｍの行の読み取り回路が行内に配置されていて、前記行のランクｊの各読み取り回路が異なる行のランクｊの全ての読み取り回路に共通なランクｊの各列導体（Ｃ_ｃｊ）に接続されていることにより、画素の行の任意のグループの第Ｎ行のランクｊの画素内に蓄積された電荷に基づいて前記導体上でアナログ電気信号を与える、画素のグループの第Ｎ行のＰ個の画素内で集められた電荷を読み取るＰ個の読み取り回路（ＲＥＡＤ_ｍ，ｊ）のＭ行と、
   −前記画素配列外で、前記行のランクｊのデジタル化回路が、ランクｊの列導体に存在するアナログ信号をサンプリングするためのサンプラおよび前記アナログ信号のデジタル値を渡すアナログ／デジタル変換器を含んでいる、Ｐ個のデジタル化回路（ＡＤＣ_ｍ，ｊ）のＭ行と、
   −前記変換器から得られ、且つ観察された画像行内のランクｊの同一画像点の観察に全て対応している複数のアナログ信号のサンプリングに対応するデジタル値を合算可能なデジタル値の総和手段とを含む画像センサ。
2. 前記読み取り回路が、同一列内のＮ個の画素に蓄積された電荷を表す電位を前記列導体に転送可能な電荷電圧変換回路であることを特徴とする、請求項１に記載の画像センサ。
3. 前記読み取り回路が、電荷保存ノード（ＮＤ）、第Ｎ行の画素の電荷を前記保存ノードへ放出する転送トランジスタ（Ｔ１）、前記保存ノードの電位を再初期化するトランジスタ（Ｔ２）、前記保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ（Ｔ３）、およびＭ行のうち読み取り回路の１行を選択して、前記行の読み取り回路のフォロワトランジスタを各列導体に接続する行選択トランジスタ（Ｔ４）を含むことを特徴とする、請求項２に記載の画像センサ。
4. 基本読み取り回路の一部を形成するサンプラが、読み取り回路の再初期化トランジスタに印加される再初期化パルスに追随する電圧基準レベルを最初に保存し、次いで前記転送トランジスタに印加された転送パルスに追随する信号レベルを保存する手段を含むことを特徴とする、請求項３に記載の画像センサ。
5. 前記総和手段が前記デジタル化回路内に分散されていることを特徴とする、請求項１〜４のいずれか１項に記載の画像センサ。
6. 各デジタル化回路に存在するアナログ／デジタル変換器が、比較器およびカウンタを含むランプ変換器であって、前記カウンタが、前記比較器の入力に電圧ランプが印加された際に前記比較器がトリップされるまで一定速度でカウントすることを特徴とする、請求項１〜５のいずれか１項に記載の画像センサ。
7. 行ランクｍおよび列ランクｊのデジタル化回路のカウンタの出力が、列内で同一ランクｊおよび行ランクｍ＋１のデジタル化回路のカウンタの初期化入力に接続されているため、前記ランプ終端におけるランクｍ＋１の回路の前記カウンタの内容が、Ｎ個の画素のグループが受光した光量の追加に、および同一画像点を認識した別のＮ個の画素のグループに対応するランクｍのカウンタの前の内容に対応していることを特徴とする、請求項６に記載の画像センサ。
8. 前記読み取り回路の行が、Ｎ行のグループの画素の最終行と後続グループの画素の第１行との間で電荷を転送するか、あるいは１グループの画素の最終行から保存ノードに向けて電荷を放出して、前記放出された電荷の読み取りまたはデジタル化を行なう、のいずれかを選択的に許すべく形成された、感光または非感光画素の行に組み込まれていることを特徴とする、請求項１〜７のいずれか１項に記載の画像センサ。
9. ランクｍの画素のグループの画素の第Ｎ行のランクｊの画素内に存在する電荷量を検出する手段と共に、前記電荷量が閾値を上回る場合は行ランクｍおよび列ランクｊの読み取り回路内の前記電荷を読み取り、あるいは前記電荷量が前記閾値を下回る場合は前記電荷を読み取らずにランクｍ＋１の画素のグループの画素の第１行へ転送する手段を含むことを特徴とする、請求項８に記載の画像センサ。
10. Ｐ個の感光画素を含む複数の行による同一画像行の連続的且つ同期的読み取り、および異なる行により読み取られて同一画像行に対応する信号の画素毎の総和が可能な総和機能を備えた走査画像センサの動作方法であって、前記センサがＰ個の電荷転送画素の各々Ｎ行からなる複数のグループに分けられていて、行の各グループ内で、画素毎の列内での電荷転送によりアナログ的に総和が実行されて同一画像点に対応する電荷が累進的に蓄積され、各グループの最終行の画素の電荷が当該最終行に関連付けられていて各画素に対して電荷電圧変換を実行する読み取り回路により読み取られ、前記変換から生じたアナログ信号が列導体により、各列に対して各アナログ信号に対応するデジタル値を確定させる各デジタル化回路へ送信され、走査中に同一画像行を認識した行の各グループに対応する複数のデジタル値が各列内で加算されることを特徴とする方法。

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