JP2023550864A - 電荷分離高速ｃｍｏｓ時間遅延および集積イメージング - Google Patents

電荷分離高速ｃｍｏｓ時間遅延および集積イメージング Download PDF

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Abstract

複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタの読み出しを実行して、複数（Ｎ個）のセンスノード（ＳＮ）においてそれぞれの信号電荷を受け取るための装置、方法および技法が提供される。読み出しは、複数（Ｎ個）の電荷ステアリング（ＣＳＴ）ゲートを使用して、それぞれの画素レジスタからのそれぞれの電荷を対応するＳＮに操縦し、分離する。出力はそれぞれのデジタル値を生成するために（例えば、ＡＤＣを使用する並列変換を通して）ＳＮから提供される。一実施形態では、電荷がＳＮに水平方向に逆多重化するためにＣＳＴに垂直に転送される。ＣＳＴは、良好な電荷の操縦を支援するために多ステージ構成で構成され得る。ＣＳＴは適切な電荷の操縦を支援するために、バリアインプラントと関連付けられても良い。【選択図】図１

Description

本開示は、並列読み出し動作のための相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）時間遅延および集積（time delay and integration、ＴＤＩ）高忠実度（high fidelity）イメージング方法およびその装置に関し、より詳細には、高速電荷結合ＣＭＯＳ時間遅延および集積（ＴＤＩ）イメージングのための電荷の分離（charge demultiplex）に関するものである。
従来のＣＭＯＳ ＴＤＩイメージャでは、以下のような行ごと（row-by-row）の読み出し動作が実行される。この連続動作は、センサ速度を制限する。１．センスノード（sense node、ＳＮ）は、リセットゲート（reset gate、ＲＳＴ）を介してリセットドレイン電圧（reset drain voltage、ＶＤＤ）にリセットされる。２．最終のＴＤＩステージの信号電荷（Signal charge）は、ＳＮに転送される。３．信号電荷はＳＮで信号電圧（signal voltage）に変換され、ソースフォロワ（source follower、ＳＦ）を介して出力される。４．次いで、アナログ信号電圧は、アナログ・デジタル変換器（ＡＤＣ）によってデジタル値に変換される。
現在の最新のＣＭＯＳ ＴＤＩイメージャにおいて、１つのＴＤＩの行の処理（即ち約３００ｋＨｚの最大ラインレート）を完了するには、最低でも約３μｓを要する。
本発明の実施形態は、複数のＣＣＤ画素がマトリクスの形態に配置された高速電荷結合型ＣＭＯＳ ＴＤＩイメージセンサに関する。一実施形態では、そのような画素アレイ（pixel array）の列スライス（column slice）がＭ個のＴＤＩ撮像画素（TDI imaging pixels）と、Ｎ個の電荷操縦ゲート（Charge STeering gates、ＣＳＴ）と、Ｎ個のＳＮと、グローバルリセット構造（global reset structure、例えば、ＲＳＴ及びＶＤＤ）と、Ｎ個のＳＦと、相関二重サンプリング（correlated double sampling、ＣＤＳ）動作のためのＮ個のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路（capacitor circuits）と、Ｎ個の列並列（column-parallel）ＡＤＣとを含むＮ個の並列読み出し構造（parallel readout structures）とを備え、ここでＮはＭ以下である。
複数（Ｎ個）のＳＮにおいて、それぞれの信号電荷（signal charges）を受け取るために複数（Ｎ個）のＴＤＩ画素レジスタの読み出しを実行するための装置、方法および技法が提供される。読み出しは、複数（Ｎ個）のＣＳＴを使用して、それぞれの画素レジスタからのそれぞれの電荷を対応するＳＮに操縦（steer）及び分離（demultiplex）する。出力はそれぞれのデジタル値を生成するために（例えばＡＤＣを使用する並列変換を通して）ＳＮから提供される。一実施形態では、電荷がＳＮに水平方向に分離するためにＣＳＴに垂直方向に転送される。ＣＳＴは、良好な電荷の操縦を支援するために多ステージ構成（multi-stage configuration）で構成され得る。ＣＳＴは適切な電荷の操縦を支援するために、バリアインプラント（barrier implant）と関連付けられても良い。本装置は、複数のＣＣＤ画素がマトリクスの形態に配置された高速電荷結合型ＣＭＯＳ ＴＤＩイメージセンサでも良い。このようなイメージセンサは双方向動作のために構成されても良い。
一実施形態では複数（Ｎ個）の時間遅延および集積（Time Delay and Integration、ＴＤＩ）画素レジスタの読み出しを実行して、複数（Ｎ個）のセンスノード（sense nodes）でそれぞれの信号電荷を受け取ることであって、読み出しは複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードへのそれぞれの電荷を操縦および分離することと、それぞれのデジタル値を生成するために、複数のセンスノードからの出力を提供することとを含む方法が提供される。
一実施形態では、本方法がＣＣＤ画素マトリクスの形態で配置された複数の電荷結合素子（ＣＣＤ）画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数（Ｎ個）の分離（isolation、ＩＳＯ）レジスタは複数（Ｎ個）のＣＳＴを含み、複数（Ｎ個）の出力構造は、複数（Ｎ個）のセンスノード、グローバルリセット構造および複数のＳＦを含み、複数（Ｎ個）の並列変換コンポーネントはそれぞれＳ／Ｈキャパシタアレイ及び列並列ＡＤＣを含む。
一実施形態では、本明細書の方法の実施形態のいずれか１つによる方法を実行するように構成された回路を備える装置が提供される。
一実施形態では、複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタと、複数（Ｎ個）のＴＤＩ画素レジスタに結合された複数（Ｎ個）の電荷操縦ゲートを備える複数（Ｎ個）の分離（ＩＳＯ）レジスタと、複数（Ｎ個）の電荷操縦ゲートによって操縦および分離されるように複数（Ｎ個）のＴＤＩ画素レジスタから読み出されたそれぞれの信号電荷を受け取るように結合された複数（Ｎ個）のセンスノードを備える複数（Ｎ個）の出力構造とを備え、複数（Ｎ個）のセンスノードは、デジタル値を生成するための出力を提供するように結合される、装置が提供される。
一実施形態では、複数（Ｎ個）のセンスノードのそれぞれが並列リセット機能を提供する回路を用いて構成される。一実施形態では、複数（Ｎ個）のセンスノードのそれぞれが複数（Ｎ個）のソースフォロワ（ＳＦ）を介して複数（Ｎ個）のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路および複数（Ｎ個）の列並列アナログ・デジタル変換器（ＡＤＣ）に結合され、それぞれの信号電荷の対するそれぞれのデジタル値を並列に生成する。
一実施形態では装置が複数のＣＣＤ画素がＣＣＤ画素マトリクスの形態で配置されるＣＭＯＳ ＴＤＩイメージセンサを備え、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを備え、複数（Ｎ個）のＩＳＯレジスタは複数（Ｎ個）のＣＳＴを備え、複数（Ｎ個）の出力構造は複数（Ｎ個）のセンスノードを備え、グローバルリセット構造は並列リセット機能を提供し、複数（Ｎ個）のＳＦ、複数（Ｎ個）のＳ／Ｈキャパシタアレイ及び複数（Ｎ個）の列並列ＡＤＣを備える。
本発明は複数のＴＤＩ行に蓄積された電荷を、対応する読み出し構造に分離することで、上記の従来の低速の順次読み出し動作に対処し、高速で並列な読み出し動作を可能にするものである。
一実施形態における高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの列スライスを示す図である。 ３つのＴＤＩ行動作のために構成された一実施形態におけるイメージャ画素アレイの列スライスを示す図である。 並列変換機能を提供するＳ／Ｈキャパシタ回路および列並列ＡＤＣの実施形態を示す概略図である。 一実施形態における動作タイミングを示す図である。 Ａ及びＢは、４つのＴＤＩ行動作のために構成されたイメージャ画素アレイの列スライスの一部のそれぞれの実施形態である。 Ｎ＝４のＴＤＩ行動作のための２ステージ構成の動作タイミングを示す図である。 一実施形態における、２つのＴＤＩ行動作のために構成され、バリアインプラントに関連する電荷操縦ゲートを使用する、高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの列スライスを示す図である。 一実施形態における図７の線Ａ－Ａ’又はＢ－Ｂ’に沿った断面図である。 ＣＳＴ１及びＣＳＴ２がそれぞれハイ及びローにクロックされている場合における、図７の切断線Ａ－Ａ’及びＢ－Ｂ’に沿ったシミュレートされたチャネル電位を示すグラフである。 一実施形態における、図７の高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの動作タイミングを示す図である。 Ａ及びＢは、それぞれの実施形態における、双方向動作のために構成された高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素マトリクスの列スライスを示すブロック図である。 一実施形態における電荷分離高速ＣＭＯＳ ＴＤＩ撮像動作を示すフローチャートである。
図１は、一実施形態における高速電荷結合（high-speed charge-coupled）ＣＭＯＳ ＴＤＩイメージャ画素アレイ１００の列スライス（column slice）を示す図である。画素アレイ１００はその列スライス１０２が示されている部分的なものであり、画素アレイ１００は追加の列を含んでも良い。列スライス１０２は、個々のＴＤＩ（画素）レジスタ（例えば、１０４１，１０４２，…，１０４Ｎ－１，１０４Ｎ，…，１０４Ｍ－１，及び１０４Ｍ）を備える複数（Ｍ個）のＴＤＩレジスタ１０４（例えば画素レジスタ）と、ＴＤＩレジスタ１０４１，１０４２，…，及び１０４Ｎのサブセットを備える複数（Ｎ個）のＴＤＩレジスタ１０６（ＮはＭ以下）と、個々のセンスノード（例えば、１０８１，１０８２，…１０８Ｎ－１，及び１０８Ｎ）を備える複数（Ｎ個）のセンスノード（sense nodes、ＳＮ）１０８とを備える。Ｎ個のＳＮ１０８は、Ｎ個の出力構造（output structures）の構成要素である。
複数（Ｍ個）のＴＤＩレジスタ１０４は、複数のＮ個のＴＤＩレジスタ１０６から信号電荷（signal charges）を受け取る複数（Ｎ個）のセンスノード１０８に結合される。複数（Ｎ個）のセンスノード１０８は、個々の電荷操縦（charge steering、ＣＳＴ）ゲート（例えば、１１０１，１１０２，…１１０Ｎ－１，及び１１０Ｎ）を備える複数（Ｎ個）の電荷操縦ゲート１１０を介して、複数（Ｎ個）のＴＤＩレジスタ１０６から信号電荷を受け取るように結合される。Ｎ個のＣＳＴ１１０は、Ｎ個の分離（isolation、ＩＳＯ）レジスタの構成要素である。
Ｎ個のセンスノード１０８はそれぞれ、グローバル信号リセット機能（global signal reset functionality）１１２を有し、Ｎ個のソースフォロワ（source followers、ＳＦ）１１６～Ｎ個のそれぞれの相関二重サンプリング（correlated double sampling、ＣＤＳ）及びＡＤＣ回路を介して、並列変換機能１１４に出力する（図３及び図４で更に説明する）。
従来の読み出しとは対照的に、実施形態によれば、以下のように、高速多重（high-speed multiple）ＴＤＩ行ベース（rows-based）の並列動作が達成される。
ＴＤＩ列１０２内のＮ個のＳＮ１０８は、機能１１２を介して並列にリセットされ、Ｎ個のＴＤＩ行画素レジスタ１０６から転送された（信号）電荷をＭ個のＴＤＩ行画素レジスタ１０４から取り出す準備ができる。
各電荷は、Ｎ個のＴＤＩ画素レジスタのそれぞれから垂直方向に転送され、対応するＮ個のＣＳＴのそれぞれによって操縦され、対応するＮ個のＳＮのそれぞれに水平方向に分離される（demultiplexed）。
Ｎ個のＳＮのそれぞれに蓄積されたＮ個の信号電荷のそれぞれは、並列に信号電圧（signal voltage）に変換される。
アナログ信号電圧のそれぞれは、対応するＮ個のＳＦのそれぞれを介して出力され、次いで、対応するＮ個の並列変換機能１１４のそれぞれによって、並列にデジタル値に変換される。ＡＤ処理は、後続の電荷転送と重複する。即ちアナログ信号電圧の現在のセットのＡＤ変換も、Ｎ個のＴＤＩレジスタに蓄積された次のセットの信号電荷が転送される間、並列に実行される。
図２は、３つのＴＤＩ行動作（TDI row operation）のために構成されたイメージャアレイ２００の列スライスの図である。イメージャアレイはＴＤＩ行１，２及び３（例えば、２０２，２０４及び２０６）を示し、ここで、各行（２０２，２０４及び２０６）は４つの位相イメージレジスタクロック（phase image register clocks）でクロックされ、ここで、ゲート電極はそれぞれ、Ｃｌｘとして示され、ｘ＝１，２，３及び４である。Ｎ個のＣＳＴ１１０とＮ個のＳＮ１０８との間のＩＳＯ行２１４（例えば、ＩＳＯレジスタの）内のＣｌｘは、同様にクロックされる。Ｎ個のＣＳＴがＣＩ１と同相であるので（図４参照）、ＩＳＯ行２１４にはＣｌ１は存在しない。図２は、リセットゲート（reset gate、ＲＳＴ）１１２Ａ及びリセットドレイン（reset drain、ＶＤＤ）１１２Ｂを備えるリセット機能１１２を示す。一実施形態では、機能１１２が複数のセンスノードを並列にリセットするために使用され、リセットすることは複数のセンスノードを、リセットゲートを介してリセットドレイン電圧に並列に０にすること（emptying）を含む。
Ｃｌｘのそれぞれは、ＩＳＯ行２１４並びにアクティブ撮像ＴＤＩ行２０２，２０４及び２０６において水平方向に連続しており、一方でＣＳＴのそれぞれは不連続である（例えば、それぞれが別個であり、連続した水平構造ではない）。図２は、ＩＳＯ行２１４における複数（Ｎ－１）のチャネルストップ（channel stops）２１６を示し、隣接するそれぞれのチャネル（それ自体は図示せず）間の電荷の広がりを制限し、それぞれのチャネルは、ＩＳＯ行２１４における対応するＣＳＴ１１０とＳＮ１０８との間に延在する。図示されていないが、追加のチャネルストップが、隣接するＴＤＩ列の間など、アクティブイメージングＴＤＩ行２０２，２０４及び２０６に存在する。一実施形態では、連続するＣｌｘゲートが、個々の画素のＣｌｘ及びＩＳＯ行の両方に対するｘ－ｙ行列アドレス指定（例えば、ターゲットにされた個々のアドレス指定）の必要性を除去する。
図３は、単一のＴＤＩ行（例えば、第２の行２０４）読み出し回路３００の概略図であり、対応するソースフォロワＳＦ２と、サンプルアンドホールド（Ｓ／Ｈ）キャパシタアレイ３０２と、第２のＴＤＩ行２０４のための列並列（column-parallel）ＡＤＣのコンパレータ（comparator）３０４とを備える。まとめると、ＳＦ２，Ｓ／Ｈキャパシタ（アレイ）回路３０２及び列並列ＡＤＣ３０４は、第２のＴＤＩ行２０４のための並列変換機能１１４２を提供し、第１の行２０２及び第３の行２０６に対応する読み出し回路は示されていないことを理解されたい。図４は、画像アレイ２００及び回路３００等の読み出し回路の動作タイミング４００を示す。
動作タイミング４００は、現在の時点におけるそれぞれの電荷が転送される３つのＴＤＩ行の電荷転送期間４０２、次の時点におけるそれぞれの電荷が転送される３つのＴＤＩ行の電荷転送期間４０４、前の期間からの時間電荷（time charges）が変換される３つのＴＤＩ行のＡＤ変換ウィンドウ４０６及び現在の期間からの時間電荷が変換される３つのＴＤＩ行のＡＤ変換ウィンドウ４０８を示す。従って、図４は電荷転送とＡＤ変換との間の重なりを示し、そのＡＤ変換は１周期だけ遅れる。
図４に示すように、第１のＴＤＩ行２０２に蓄積された電荷がＳＮ１（ＳＮ１０８の第１）に分離されると、ＣＳＴ１（ＣＳＴ１１０の最初）のみがＣｌ１に同期してハイにクロックされ、ＣＳＴ２及びＣＳＴ３（それぞれＣＳＴ１１０の２番目および３番目のＣＳＴ）はローに保持される。
同様に、第２及び第３のＴＤＩ行（２０４及び２０６）に蓄積された電荷が垂直に転送される時、対応するＣＳＴ２及びＣＳＴ３（ＣＳＴ１１０の２番目および３番目のＣＳＴ）は、Ｃｌ１に同期してそれぞれハイにクロックされ、一方、ＣＳＴのそれぞれの他の２つ（例えば、それぞれＣＳＴ１＋ＣＳＴ３及びＣＳＴ１＋ＣＳＴ２）は、水平方向の電荷の分離（horizontal charge demultiplexing）のため、ローに保持される。これらの電荷の操縦動作は、図２の破線で示す構造２０８，２１０及び２１２で示される。
図４において、ＯＳｘ（ｘ＝１，２及び３）は、それぞれのＳＦ１１６（例えば、ＳＦ１，ＳＦ２及びＳＦ３）の出力におけるアナログ電圧信号（analog signal voltages）である。ＯＳ２も図３に示す。３つのＴＤＩ行２０２，２０４及び２０６の電荷分離が完了した後、アナログ信号電圧は図３及び図４を参照して、以下のように、Ｎ個の並列変換機能１１４を介して並列にサンプリング及びＡＤ変換される。
ＳＨＳ（サンプルホールド信号）及びＳＨＲ（サンプルホールドリセット）スイッチの両方が閉じられているとき、画素基準レベル（pixel reference level）は、第１のスイッチ（ＳＨ１）が閉じられ、第２のスイッチ（ＳＨ２）が開いているときにＣ１にサンプリングされる。その後、ＳＨＲスイッチとＳＨ１スイッチの両方が開き、基準レベルをＣ１に保持する。同時に、ＳＨ２スイッチは前の時点から第２のＴＤＩ行から転送されたＣｓｉｇでサンプリングされた画素の信号電圧のＣＤＳ動作のために閉じられ、画素基準レベルは前の時点からサンプリングされたＣ２に保持される。その後、ＳＨＳスイッチは次のサイクルのために開かれる。前のＴＤＩ行の信号電圧のＡＤ変換は、現在のＴＤＩ行に蓄積された信号電荷が分離される間に行われる。これにより、図４に示した動作タイミング図の１サイクルが完了する。
次のサイクルのために、ＳＨＳ及びＳＨＲスイッチの両方が再び閉じられるとき、画素基準レベルは、ＳＨ２スイッチが閉じられ、ＳＨ１スイッチが開かれるとき、Ｃ２にサンプリングされる。その後、ＳＨＲスイッチ及びＳＨ２スイッチの両方が開き、基準レベルをＣ２に保持する。同時に、ＳＨ１スイッチは、現在の第２のＴＤＩ行から転送されるＣｓｉｇでサンプリングされた画素の信号電圧のＣＤＳ動作のために閉じられ、現在の画素基準レベルはＣ１に保持される。その後、ＳＨＳスイッチは、次のサイクルのために再び開かれる。現在のＴＤＩ行の信号電圧のＡＤ変換は、次のＴＤＩ行に蓄積された信号電荷が分離される間に行われる。
従って、図３を参照すると、それぞれの回路は、ピンポン方式（ping-pong fashion）で、Ｓ／Ｈキャパシタアレイ回路の以下の動作によってそれぞれの信号電圧を変換するように動作する：それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でのそれぞれの基準電圧を並列にサンプリングすること；それぞれ時間的に早い方の（earlier in time）信号電圧をそれぞれの信号キャパシタに並列にサンプリングすること；及びそれぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からのＣＤＳ電圧と、信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列ＡＤＣに並列に提供して、それぞれの時間的に早い方のデジタル値を生成すること。
一実施形態では、動作が更に、並列に、それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、それぞれの信号キャパシタへの現在の信号電圧とを受け取ることと、並列に、それぞれの第１の基準キャパシタでサンプリングされたそれぞれの現在の基準電圧と、信号キャパシタでサンプリングされたそれぞれの現在の信号電圧とから、それぞれの列並列ＡＤＣにそれぞれの現在のデジタル値を生成するために、それぞれの列並列ＡＤＣにそれぞれの基準電圧を受け取ることとを含む。
一実施形態では、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することは現在の時点において、更に、複数のセンスノードへの複数のそれぞれの信号電荷の次の時点における読み出しの実行と並列に実行される。一実施形態では、それぞれの信号電荷を受け取るために複数のＴＤＩレジスタの読み出しを実行することは、現在の時点で実行され、更に、それぞれの時間的に早い方の信号電圧の、それぞれの時間的に早い方のデジタル値への変換と並列に実行される。

多ステージの電荷操縦（Multi-Stage Charge Steering）
図５Ａ及び５Ｂは、Ｎ＝４のＴＤＩ行動作のために構成されたイメージャ画素アレイの列スライスの一部分（それぞれ５００及び５２０）のそれぞれの実施形態である。部分５００は、４つのＴＤＩ行（図示せず）に対するＳＮ１、ＳＮ２、ＳＮ３及びＳＮ４を含む対応するＮ＝４のセンスノード１０８を示す。部分５００は、図２のＮ＝３のＴＤＩ行の場合の実施形態におけるＮ＝３のＣＳＴ１１０と構成が同様の、単一のステージ又はレイヤにおけるＣＳＴ１，ＣＳＴ２，ＣＳＴ３及びＣＳＴ４を備えるＮ＝４のＣＳＴ１１０を示す。対照的に、部分５２０は、対応するＮ＝４のセンスノード１０８と、ＣＳＴの多ステージ構成５２２とを示す。ここで、Ｎ＝４のＣＳＴ１１０は、ＳＮ５０２に隣接するＣＳＴ２－１，ＣＳＴ２－２，ＣＳＴ２－３及びＣＳＴ２－４を含む第２のレイヤ又はステージを定義する。ＳＮへのチャネルを有するＮ個のＣＳＴは、カスケード（cascade）の最終のレイヤである。隣接するそれぞれのチャネル間に、チャネルストップ２１６が存在することに留意されたい。更に部分５２０は、ＣＳＴ１１０の第２のレイヤに供給する（feed）ＣＳＴ１－１及びＣＳＴ１－２を有する、ＣＳＴの第１のレイヤ５２４（前の（prior）レイヤの一例）を備える。従って図５Ｂでは、１画素列がＣＳＴ５２４の第１のステージを介して列の半分に徐々に分離され、次いで、第２のステージ１１０を介して列の別の半分（即ち４分の１）に分離される。これによって、図５Ａに示されるようにＣＳＴ１～ＣＳＴ４ １１０のみを通って列の４分の１へ直接的に分離する場合と比較して、良好な電荷の操縦が行われる。
部分５００では、画素の左端の電荷が、一点鎖線の矢印５０６で示されるようにＣＳＴ４を介して右端に操縦される。一方、部分５２０では同じ電荷が２段階で転送され、各転送は一点鎖線の矢印５０６で示される総転送よりも小さく構成される。部分５２０では、同じ電荷が最初に、二点鎖線の矢印５２６で示されるように、ＣＳＴ１－２まで（距離が）少なく移動し、次いで、部分５２０のカスケード（又は多ステージ）構成において、破線の矢印５２８で示されるように、ＣＳＴ２－４まで移動する。
一実施形態では、このカスケード構成がより良好な電荷の操縦のために、最終のＣＳＴゲートの数を２＾ｋ個とすることで、任意のｋ個のステージに拡張できる。ＣＳＴのステージ間では、実施形態では操縦動作のためのチャネルストップは存在しないが、チャネルストップ２１６は上記のように、ＣＳＴ１１０の最後のレイヤとＳＮ１０８との間に存在する。
図６は、図５ＢのようなＮ＝４のＴＤＩ行動作の２ステージ構成の動作タイミング６００を示す図である。動作タイミング６００は、それぞれ、現在の時点のＴＤＩ行１～４と次の時点のＴＤＩ行１とに関する期間６０２，６０４，６０６，６０８及び６１０を示す。図６において以下が観測される：ＣＳＴ１－１は、ＣＳＴ２－１とＣＳＴ２－２とがハイにクロックされる期間（破線の矢印６１２及び６１４）にハイにクロックされ、ＣＳＴ１－２はＣＳＴ２－３とＣＳＴ２－４がハイにクロックされる期間（破線の矢印６１６及び６１８）にハイにクロックされ；ＣＳＴ２－ｘはＣＳＴ１－ｘからｎ行の周期遅れる、ここで、ｎはＣＳＴ１－ｘとＣＳＴ２－ｘとの間のＩＳＯ行の数である。

バリアインプラント（Barrier Implant、ＢＩＭ）
図７は、Ｎ＝２のＴＤＩ行動作のために構成され、バリアインプラント（ＢＩＭ）７０２に関連する電荷操縦ゲート１１０を用いる、一実施形態における高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイ７００の列スライスを示す図である。ＩＳＯ行２１４は、追加のゲートＣｌ－ｌａｓｔ７０４及びＳＥＴ７０６を含む。図８は、一実施形態における、バリアインプラント７０２に関連するＣＳＴ１１０のうちの１つに対応する、電荷操縦ゲートＣＳＴｘ（ｘ＝１又は２）を含むイメージャ画素アレイ７００の部分８００を示す、線Ａ－Ａ’又はＢ－Ｂ’に沿った図７の断面図である。図９は、ＣＳＴ１及びＣＳＴ２がそれぞれハイ及びローにクロックされる際の、切断線Ａ－Ａ’及びＢ－Ｂ’に沿ったシミュレートされたチャネル電位９０２及び９０４を示すグラフ９００である。図１０は、一実施形態における動作タイミング１０００を示す図である。動作タイミング１０００は、高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイ７００に関するものである。動作タイミング１０００は、図４の実施形態と同様であるが、Ｎ＝２であり、図７の実施形態における構造のための異なる特定のタイミングを有する、タイミング期間４０２，４０４，４０６及び４０８を示す。動作タイミング１０００は、ＤＣゲートＳＥＴ７０６より前の最後のＡＣゲート電極Ｃｌ－ｌａｓｔ７０４のタイミングを更に含む。
一実施形態では図８に示すように、部分８００はその上部にゲート酸化物（gate oxide）８０６を有する埋め込みチャネル（buried channel）８０４を担持するシリコン基板８０２を備える。ゲート酸化物８０６上には、４つの位相クロック（Ｃｌ１，Ｃｌ２，Ｃｌ３及びＣＩ４）及び電荷操縦ゲートＣＳＴｘのための電極を含む様々なゲート電極（集合的に８０８）が設けられる。ＢＩＭ７０２は、ＣＳＴｘの下およびゲート酸化物８０６の下の埋め込みチャネル８０４内に配置される。ＢＩＭ７０２はｐ型ドーパント（p-type dopants、例えば、ホウ素）を含み、ゲートＣＳＴｘがローにクロックされるときにポテンシャルバリア（potential barrier）を生成する。グラフ９００は、得られたチャネル電位値のシミュレーションを示す。ＢＩＭ７０２の使用は電荷の分離が適切であり、かつ、電荷がローにクロックにされたときにＣＳＴ上でリークしないよう支援を提供する。
ＢＩＭの実施形態では、図１０に示されるタイミングが単一のレイヤの非ＢＩＭの実施形態の場合の図４のタイミングと比較して異なる。ＢＩＭがないＣＳＴとは異なり、ＢＩＭがあるＣＳＴの下で電荷を蓄積することはできない。ＣＳＴ１１０の単一のレイヤを含む実施形態が示されているが、ＢＩＭは多ステージ化されたＣＳＴで有用である。

双方向性
図１１Ａ及び１１Ｂは、それぞれの実施形態による、双方向動作のために構成された高速電荷結合ＣＭＯＳ ＴＤＩイメージャ１１００Ａ及び１１００Ｂを示すブロック図である。双方向動作はＣＭＯＳ ＴＤＩイメージャによって実行される走査方向（例えば、順方向および逆方向）に応答する。第１の双方向の実施形態では、一点鎖線のボックスによってマークされたＣＣＤ画素アレイ１１０１が示され、そのそれぞれの端部に結合された底部（順方向）の複数のＩＳＯレジスタ１００４及び上部（逆方向）の複数のＩＳＯレジスタ１００６を有する複数のＴＤＩ画素レジスタ１１０２を備える。
一実施形態では、それぞれのＩＳＯレジスタ１１０４及び１１０６がＣＳＴ１１０を含む。それぞれのＩＳＯレジスタ１１０４及び１１０６はＳＮ１０８、リセット機能１１２及びＳＦ１１６（図１１Ａに図示せず）を備えるそれぞれの複数の出力構造１１０８及び１１１０に接続され、出力構造１１０８及び１１１０はそれぞれの複数のＳ／Ｈキャパシタアレイ回路および列並列ＡＤＣ１１１２及び１１１４にそれぞれ結合される。
図１１Ａは、ＣＭＯＳ ＴＤＩイメージャ１１００Ａの代表的な列スライス１１１６を示し、破線でマークされている。列スライス１１１６は、ＴＤＩ画素レジスタ１１０２の列サブセット（column subset）と、ＩＳＯレジスタ１１０４及び１１０６の列サブセットと、出力構造１１０８及び１１１０のそれぞれの列サブセットと、Ｓ／Ｈキャパシタアレイ回路ならびに列並列ＡＤＣ１１１２及び１１１４のそれぞれの列サブセットとを備える。ＴＤＩ画素レジスタ１１０２の列サブセットは、複数のＭ個のＴＤＩ画素レジスタ１０４と等価である。
第２の双方向実施形態１１００Ｂでは、ＣＣＤ画素アレイ１１０１のそれぞれの端部におけるそれぞれの出力構造１１０８及び１１１０がＣＭＯＳ ＴＤＩイメージャ１１００Ａの一端に位置するＳ／Ｈキャパシタアレイ及び列並列ＡＤＣ１１１２に多重化される。
図１１Ａ及び１１Ｂは簡略化されており、ＣＳＴ１１０等、及び、上記の読み出し回路３００を使用して、適切な適応を伴って実装され得ることが理解されよう。
図１２は、一実施形態における動作１２００を示すフローチャートである。一例では、動作が、回路を備える装置によって実行される。一実施形態では、装置が図１，２，７，１１Ａ及び１１Ｂのそれぞれの実施形態のいずれかに示されるような回路を備える。動作１２０２において、複数（Ｎ個）のセンスノードにおいてそれぞれの信号電荷を受け取るために、複数（Ｎ個）のＴＤＩ画素レジスタの読み出しを実行し、前記の読み出しは、複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードにそれぞれの電荷を操縦および分離する。動作１２０４において、複数のセンスノードからの出力を提供して、それぞれのデジタル値を生成する。一実施形態では、出力が複数のセンスノードの並列変換を実行するために使用される。一実施形態では、並列変換を実行する動作が、それぞれの信号電圧に並列にそれぞれの信号電荷を変換することと、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することとを含む。
一実施形態では、動作がそれぞれの信号電荷を受け取るために複数のセンスノードを並列にリセットすることを含む。複数のセンスノードを並列にリセットすることは、複数のセンスノードを、リセットゲートを介して並列にリセットドレイン電圧に０にすることを含む。
一実施形態では、電荷が垂直方向に転送され、複数（Ｎ個）の電荷操縦ゲートによって操縦されて、複数のセンスノードに水平方向に分離される。
一実施形態では、複数（Ｎ個）の電荷操縦ゲートが操縦ゲートの最終ステージを定義し、動作は操縦ゲートの最終ステージに操縦するためのカスケードにおいて、電荷を（例えば、ＴＤＩ行から）操縦ゲートの前のステージに転送することを含む。
一実施形態では、複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）に関連付けられる（例えば、それを受け取る）。
一実施形態では、多相イメージレジスタクロック（multi-phase image register clocks）を使用して、画素レジスタ、それぞれの電荷操縦ゲート及び電荷を転送するための複数（Ｎ個）のそれぞれのＩＳＯレジスタのクロックを行う。一実施形態では、それぞれのゲート電極（Ｃｌｘ）がＩＳＯレジスタ内のそれぞれのＣｌｘへのｘ－ｙ行列アドレス指定を除去するために、それぞれのＣｌｘが水平方向に連続するクロックのそれぞれの位相に関連付けられる。一実施形態では、チャネルストップがＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、複数（Ｎ個）の電荷操縦ゲートのそれぞれから複数（Ｎ個）のセンスノードのそれぞれに延びるチャネル間で使用される。
一実施形態では、センスノードのそれぞれがそれぞれのソースフォロワ（ＳＦ）に結合されて、それぞれのデジタル値への変換のためのそれぞれの信号電圧を提供する。
一実施形態では、動作が、マトリクスの形態で配置された複数のＣＣＤ画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数のＩＳＯレジスタはＣＳＴを含み、複数の出力構造は、複数のセンスノード、グローバルリセット構造および複数のＳＦ、複数のＳ／Ｈキャパシタアレイ並びに複数の列並列ＡＤＣを含む。
双方向の実施形態では、順方向のセンスノードがＣＣＤ画素アレイの一端に結合され、逆方向のセンスノードはＣＣＤ画素アレイの他端に結合され、動作は走査方向に応答して、順方向のセンスノード及び逆方向のセンスノードのうちの１つを複数のセンスノードとして使用して実行される。
実用的な実装は、本明細書に記載される特徴のいずれか又は全てを含むことができる。これら及び他の態様、特徴および様々な組合せは、機能を実行するための方法、機器、系、手段および本明細書で説明する特徴を組み合わせる他の方法として表され得る。いくつかの実施形態について説明した。それにもかかわらず、本明細書に記載されるプロセスおよび技法の趣旨および範囲から逸脱することなく、様々な修正がなされ得ることが理解されよう。加えて、他のステップを提供することができ、またはステップを記載されたプロセスから排除することができ、他の構成要素を記載されたシステムに追加するか、またはそこから除去することができる。従って、他の態様は特許請求の範囲の範囲内にある。
本明細書の説明および特許請求の範囲を通して、単語「構成される（comprise）」、「含む（contain）」及びそれらの変形は「含むが、限定されない(including but not limited to)」を意味し、他の構成要素、整数またはステップを排除することを意図しない。本明細書全体を通して、単数形は文脈が他のことを必要としない限り、複数形を包含する。特に、不定冠詞が使用される場合は本明細書がその状況が他のことを要求していない限り、単数だけでなく複数も意図していると理解されたい。
本発明の特定の態様、実施形態または実施例に関連して説明される特徴、整数、特性またはグループはそれらと互換性がない場合を除き、任意の他の態様、実施形態、または実施例に適用可能であると理解されるべきである。本明細書に開示される特徴の全て（任意の添付の特許請求の範囲、要約および図面を含む）及び／又はそのように開示される任意の方法またはプロセスのステップの全ては、そのような特徴および／またはステップの少なくともいくつかが相互に排他的である組合せを除いて、任意の組合せで組み合わせることができる。本発明は、前述の任意の例または実施形態の詳細に限定されない。本発明は、本明細書（添付の特許請求の範囲、要約および図面を含む）に開示される特徴の任意の新規な１つ又は任意の新規な組み合わせ、または開示される任意の方法またはプロセスのステップの任意の新規な１つ又は任意の新規な組み合わせに及ぶ。
本開示は、並列読み出し動作のための相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）時間遅延および集積（time delay and integration、ＴＤＩ）高忠実度（high fidelity）イメージング方法およびその装置に関し、より詳細には、高速電荷結合ＣＭＯＳ時間遅延および集積（ＴＤＩ）イメージングのための電荷の分離（charge demultiplex）に関するものである。
従来のＣＭＯＳ ＴＤＩイメージャでは、以下のような行ごと（row-by-row）の読み出し動作が実行される。この連続動作は、センサ速度を制限する。１．センスノード（sense node、ＳＮ）は、リセットゲート（reset gate、ＲＳＴ）を介してリセットドレイン電圧（reset drain voltage、ＶＤＤ）にリセットされる。２．最終のＴＤＩステージの信号電荷（Signal charge）は、ＳＮに転送される。３．信号電荷はＳＮで信号電圧（signal voltage）に変換され、ソースフォロワ（source follower、ＳＦ）を介して出力される。４．次いで、アナログ信号電圧は、アナログ・デジタル変換器（ＡＤＣ）によってデジタル値に変換される。
現在の最新のＣＭＯＳ ＴＤＩイメージャにおいて、１つのＴＤＩの行の処理（即ち約３００ｋＨｚの最大ラインレート）を完了するには、最低でも約３μｓを要する。
本発明の実施形態は、複数のＣＣＤ画素がマトリクスの形態に配置された高速電荷結合型ＣＭＯＳ ＴＤＩイメージセンサに関する。一実施形態では、そのような画素アレイ（pixel array）の列スライス（column slice）がＭ個のＴＤＩ撮像画素（TDI imaging pixels）と、Ｎ個の電荷操縦ゲート（Charge STeering gates、ＣＳＴ）と、Ｎ個のＳＮと、グローバルリセット構造（global reset structure、例えば、ＲＳＴ及びＶＤＤ）と、Ｎ個のＳＦと、相関二重サンプリング（correlated double sampling、ＣＤＳ）動作のためのＮ個のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路（capacitor circuits）と、Ｎ個の列並列（column-parallel）ＡＤＣとを含むＮ個の並列読み出し構造（parallel readout structures）とを備え、ここでＮはＭ以下である。
複数（Ｎ個）のＳＮにおいて、それぞれの信号電荷（signal charges）を受け取るために複数（Ｎ個）のＴＤＩ画素レジスタの読み出しを実行するための装置、方法および技法が提供される。読み出しは、複数（Ｎ個）のＣＳＴを使用して、それぞれの画素レジスタからのそれぞれの電荷を対応するＳＮに操縦（steer）及び分離（demultiplex）する。出力はそれぞれのデジタル値を生成するために（例えばＡＤＣを使用する並列変換を通して）ＳＮから提供される。一実施形態では、電荷がＳＮに水平方向に分離するためにＣＳＴに垂直方向に転送される。ＣＳＴは、良好な電荷の操縦を支援するために多ステージ構成（multi-stage configuration）で構成され得る。ＣＳＴは適切な電荷の操縦を支援するために、バリアインプラント（barrier implant）と関連付けられても良い。本装置は、複数のＣＣＤ画素がマトリクスの形態に配置された高速電荷結合型ＣＭＯＳ ＴＤＩイメージセンサでも良い。このようなイメージセンサは双方向動作のために構成されても良い。
一実施形態では複数（Ｎ個）の時間遅延および集積（Time Delay and Integration、ＴＤＩ）画素レジスタの読み出しを実行して、複数（Ｎ個）のセンスノード（sense nodes）でそれぞれの信号電荷を受け取ることであって、読み出しは複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードへのそれぞれの電荷を操縦および分離することと、それぞれのデジタル値を生成するために、複数のセンスノードからの出力を提供することとを含む方法が提供される。
一実施形態では、本方法がＣＣＤ画素マトリクスの形態で配置された複数の電荷結合素子（ＣＣＤ）画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数（Ｎ個）の分離（isolation、ＩＳＯ）レジスタは複数（Ｎ個）のＣＳＴを含み、複数（Ｎ個）の出力構造は、複数（Ｎ個）のセンスノード、グローバルリセット構造および複数のＳＦを含み、複数（Ｎ個）の並列変換コンポーネントはそれぞれＳ／Ｈキャパシタアレイ及び列並列ＡＤＣを含む。
一実施形態では、本明細書の方法の実施形態のいずれか１つによる方法を実行するように構成された回路を備える装置が提供される。
一実施形態では、複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタと、複数（Ｎ個）のＴＤＩ画素レジスタに結合された複数（Ｎ個）の電荷操縦ゲートを備える複数（Ｎ個）の分離（ＩＳＯ）レジスタと、複数（Ｎ個）の電荷操縦ゲートによって操縦および分離されるように複数（Ｎ個）のＴＤＩ画素レジスタから読み出されたそれぞれの信号電荷を受け取るように結合された複数（Ｎ個）のセンスノードを備える複数（Ｎ個）の出力構造とを備え、複数（Ｎ個）のセンスノードは、デジタル値を生成するための出力を提供するように結合される、装置が提供される。
一実施形態では、複数（Ｎ個）のセンスノードのそれぞれが並列リセット機能を提供する回路を用いて構成される。一実施形態では、複数（Ｎ個）のセンスノードのそれぞれが複数（Ｎ個）のソースフォロワ（ＳＦ）を介して複数（Ｎ個）のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路および複数（Ｎ個）の列並列アナログ・デジタル変換器（ＡＤＣ）に結合され、それぞれの信号電荷の対するそれぞれのデジタル値を並列に生成する。
一実施形態では装置が複数のＣＣＤ画素がＣＣＤ画素マトリクスの形態で配置されるＣＭＯＳ ＴＤＩイメージセンサを備え、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを備え、複数（Ｎ個）のＩＳＯレジスタは複数（Ｎ個）のＣＳＴを備え、複数（Ｎ個）の出力構造は複数（Ｎ個）のセンスノードを備え、グローバルリセット構造は並列リセット機能を提供し、複数（Ｎ個）のＳＦ、複数（Ｎ個）のＳ／Ｈキャパシタアレイ及び複数（Ｎ個）の列並列ＡＤＣを備える。
本発明は複数のＴＤＩ行に蓄積された電荷を、対応する読み出し構造に分離することで、上記の従来の低速の順次読み出し動作に対処し、高速で並列な読み出し動作を可能にするものである。
一実施形態における高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの列スライスを示す図である。 ３つのＴＤＩ行動作のために構成された一実施形態におけるイメージャ画素アレイの列スライスを示す図である。 並列変換機能を提供するＳ／Ｈキャパシタ回路および列並列ＡＤＣの実施形態を示す概略図である。 一実施形態における動作タイミングを示す図である。 Ａ及びＢは、４つのＴＤＩ行動作のために構成されたイメージャ画素アレイの列スライスの一部のそれぞれの実施形態である。 Ｎ＝４のＴＤＩ行動作のための２ステージ構成の動作タイミングを示す図である。 一実施形態における、２つのＴＤＩ行動作のために構成され、バリアインプラントに関連する電荷操縦ゲートを使用する、高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの列スライスを示す図である。 一実施形態における図７の線Ａ－Ａ’又はＢ－Ｂ’に沿った断面図である。 ＣＳＴ１及びＣＳＴ２がそれぞれハイ及びローにクロックされている場合における、図７の切断線Ａ－Ａ’及びＢ－Ｂ’に沿ったシミュレートされたチャネル電位を示すグラフである。 一実施形態における、図７の高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイの動作タイミングを示す図である。 Ａ及びＢは、それぞれの実施形態における、双方向動作のために構成された高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素マトリクスの列スライスを示すブロック図である。 一実施形態における電荷分離高速ＣＭＯＳ ＴＤＩ撮像動作を示すフローチャートである。
図１は、一実施形態における高速電荷結合（high-speed charge-coupled）ＣＭＯＳ ＴＤＩイメージャ画素アレイ１００の列スライス（column slice）を示す図である。画素アレイ１００はその列スライス１０２が示されている部分的なものであり、画素アレイ１００は追加の列を含んでも良い。列スライス１０２は、個々のＴＤＩ（画素）レジスタ（例えば、１０４１，１０４２，…，１０４Ｎ－１，１０４Ｎ，…，１０４Ｍ－１，及び１０４Ｍ）を備える複数（Ｍ個）のＴＤＩレジスタ１０４（例えば画素レジスタ）と、ＴＤＩレジスタ１０４１，１０４２，…，及び１０４Ｎのサブセットを備える複数（Ｎ個）のＴＤＩレジスタ１０６（ＮはＭ以下）と、個々のセンスノード（例えば、１０８１，１０８２，…１０８Ｎ－１，及び１０８Ｎ）を備える複数（Ｎ個）のセンスノード（sense nodes、ＳＮ）１０８とを備える。Ｎ個のＳＮ１０８は、Ｎ個の出力構造（output structures）の構成要素である。
複数（Ｍ個）のＴＤＩレジスタ１０４は、複数のＮ個のＴＤＩレジスタ１０６から信号電荷（signal charges）を受け取る複数（Ｎ個）のセンスノード１０８に結合される。複数（Ｎ個）のセンスノード１０８は、個々の電荷操縦（charge steering、ＣＳＴ）ゲート（例えば、１１０１，１１０２，…１１０Ｎ－１，及び１１０Ｎ）を備える複数（Ｎ個）の電荷操縦ゲート１１０を介して、複数（Ｎ個）のＴＤＩレジスタ１０６から信号電荷を受け取るように結合される。Ｎ個のＣＳＴ１１０は、Ｎ個の分離（isolation、ＩＳＯ）レジスタの構成要素である。
Ｎ個のセンスノード１０８はそれぞれ、グローバル信号リセット機能（global signal reset functionality）１１２を有し、Ｎ個のソースフォロワ（source followers、ＳＦ）１１６～Ｎ個のそれぞれの相関二重サンプリング（correlated double sampling、ＣＤＳ）及びＡＤＣ回路を介して、並列変換機能１１４に出力する（図３及び図４で更に説明する）。
従来の読み出しとは対照的に、実施形態によれば、以下のように、高速多重（high-speed multiple）ＴＤＩ行ベース（rows-based）の並列動作が達成される。
ＴＤＩ列１０２内のＮ個のＳＮ１０８は、機能１１２を介して並列にリセットされ、Ｎ個のＴＤＩ行画素レジスタ１０６から転送された（信号）電荷をＭ個のＴＤＩ行画素レジスタ１０４から取り出す準備ができる。
各電荷は、Ｎ個のＴＤＩ画素レジスタのそれぞれから垂直方向に転送され、対応するＮ個のＣＳＴのそれぞれによって操縦され、対応するＮ個のＳＮのそれぞれに水平方向に分離される（demultiplexed）。
Ｎ個のＳＮのそれぞれに蓄積されたＮ個の信号電荷のそれぞれは、並列に信号電圧（signal voltage）に変換される。
アナログ信号電圧のそれぞれは、対応するＮ個のＳＦのそれぞれを介して出力され、次いで、対応するＮ個の並列変換機能１１４のそれぞれによって、並列にデジタル値に変換される。ＡＤ処理は、後続の電荷転送と重複する。即ちアナログ信号電圧の現在のセットのＡＤ変換も、Ｎ個のＴＤＩレジスタに蓄積された次のセットの信号電荷が転送される間、並列に実行される。
図２は、３つのＴＤＩ行動作（TDI row operation）のために構成されたイメージャアレイ２００の列スライスの図である。イメージャアレイはＴＤＩ行１，２及び３（例えば、２０２，２０４及び２０６）を示し、ここで、各行（２０２，２０４及び２０６）は４つの位相イメージレジスタクロック（phase image register clocks）でクロックされ、ここで、ゲート電極はそれぞれ、Ｃｌｘとして示され、ｘ＝１，２，３及び４である。Ｎ個のＣＳＴ１１０とＮ個のＳＮ１０８との間のＩＳＯ行２１４（例えば、ＩＳＯレジスタの）内のＣｌｘは、同様にクロックされる。Ｎ個のＣＳＴがＣＩ１と同相であるので（図４参照）、ＩＳＯ行２１４にはＣｌ１は存在しない。図２は、リセットゲート（reset gate、ＲＳＴ）１１２Ａ及びリセットドレイン（reset drain、ＶＤＤ）１１２Ｂを備えるリセット機能１１２を示す。一実施形態では、機能１１２が複数のセンスノードを並列にリセットするために使用され、リセットすることは複数のセンスノードを、リセットゲートを介してリセットドレイン電圧に並列に０にすること（emptying）を含む。
Ｃｌｘのそれぞれは、ＩＳＯ行２１４並びにアクティブ撮像ＴＤＩ行２０２，２０４及び２０６において水平方向に連続しており、一方でＣＳＴのそれぞれは不連続である（例えば、それぞれが別個であり、連続した水平構造ではない）。図２は、ＩＳＯ行２１４における複数（Ｎ－１）のチャネルストップ（channel stops）２１６を示し、隣接するそれぞれのチャネル（それ自体は図示せず）間の電荷の広がりを制限し、それぞれのチャネルは、ＩＳＯ行２１４における対応するＣＳＴ１１０とＳＮ１０８との間に延在する。図示されていないが、追加のチャネルストップが、隣接するＴＤＩ列の間など、アクティブイメージングＴＤＩ行２０２，２０４及び２０６に存在する。一実施形態では、連続するＣｌｘゲートが、個々の画素のＣｌｘ及びＩＳＯ行の両方に対するｘ－ｙ行列アドレス指定（例えば、ターゲットにされた個々のアドレス指定）の必要性を除去する。
図３は、単一のＴＤＩ行（例えば、第２の行２０４）読み出し回路３００の概略図であり、対応するソースフォロワＳＦ２と、サンプルアンドホールド（Ｓ／Ｈ）キャパシタアレイ３０２と、第２のＴＤＩ行２０４のための列並列（column-parallel）ＡＤＣのコンパレータ（comparator）３０４とを備える。まとめると、ＳＦ２，Ｓ／Ｈキャパシタ（アレイ）回路３０２及び列並列ＡＤＣ３０４は、第２のＴＤＩ行２０４のための並列変換機能１１４２を提供し、第１の行２０２及び第３の行２０６に対応する読み出し回路は示されていないことを理解されたい。図４は、画像アレイ２００及び回路３００等の読み出し回路の動作タイミング４００を示す。
動作タイミング４００は、現在の時点におけるそれぞれの電荷が転送される３つのＴＤＩ行の電荷転送期間４０２、次の時点におけるそれぞれの電荷が転送される３つのＴＤＩ行の電荷転送期間４０４、前の期間からの時間電荷（time charges）が変換される３つのＴＤＩ行のＡＤ変換ウィンドウ４０６及び現在の期間からの時間電荷が変換される３つのＴＤＩ行のＡＤ変換ウィンドウ４０８を示す。従って、図４は電荷転送とＡＤ変換との間の重なりを示し、そのＡＤ変換は１周期だけ遅れる。
図４に示すように、第１のＴＤＩ行２０２に蓄積された電荷がＳＮ１（ＳＮ１０８の第１）に分離されると、ＣＳＴ１（ＣＳＴ１１０の最初）のみがＣｌ１に同期してハイにクロックされ、ＣＳＴ２及びＣＳＴ３（それぞれＣＳＴ１１０の２番目および３番目のＣＳＴ）はローに保持される。
同様に、第２及び第３のＴＤＩ行（２０４及び２０６）に蓄積された電荷が垂直に転送される時、対応するＣＳＴ２及びＣＳＴ３（ＣＳＴ１１０の２番目および３番目のＣＳＴ）は、Ｃｌ１に同期してそれぞれハイにクロックされ、一方、ＣＳＴのそれぞれの他の２つ（例えば、それぞれＣＳＴ１＋ＣＳＴ３及びＣＳＴ１＋ＣＳＴ２）は、水平方向の電荷の分離（horizontal charge demultiplexing）のため、ローに保持される。これらの電荷の操縦動作は、図２の破線で示す構造２０８，２１０及び２１２で示される。
図４において、ＯＳｘ（ｘ＝１，２及び３）は、それぞれのＳＦ１１６（例えば、ＳＦ１，ＳＦ２及びＳＦ３）の出力におけるアナログ電圧信号（analog signal voltages）である。ＯＳ２も図３に示す。３つのＴＤＩ行２０２，２０４及び２０６の電荷分離が完了した後、アナログ信号電圧は図３及び図４を参照して、以下のように、Ｎ個の並列変換機能１１４を介して並列にサンプリング及びＡＤ変換される。
ＳＨＳ（サンプルホールド信号）及びＳＨＲ（サンプルホールドリセット）スイッチの両方が閉じられているとき、画素基準レベル（pixel reference level）は、第１のスイッチ（ＳＨ１）が閉じられ、第２のスイッチ（ＳＨ２）が開いているときにＣ１にサンプリングされる。その後、ＳＨＲスイッチとＳＨ１スイッチの両方が開き、基準レベルをＣ１に保持する。同時に、ＳＨ２スイッチは前の時点から第２のＴＤＩ行から転送されたＣｓｉｇでサンプリングされた画素の信号電圧のＣＤＳ動作のために閉じられ、画素基準レベルは前の時点からサンプリングされたＣ２に保持される。その後、ＳＨＳスイッチは次のサイクルのために開かれる。前のＴＤＩ行の信号電圧のＡＤ変換は、現在のＴＤＩ行に蓄積された信号電荷が分離される間に行われる。これにより、図４に示した動作タイミング図の１サイクルが完了する。
次のサイクルのために、ＳＨＳ及びＳＨＲスイッチの両方が再び閉じられるとき、画素基準レベルは、ＳＨ２スイッチが閉じられ、ＳＨ１スイッチが開かれるとき、Ｃ２にサンプリングされる。その後、ＳＨＲスイッチ及びＳＨ２スイッチの両方が開き、基準レベルをＣ２に保持する。同時に、ＳＨ１スイッチは、現在の第２のＴＤＩ行から転送されるＣｓｉｇでサンプリングされた画素の信号電圧のＣＤＳ動作のために閉じられ、現在の画素基準レベルはＣ１に保持される。その後、ＳＨＳスイッチは、次のサイクルのために再び開かれる。現在のＴＤＩ行の信号電圧のＡＤ変換は、次のＴＤＩ行に蓄積された信号電荷が分離される間に行われる。
従って、図３を参照すると、それぞれの回路は、ピンポン方式（ping-pong fashion）で、Ｓ／Ｈキャパシタアレイ回路の以下の動作によってそれぞれの信号電圧を変換するように動作する：それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でのそれぞれの基準電圧を並列にサンプリングすること；それぞれ時間的に早い方の（earlier in time）信号電圧をそれぞれの信号キャパシタに並列にサンプリングすること；及びそれぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からのＣＤＳ電圧と、信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列ＡＤＣに並列に提供して、それぞれの時間的に早い方のデジタル値を生成すること。
一実施形態では、動作が更に、並列に、それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、それぞれの信号キャパシタへの現在の信号電圧とを受け取ることと、並列に、それぞれの第１の基準キャパシタでサンプリングされたそれぞれの現在の基準電圧と、信号キャパシタでサンプリングされたそれぞれの現在の信号電圧とから、それぞれの列並列ＡＤＣにそれぞれの現在のデジタル値を生成するために、それぞれの列並列ＡＤＣにそれぞれの基準電圧を受け取ることとを含む。
一実施形態では、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することは現在の時点において、更に、複数のセンスノードへの複数のそれぞれの信号電荷の次の時点における読み出しの実行と並列に実行される。一実施形態では、それぞれの信号電荷を受け取るために複数のＴＤＩレジスタの読み出しを実行することは、現在の時点で実行され、更に、それぞれの時間的に早い方の信号電圧の、それぞれの時間的に早い方のデジタル値への変換と並列に実行される。

多ステージの電荷操縦（Multi-Stage Charge Steering）
図５Ａ及び５Ｂは、Ｎ＝４のＴＤＩ行動作のために構成されたイメージャ画素アレイの列スライスの一部分（それぞれ５００及び５２０）のそれぞれの実施形態である。部分５００は、４つのＴＤＩ行（図示せず）に対するＳＮ１、ＳＮ２、ＳＮ３及びＳＮ４を含む対応するＮ＝４のセンスノード１０８を示す。部分５００は、図２のＮ＝３のＴＤＩ行の場合の実施形態におけるＮ＝３のＣＳＴ１１０と構成が同様の、単一のステージ又はレイヤにおけるＣＳＴ１，ＣＳＴ２，ＣＳＴ３及びＣＳＴ４を備えるＮ＝４のＣＳＴ１１０を示す。対照的に、部分５２０は、対応するＮ＝４のセンスノード１０８と、ＣＳＴの多ステージ構成５２２とを示す。ここで、Ｎ＝４のＣＳＴ１１０は、ＳＮ５０２に隣接するＣＳＴ２－１，ＣＳＴ２－２，ＣＳＴ２－３及びＣＳＴ２－４を含む第２のレイヤ又はステージを定義する。ＳＮへのチャネルを有するＮ個のＣＳＴは、カスケード（cascade）の最終のレイヤである。隣接するそれぞれのチャネル間に、チャネルストップ２１６が存在することに留意されたい。更に部分５２０は、ＣＳＴ１１０の第２のレイヤに供給する（feed）ＣＳＴ１－１及びＣＳＴ１－２を有する、ＣＳＴの第１のレイヤ５２４（前の（prior）レイヤの一例）を備える。従って図５Ｂでは、１画素列がＣＳＴ５２４の第１のステージを介して列の半分に徐々に分離され、次いで、第２のステージ１１０を介して列の別の半分（即ち４分の１）に分離される。これによって、図５Ａに示されるようにＣＳＴ１～ＣＳＴ４ １１０のみを通って列の４分の１へ直接的に分離する場合と比較して、良好な電荷の操縦が行われる。
部分５００では、画素の左端の電荷が、一点鎖線の矢印５０６で示されるようにＣＳＴ４を介して右端に操縦される。一方、部分５２０では同じ電荷が２段階で転送され、各転送は一点鎖線の矢印５０６で示される総転送よりも小さく構成される。部分５２０では、同じ電荷が最初に、二点鎖線の矢印５２６で示されるように、ＣＳＴ１－２まで（距離が）少なく移動し、次いで、部分５２０のカスケード（又は多ステージ）構成において、破線の矢印５２８で示されるように、ＣＳＴ２－４まで移動する。
一実施形態では、このカスケード構成がより良好な電荷の操縦のために、最終のＣＳＴゲートの数を２＾ｋ個とすることで、任意のｋ個のステージに拡張できる。ＣＳＴのステージ間では、実施形態では操縦動作のためのチャネルストップは存在しないが、チャネルストップ２１６は上記のように、ＣＳＴ１１０の最後のレイヤとＳＮ１０８との間に存在する。
図６は、図５ＢのようなＮ＝４のＴＤＩ行動作の２ステージ構成の動作タイミング６００を示す図である。動作タイミング６００は、それぞれ、現在の時点のＴＤＩ行１～４と次の時点のＴＤＩ行１とに関する期間６０２，６０４，６０６，６０８及び６１０を示す。図６において以下が観測される：ＣＳＴ１－１は、ＣＳＴ２－１とＣＳＴ２－２とがハイにクロックされる期間（破線の矢印６１２及び６１４）にハイにクロックされ、ＣＳＴ１－２はＣＳＴ２－３とＣＳＴ２－４がハイにクロックされる期間（破線の矢印６１６及び６１８）にハイにクロックされ；ＣＳＴ２－ｘはＣＳＴ１－ｘからｎ行の周期遅れる、ここで、ｎはＣＳＴ１－ｘとＣＳＴ２－ｘとの間のＩＳＯ行の数である。

バリアインプラント（Barrier Implant、ＢＩＭ）
図７は、Ｎ＝２のＴＤＩ行動作のために構成され、バリアインプラント（ＢＩＭ）７０２に関連する電荷操縦ゲート１１０を用いる、一実施形態における高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイ７００の列スライスを示す図である。ＩＳＯ行２１４は、追加のゲートＣｌ－ｌａｓｔ７０４及びＳＥＴ７０６を含む。図８は、一実施形態における、バリアインプラント７０２に関連するＣＳＴ１１０のうちの１つに対応する、電荷操縦ゲートＣＳＴｘ（ｘ＝１又は２）を含むイメージャ画素アレイ７００の部分８００を示す、線Ａ－Ａ’又はＢ－Ｂ’に沿った図７の断面図である。図９は、ＣＳＴ１及びＣＳＴ２がそれぞれハイ及びローにクロックされる際の、切断線Ａ－Ａ’及びＢ－Ｂ’に沿ったシミュレートされたチャネル電位９０２及び９０４を示すグラフ９００である。図１０は、一実施形態における動作タイミング１０００を示す図である。動作タイミング１０００は、高速電荷結合ＣＭＯＳ ＴＤＩイメージャ画素アレイ７００に関するものである。動作タイミング１０００は、図４の実施形態と同様であるが、Ｎ＝２であり、図７の実施形態における構造のための異なる特定のタイミングを有する、タイミング期間４０２，４０４，４０６及び４０８を示す。動作タイミング１０００は、ＤＣゲートＳＥＴ７０６より前の最後のＡＣゲート電極Ｃｌ－ｌａｓｔ７０４のタイミングを更に含む。
一実施形態では図８に示すように、部分８００はその上部にゲート酸化物（gate oxide）８０６を有する埋め込みチャネル（buried channel）８０４を担持するシリコン基板８０２を備える。ゲート酸化物８０６上には、４つの位相クロック（Ｃｌ１，Ｃｌ２，Ｃｌ３及びＣＩ４）及び電荷操縦ゲートＣＳＴｘのための電極を含む様々なゲート電極（集合的に８０８）が設けられる。ＢＩＭ７０２は、ＣＳＴｘの下およびゲート酸化物８０６の下の埋め込みチャネル８０４内に配置される。ＢＩＭ７０２はｐ型ドーパント（p-type dopants、例えば、ホウ素）を含み、ゲートＣＳＴｘがローにクロックされるときにポテンシャルバリア（potential barrier）を生成する。グラフ９００は、得られたチャネル電位値のシミュレーションを示す。ＢＩＭ７０２の使用は電荷の分離が適切であり、かつ、電荷がローにクロックにされたときにＣＳＴ上でリークしないよう支援を提供する。
ＢＩＭの実施形態では、図１０に示されるタイミングが単一のレイヤの非ＢＩＭの実施形態の場合の図４のタイミングと比較して異なる。ＢＩＭがないＣＳＴとは異なり、ＢＩＭがあるＣＳＴの下で電荷を蓄積することはできない。ＣＳＴ１１０の単一のレイヤを含む実施形態が示されているが、ＢＩＭは多ステージ化されたＣＳＴで有用である。

双方向性
図１１Ａ及び１１Ｂは、それぞれの実施形態による、双方向動作のために構成された高速電荷結合ＣＭＯＳ ＴＤＩイメージャ１１００Ａ及び１１００Ｂを示すブロック図である。双方向動作はＣＭＯＳ ＴＤＩイメージャによって実行される走査方向（例えば、順方向および逆方向）に応答する。第１の双方向の実施形態では、一点鎖線のボックスによってマークされたＣＣＤ画素アレイ１１０１が示され、そのそれぞれの端部に結合された底部（順方向）の複数のＩＳＯレジスタ１００４及び上部（逆方向）の複数のＩＳＯレジスタ１００６を有する複数のＴＤＩ画素レジスタ１１０２を備える。
一実施形態では、それぞれのＩＳＯレジスタ１１０４及び１１０６がＣＳＴ１１０を含む。それぞれのＩＳＯレジスタ１１０４及び１１０６はＳＮ１０８、リセット機能１１２及びＳＦ１１６（図１１Ａに図示せず）を備えるそれぞれの複数の出力構造１１０８及び１１１０に接続され、出力構造１１０８及び１１１０はそれぞれの複数のＳ／Ｈキャパシタアレイ回路および列並列ＡＤＣ１１１２及び１１１４にそれぞれ結合される。
図１１Ａは、ＣＭＯＳ ＴＤＩイメージャ１１００Ａの代表的な列スライス１１１６を示し、破線でマークされている。列スライス１１１６は、ＴＤＩ画素レジスタ１１０２の列サブセット（column subset）と、ＩＳＯレジスタ１１０４及び１１０６の列サブセットと、出力構造１１０８及び１１１０のそれぞれの列サブセットと、Ｓ／Ｈキャパシタアレイ回路ならびに列並列ＡＤＣ１１１２及び１１１４のそれぞれの列サブセットとを備える。ＴＤＩ画素レジスタ１１０２の列サブセットは、複数のＭ個のＴＤＩ画素レジスタ１０４と等価である。
第２の双方向実施形態１１００Ｂでは、ＣＣＤ画素アレイ１１０１のそれぞれの端部におけるそれぞれの出力構造１１０８及び１１１０がＣＭＯＳ ＴＤＩイメージャ１１００Ａの一端に位置するＳ／Ｈキャパシタアレイ及び列並列ＡＤＣ１１１２に多重化される。
図１１Ａ及び１１Ｂは簡略化されており、ＣＳＴ１１０等、及び、上記の読み出し回路３００を使用して、適切な適応を伴って実装され得ることが理解されよう。
図１２は、一実施形態における動作１２００を示すフローチャートである。一例では、動作が、回路を備える装置によって実行される。一実施形態では、装置が図１，２，７，１１Ａ及び１１Ｂのそれぞれの実施形態のいずれかに示されるような回路を備える。動作１２０２において、複数（Ｎ個）のセンスノードにおいてそれぞれの信号電荷を受け取るために、複数（Ｎ個）のＴＤＩ画素レジスタの読み出しを実行し、前記の読み出しは、複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードにそれぞれの電荷を操縦および分離する。動作１２０４において、複数のセンスノードからの出力を提供して、それぞれのデジタル値を生成する。一実施形態では、出力が複数のセンスノードの並列変換を実行するために使用される。一実施形態では、並列変換を実行する動作が、それぞれの信号電圧に並列にそれぞれの信号電荷を変換することと、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することとを含む。
一実施形態では、動作がそれぞれの信号電荷を受け取るために複数のセンスノードを並列にリセットすることを含む。複数のセンスノードを並列にリセットすることは、複数のセンスノードを、リセットゲートを介して並列にリセットドレイン電圧に０にすることを含む。
一実施形態では、電荷が垂直方向に転送され、複数（Ｎ個）の電荷操縦ゲートによって操縦されて、複数のセンスノードに水平方向に分離される。
一実施形態では、複数（Ｎ個）の電荷操縦ゲートが操縦ゲートの最終ステージを定義し、動作は操縦ゲートの最終ステージに操縦するためのカスケードにおいて、電荷を（例えば、ＴＤＩ行から）操縦ゲートの前のステージに転送することを含む。
一実施形態では、複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）に関連付けられる（例えば、それを受け取る）。
一実施形態では、多相イメージレジスタクロック（multi-phase image register clocks）を使用して、画素レジスタ、それぞれの電荷操縦ゲート及び電荷を転送するための複数（Ｎ個）のそれぞれのＩＳＯレジスタのクロックを行う。一実施形態では、それぞれのゲート電極（Ｃｌｘ）がＩＳＯレジスタ内のそれぞれのＣｌｘへのｘ－ｙ行列アドレス指定を除去するために、それぞれのＣｌｘが水平方向に連続するクロックのそれぞれの位相に関連付けられる。一実施形態では、チャネルストップがＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、複数（Ｎ個）の電荷操縦ゲートのそれぞれから複数（Ｎ個）のセンスノードのそれぞれに延びるチャネル間で使用される。
一実施形態では、センスノードのそれぞれがそれぞれのソースフォロワ（ＳＦ）に結合されて、それぞれのデジタル値への変換のためのそれぞれの信号電圧を提供する。
一実施形態では、動作が、マトリクスの形態で配置された複数のＣＣＤ画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数のＩＳＯレジスタはＣＳＴを含み、複数の出力構造は、複数のセンスノード、グローバルリセット構造および複数のＳＦ、複数のＳ／Ｈキャパシタアレイ並びに複数の列並列ＡＤＣを含む。
双方向の実施形態では、順方向のセンスノードがＣＣＤ画素アレイの一端に結合され、逆方向のセンスノードはＣＣＤ画素アレイの他端に結合され、動作は走査方向に応答して、順方向のセンスノード及び逆方向のセンスノードのうちの１つを複数のセンスノードとして使用して実行される。
実用的な実装は、本明細書に記載される特徴のいずれか又は全てを含むことができる。これら及び他の態様、特徴および様々な組合せは、機能を実行するための方法、機器、系、手段および本明細書で説明する特徴を組み合わせる他の方法として表され得る。いくつかの実施形態について説明した。それにもかかわらず、本明細書に記載されるプロセスおよび技法の趣旨および範囲から逸脱することなく、様々な修正がなされ得ることが理解されよう。加えて、他のステップを提供することができ、またはステップを記載されたプロセスから排除することができ、他の構成要素を記載されたシステムに追加するか、またはそこから除去することができる。従って、他の態様は特許請求の範囲の範囲内にある。
本明細書の説明および特許請求の範囲を通して、単語「構成される（comprise）」、「含む（contain）」及びそれらの変形は「含むが、限定されない(including but not limited to)」を意味し、他の構成要素、整数またはステップを排除することを意図しない。本明細書全体を通して、単数形は文脈が他のことを必要としない限り、複数形を包含する。特に、不定冠詞が使用される場合は本明細書がその状況が他のことを要求していない限り、単数だけでなく複数も意図していると理解されたい。
本発明の特定の態様、実施形態または実施例に関連して説明される特徴、整数、特性またはグループはそれらと互換性がない場合を除き、任意の他の態様、実施形態、または実施例に適用可能であると理解されるべきである。本明細書に開示される特徴の全て（任意の添付の特許請求の範囲、要約および図面を含む）及び／又はそのように開示される任意の方法またはプロセスのステップの全ては、そのような特徴および／またはステップの少なくともいくつかが相互に排他的である組合せを除いて、任意の組合せで組み合わせることができる。本発明は、前述の任意の例または実施形態の詳細に限定されない。本発明は、本明細書（添付の特許請求の範囲、要約および図面を含む）に開示される特徴の任意の新規な１つ又は任意の新規な組み合わせ、または開示される任意の方法またはプロセスのステップの任意の新規な１つ又は任意の新規な組み合わせに及ぶ。
＜その他＞
＜手段＞
技術的思想１の方法は、複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタの読み出しを実行して、複数（Ｎ個）のセンスノードにおいてそれぞれの信号電荷を受け取り、前記読み出しは、複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードへのそれぞれの電荷を操縦および分離し、それぞれのデジタル値を生成するために、前記複数のセンスノードからの出力を提供するものである。
技術的思想２の方法は、技術的思想１記載の方法において、前記複数のセンスノードを並列にリセットして、前記それぞれの信号電荷を受け取ることを含むものである。
技術的思想３の方法は、技術的思想２記載の方法において、前記複数のセンスノードを並列にリセットすることは、前記複数のセンスノードを、並列にリセットゲートを介してリセットドレイン電圧を０にすることを含むものである。
技術的思想４の方法は、技術的思想１から３のいずれかに記載の方法において、前記電荷は、前記複数のセンスノードに水平方向に分離するための前記複数（Ｎ個）の電荷操縦ゲートによって操縦されて、垂直方向に転送されるものである。
技術的思想５の方法は、技術的思想１から４のいずれかに記載の方法において、前記複数（Ｎ個）の電荷操縦ゲートが、電荷操縦ゲートの最終ステージを定義し、前記方法が電荷操縦ゲートの前記最終ステージに操縦するために、カスケードにおいて、前記電荷を操縦ゲートの前のステージに転送することを含むものである。
技術的思想６の方法は、技術的思想１から５のいずれかに記載の方法において、前記複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートは、各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）を受け取るものである。
技術的思想７の方法は、技術的思想１から６のいずれかに記載の方法において、多相イメージレジスタクロックを使用して電荷を転送するために、画素レジスタのそれぞれ、電荷操縦ゲートのそれぞれ及び複数（Ｎ個）の分離（ＩＳＯ）レジスタのそれぞれをクロックし、それぞれのＣｌｘが水平方向に連続している前記多相イメージレジスタクロックのそれぞれの位相に関連するそれぞれのゲート電極（Ｃｌｘ）を使用して、前記ＩＳＯレジスタ内のそれぞれのＣｌｘへのｘ－ｙ行列アドレス指定を除去し、前記ＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、前記複数（Ｎ個）の電荷操縦ゲートのそれぞれから前記複数（Ｎ個）のセンスノードのそれぞれに延びるチャネル間のチャネルストップを使用することを含むものである。
技術的思想８の方法は、技術的思想４から６のいずれかに記載の方法において、前記画素レジスタのうちの１つから前記電荷操縦ゲートのうちの対応する１つに電荷を転送するために、前記電荷操縦ゲートのうちの対応する１つのみがハイのクロックである一方で、前記複数（Ｎ個）の電荷操縦ゲートのうちの残りはローのクロックである。
技術的思想９の方法は、技術的思想１から８のいずれかに記載の方法において、前記センスノードのそれぞれは、それぞれのソースフォロワ（ＳＦ）に結合されて、前記それぞれのデジタル値への変換のための前記それぞれの信号電圧を提供するものである。
技術的思想１０の方法は、技術的思想１から９のいずれかに記載の方法において、前記出力は、前記複数のセンスノードの並列変換を実行して、前記それぞれのデジタル値を生成するように提供されるものである。
技術的思想１１の方法は、技術的思想１０記載の方法において、前記並列変換を実行することは、それぞれの信号電荷をそれぞれの信号電圧に並列に変換し、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することを含む。
技術的思想１２の方法は、技術的思想１１記載の方法において、前記それぞれの信号電圧を変換することは、それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でそれぞれでの基準電圧を並列にサンプリングし、それぞれ時間的に早い方の信号電圧をそれぞれの信号キャパシタに並列にサンプリングし、それぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からの相関二重サンプリング（ＣＤＳ）電圧と、信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列アナログ・デジタル変換器（ＡＤＣ）に並列に提供して、それぞれの時間的に早い方のデジタル値を生成するように、ピンポン方式でのサンプルアンドホールド（Ｓ／Ｈ）キャパシタアレイ回路を動作させることを含むものである。
技術的思想１３の方法は、技術的思想１２記載の方法において、更に並列に、前記それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、それぞれの信号キャパシタへの現在の信号電圧とを受け取り、前記それぞれの第１の基準キャパシタでサンプリングされた前記それぞれの現在の基準電圧と、前記信号キャパシタでサンプリングされたそれぞれの現在の信号電圧とから、それぞれの列並列ＡＤＣに前記それぞれの現在のデジタル値を生成するために、それぞれのＣＤＳ電圧を並列に提供することを含むものである。
技術的思想１４の方法は、技術的思想１１から１３のいずれかに記載の方法において、前記それぞれの信号電圧をそれぞれのデジタル値に並列に変換することは、現在の時点において、更に、前記複数のセンスノードへの複数のそれぞれの信号電荷における次の時点の読み出しの実行と並列に実行されるものである。
技術的思想１５の方法は、技術的思想１から１４のいずれかに記載の方法において、前記複数のＴＤＩレジスタの読み出しを実行して、前記それぞれの信号電荷を受け取ることは、現在の時点に実行され、更に、それぞれの時間的に早い方の信号電圧の、それぞれの時間的に早い方のデジタル値への変換と並列に実行されるものである。
技術的思想１６の方法は、技術的思想１から１５のいずれかに記載の方法において、前記方法が、ＣＣＤ画素マトリクスの形態で配置された複数の電荷結合素子（ＣＣＤ）画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは前記複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数の（Ｎ個の）分離（ＩＳＯ）レジスタは前記複数（Ｎ個）のＣＳＴを含み、複数（Ｎ個）の出力構造は前記複数（Ｎ個）のセンスノード、グローバルリセット構造および複数のＳＦを含み、複数（Ｎ個）の並列変換コンポーネントはＳ／Ｈキャパシタアレイ及び複数の列並列ＡＤＣを含むものである。
技術的思想１７の方法は、技術的思想１６記載の方法において、順方向のセンスノードは、前記ＣＣＤ画素マトリクスの一端に結合され、逆方向のセンスノードは、前記ＣＣＤ画素マトリクスの他端に結合され、走査方向に応答して、ｉ）前記順方向のセンスノード、及び、ｉｉ）前記逆方向のセンスノードのうちの１つを前記複数（Ｎ個）のセンスノードとして使用して実行されるものである。
技術的思想１８の装置は、複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタと、前記複数（Ｎ個）のＴＤＩ画素レジスタに結合された複数（Ｎ個）の電荷操縦ゲートを備える複数（Ｎ個）の分離（ＩＳＯ）レジスタと、前記複数（Ｎ個）の電荷操縦ゲートによって操縦および分離されるように前記複数（Ｎ個）のＴＤＩ画素レジスタから読み出されたそれぞれの信号電荷を受け取るように結合された複数（Ｎ個）のセンスノードを備える複数（Ｎ個）の出力構造とを備え、前記複数（Ｎ個）のセンスノードは、デジタル値を生成するための出力を提供するように結合され、前記複数（Ｎ個）のセンスノードのそれぞれは、並列リセット機能を提供する回路を備えて構成され、前記複数（Ｎ個）のセンスノードのそれぞれは、複数（Ｎ個）のソースフォロワ（ＳＦ）を介して複数（Ｎ個）のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路および複数（Ｎ個）の列並列アナログ・デジタル変換器（ＡＤＣ）に結合されて、それぞれの信号電荷のそれぞれに対するそれぞれのデジタル値を並列に生成するものである。
技術的思想１９の装置は、技術的思想１８記載の装置において、前記電荷は、前記複数のセンスノードに水平方向に分離するために、前記複数（Ｎ個）の電荷操縦ゲートによって操縦されて垂直方向に転送されるものである。
技術的思想２０の装置は、技術的思想１８又は１９に記載の装置において、前記複数（Ｎ個）の電荷操縦ゲートは、電荷操縦ゲートの最終ステージを定義し、前記電荷操縦ゲートの前記最終ステージに前記電荷を操縦するために、カスケードにおいて、前記ＴＤＩ画素レジスタ及び前記電荷操縦ゲートの前記最終ステージに結合された操縦ゲートの前のステージを備えるものである。
技術的思想２１の装置は、技術的思想１８又は１９に記載の装置において、前記複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートは、各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）を受け取るものである。
技術的思想２２の装置は、技術的思想１８から２１のいずれかに記載の装置において、前記画素レジスタ、それぞれの前記電荷操縦ゲート及び前記電荷を転送するためのそれぞれの前記ＩＳＯレジスタをクロックするための多相イメージレジスタクロックと、それぞれのゲート電極（Ｃｌｘ）であって、前記ＩＳＯレジスタ内のそれぞれのＣｌｘに対するｘ－ｙ行列アドレス指定を除去するために、それぞれのＣｌｘが水平方向に連続している前記多相イメージレジスタクロックのそれぞれの位相に関連付けられたそれぞれのゲート電極（Ｃｌｘ）と、前記ＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、前記複数（Ｎ個）の電荷操縦ゲートのそれぞれのチャネルから前記複数（Ｎ個）のセンスノードのそれぞれのチャネルに延びるチャネル間でチャネルストップとを備えている。
技術的思想２３の装置は、技術的思想１９から２１のいずれかに記載の装置において、前記画素レジスタのうちの１つからの前記電荷を前記電荷操縦ゲートのうちの対応する１つに転送するように構成され、前記複数（Ｎ個）の電荷操縦ゲートのうちの残りの電荷操縦ゲートをローにクロックしながら、前記電荷操縦ゲートのうちの前記対応する１つのみをハイにクロックするものである。
技術的思想２４の装置は、技術的思想１６から２３のいずれかに記載の装置において、前記センスノードのそれぞれは、ＣＤＳ動作のためにＳＦを介して前記それぞれのＳ／Ｈキャパシタに結合されるものである。
技術的思想２５の装置は、技術的思想２３又は２４に記載の装置において、前記列並列ＡＤＣが現在の時点から前記それぞれの信号電荷を変換する間に、それぞれの信号電荷を前記センスノードに次の時点に読み出すように構成されるものである。
技術的思想２６の装置は、技術的思想２５記載の装置において、前記センスノードのそれぞれは、それぞれのＳ／Ｈキャパシタアレイを介して前記列並列ＡＤＣに結合され、前記アレイのそれぞれは、ピンポン方式のＳ／Ｈ動作のための２つの基準キャパシタと信号キャパシタとを備えるものである。
技術的思想２７の装置は、技術的思想２６記載の装置において、前記それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でそれぞれの基準電圧を並列にサンプリングし、それぞれ時間的に早い方の信号電圧をそれぞれの信号キャパシタに並列にサンプリングし、それぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からのＣＤＳ電圧と、前記信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列ＡＤＣに並列に提供して、それぞれの時間的に早い方のデジタル値を生成するように、前記それぞれのＳ／Ｈキャパシタアレイが集合的に動作するものである。
技術的思想２８の装置は、技術的思想２７記載の装置において、更に並列に、前記それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、前記それぞれの信号キャパシタへの前記現在の信号電圧とを受け取り、前記それぞれの第１の基準キャパシタでサンプリングされた前記それぞれの現在の基準電圧と、前記信号キャパシタでサンプリングされた前記それぞれの現在の信号電圧とからそれぞれのＣＤＳ電圧をそれぞれの列並列ＡＤＣに並列に提供して、前記それぞれの現在のデジタル値を生成するように、前記それぞれのＳ／Ｈキャパシタアレイが集合的に動作するものである。
技術的思想２９の装置は、技術的思想１８から２８のいずれかに記載の装置において、相補型金属酸化膜半導体（ＣＭＯＳ）ＴＤＩイメージセンサを備え、複数の電荷結合素子（ＣＣＤ）画素がＣＣＤ画素マトリクスの形態で配置され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、前記複数（Ｎ個）のＩＳＯレジスタは前記複数の（Ｎ個）ＣＳＴを含み、前記複数（Ｎ個）の出力構造が、前記複数（Ｎ個）のセンスノード、前記並列リセット機能を提供するグローバルリセット構造および前記複数（Ｎ個）のＳＦ、前記複数（Ｎ個）のＳ／Ｈキャパシタアレイ並びに前記複数（Ｎ個）の列並列ＡＤＣを含むものである。
技術的思想３０の装置は、技術的思想２９記載の装置において、双方向の動作のための、前記ＣＣＤ画素マトリクスの第１の端部に結合された順方向のセンスノードと前記ＣＣＤ画素マトリクスの第２の端部に結合された逆方向のセンスノードと含み、ｉ）前記順方向のセンスノード、及び、ｉｉ）前記逆方向のセンスノードのうちの１つは、走査方向に応答して、前記複数（Ｎ個）のセンスノードを選択的に定義するものである。
技術的思想３１の装置は、技術的思想１から１７のいずれかに記載の方法を実行するように構成された回路を備えている。

Claims (31)

  1. 方法であって、
    複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタの読み出しを実行して、複数（Ｎ個）のセンスノードにおいてそれぞれの信号電荷を受け取り、前記読み出しは、複数（Ｎ個）の電荷操縦ゲートを使用して、それぞれの画素レジスタから複数のセンスノードへのそれぞれの電荷を操縦および分離し、
    それぞれのデジタル値を生成するために、前記複数のセンスノードからの出力を提供する方法。
  2. 前記複数のセンスノードを並列にリセットして、前記それぞれの信号電荷を受け取ることを含む請求項１記載の方法。
  3. 前記複数のセンスノードを並列にリセットすることは、前記複数のセンスノードを、並列にリセットゲートを介してリセットドレイン電圧を０にすることを含む請求項２記載の方法。
  4. 前記電荷は、前記複数のセンスノードに水平方向に分離するための前記複数（Ｎ個）の電荷操縦ゲートによって操縦されて、垂直方向に転送される請求項１から３のいずれかに記載の方法。
  5. 前記複数（Ｎ個）の電荷操縦ゲートが、電荷操縦ゲートの最終ステージを定義し、前記方法が電荷操縦ゲートの前記最終ステージに操縦するために、カスケードにおいて、前記電荷を操縦ゲートの前のステージに転送することを含む請求項１から４のいずれかに記載の方法。
  6. 前記複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートは、各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）を受け取る請求項１から５のいずれかに記載の方法。
  7. 多相イメージレジスタクロックを使用して電荷を転送するために、画素レジスタのそれぞれ、電荷操縦ゲートのそれぞれ及び複数（Ｎ個）の分離（ＩＳＯ）レジスタのそれぞれをクロックし、
    それぞれのＣｌｘが水平方向に連続している前記多相イメージレジスタクロックのそれぞれの位相に関連するそれぞれのゲート電極（Ｃｌｘ）を使用して、前記ＩＳＯレジスタ内のそれぞれのＣｌｘへのｘ－ｙ行列アドレス指定を除去し、
    前記ＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、前記複数（Ｎ個）の電荷操縦ゲートのそれぞれから前記複数（Ｎ個）のセンスノードのそれぞれに延びるチャネル間のチャネルストップを使用することを含む請求項１から６のいずれかに記載の方法。
  8. 前記画素レジスタのうちの１つから前記電荷操縦ゲートのうちの対応する１つに電荷を転送するために、前記電荷操縦ゲートのうちの対応する１つのみがハイのクロックである一方で、前記複数（Ｎ個）の電荷操縦ゲートのうちの残りはローのクロックである請求項４から６のいずれかに記載の方法。
  9. 前記センスノードのそれぞれは、それぞれのソースフォロワ（ＳＦ）に結合されて、前記それぞれのデジタル値への変換のための前記それぞれの信号電圧を提供する請求項１から８のいずれかに記載の方法。
  10. 前記出力は、前記複数のセンスノードの並列変換を実行して、前記それぞれのデジタル値を生成するように提供される請求項１から９のいずれかに記載の方法。
  11. 前記並列変換を実行することは、
    それぞれの信号電荷をそれぞれの信号電圧に並列に変換し、それぞれの信号電圧をそれぞれのデジタル値に並列に変換することを含む請求項１０記載の方法。
  12. 前記それぞれの信号電圧を変換することは、
    それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でそれぞれでの基準電圧を並列にサンプリングし、それぞれ時間的に早い方の信号電圧をそれぞれの信号キャパシタに並列にサンプリングし、
    それぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からの相関二重サンプリング（ＣＤＳ）電圧と、信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列アナログ・デジタル変換器（ＡＤＣ）に並列に提供して、それぞれの時間的に早い方のデジタル値を生成するように、ピンポン方式でのサンプルアンドホールド（Ｓ／Ｈ）キャパシタアレイ回路を動作させることを含む請求項１１記載の方法。
  13. 更に並列に、前記それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、それぞれの信号キャパシタへの現在の信号電圧とを受け取り、
    前記それぞれの第１の基準キャパシタでサンプリングされた前記それぞれの現在の基準電圧と、前記信号キャパシタでサンプリングされたそれぞれの現在の信号電圧とから、それぞれの列並列ＡＤＣに前記それぞれの現在のデジタル値を生成するために、それぞれのＣＤＳ電圧を並列に提供することを含む請求項１２記載の方法。
  14. 前記それぞれの信号電圧をそれぞれのデジタル値に並列に変換することは、現在の時点において、更に、前記複数のセンスノードへの複数のそれぞれの信号電荷における次の時点の読み出しの実行と並列に実行される請求項１１から１３のいずれかに記載の方法。
  15. 前記複数のＴＤＩレジスタの読み出しを実行して、前記それぞれの信号電荷を受け取ることは、現在の時点に実行され、更に、それぞれの時間的に早い方の信号電圧の、それぞれの時間的に早い方のデジタル値への変換と並列に実行される請求項１から１４のいずれかに記載の方法。
  16. 前記方法が、ＣＣＤ画素マトリクスの形態で配置された複数の電荷結合素子（ＣＣＤ）画素を含む高速ＣＭＯＳ ＴＤＩイメージセンサで実行され、その列スライスは前記複数（Ｎ個）のＴＤＩ画素レジスタを含み、複数の（Ｎ個の）分離（ＩＳＯ）レジスタは前記複数（Ｎ個）のＣＳＴを含み、複数（Ｎ個）の出力構造は前記複数（Ｎ個）のセンスノード、グローバルリセット構造および複数のＳＦを含み、複数（Ｎ個）の並列変換コンポーネントはＳ／Ｈキャパシタアレイ及び複数の列並列ＡＤＣを含む請求項１から１５のいずれかに記載の方法。
  17. 順方向のセンスノードは、前記ＣＣＤ画素マトリクスの一端に結合され、
    逆方向のセンスノードは、前記ＣＣＤ画素マトリクスの他端に結合され、
    走査方向に応答して、ｉ）前記順方向のセンスノード、及び、ｉｉ）前記逆方向のセンスノードのうちの１つを前記複数（Ｎ個）のセンスノードとして使用して実行される、請求項１６記載の方法。
  18. 装置であって、
    複数（Ｎ個）の時間遅延および集積（ＴＤＩ）画素レジスタと、
    前記複数（Ｎ個）のＴＤＩ画素レジスタに結合された複数（Ｎ個）の電荷操縦ゲートを備える複数（Ｎ個）の分離（ＩＳＯ）レジスタと、
    前記複数（Ｎ個）の電荷操縦ゲートによって操縦および分離されるように前記複数（Ｎ個）のＴＤＩ画素レジスタから読み出されたそれぞれの信号電荷を受け取るように結合された複数（Ｎ個）のセンスノードを備える複数（Ｎ個）の出力構造とを備え、前記複数（Ｎ個）のセンスノードは、デジタル値を生成するための出力を提供するように結合され、
    前記複数（Ｎ個）のセンスノードのそれぞれは、並列リセット機能を提供する回路を備えて構成され、
    前記複数（Ｎ個）のセンスノードのそれぞれは、複数（Ｎ個）のソースフォロワ（ＳＦ）を介して複数（Ｎ個）のサンプルアンドホールド（Ｓ／Ｈ）キャパシタ回路および複数（Ｎ個）の列並列アナログ・デジタル変換器（ＡＤＣ）に結合されて、それぞれの信号電荷のそれぞれに対するそれぞれのデジタル値を並列に生成する装置。
  19. 前記電荷は、前記複数のセンスノードに水平方向に分離するために、前記複数（Ｎ個）の電荷操縦ゲートによって操縦されて垂直方向に転送される請求項１８記載の装置。
  20. 前記複数（Ｎ個）の電荷操縦ゲートは、電荷操縦ゲートの最終ステージを定義し、前記電荷操縦ゲートの前記最終ステージに前記電荷を操縦するために、カスケードにおいて、前記ＴＤＩ画素レジスタ及び前記電荷操縦ゲートの前記最終ステージに結合された操縦ゲートの前のステージを備える請求項１８又は１９に記載の装置。
  21. 前記複数（Ｎ個）の電荷操縦ゲートの各電荷操縦ゲートは、各電荷操縦ゲートがローにクロックにされるときにポテンシャルバリアを定義するそれぞれのバリアインプラント（ＢＩＭ）を受け取る請求項１８又は１９に記載の装置。
  22. 前記画素レジスタ、それぞれの前記電荷操縦ゲート及び前記電荷を転送するためのそれぞれの前記ＩＳＯレジスタをクロックするための多相イメージレジスタクロックと、
    それぞれのゲート電極（Ｃｌｘ）であって、前記ＩＳＯレジスタ内のそれぞれのＣｌｘに対するｘ－ｙ行列アドレス指定を除去するために、それぞれのＣｌｘが水平方向に連続している前記多相イメージレジスタクロックのそれぞれの位相に関連付けられたそれぞれのゲート電極（Ｃｌｘ）と、
    前記ＩＳＯレジスタ内のチャネル間の電荷の混合を回避するために、前記複数（Ｎ個）の電荷操縦ゲートのそれぞれのチャネルから前記複数（Ｎ個）のセンスノードのそれぞれのチャネルに延びるチャネル間でチャネルストップとを備える請求項１８から２１のいずれかに記載の装置。
  23. 前記画素レジスタのうちの１つからの前記電荷を前記電荷操縦ゲートのうちの対応する１つに転送するように構成され、前記複数（Ｎ個）の電荷操縦ゲートのうちの残りの電荷操縦ゲートをローにクロックしながら、前記電荷操縦ゲートのうちの前記対応する１つのみをハイにクロックする請求項１９から２１のいずれかに記載の装置。
  24. 前記センスノードのそれぞれは、ＣＤＳ動作のためにＳＦを介して前記それぞれのＳ／Ｈキャパシタに結合される請求項１６から２３のいずれかに記載の装置。
  25. 前記列並列ＡＤＣが現在の時点から前記それぞれの信号電荷を変換する間に、それぞれの信号電荷を前記センスノードに次の時点に読み出すように構成される請求項２３又は２４に記載の装置。
  26. 前記センスノードのそれぞれは、それぞれのＳ／Ｈキャパシタアレイを介して前記列並列ＡＤＣに結合され、前記アレイのそれぞれは、ピンポン方式のＳ／Ｈ動作のための２つの基準キャパシタと信号キャパシタとを備える請求項２５記載の装置。
  27. 前記それぞれのＳ／Ｈキャパシタアレイのそれぞれの第１の基準キャパシタに現在の時点でそれぞれの基準電圧を並列にサンプリングし、
    それぞれ時間的に早い方の信号電圧をそれぞれの信号キャパシタに並列にサンプリングし、
    それぞれの第２の基準キャパシタでサンプリングされたそれぞれの時間的に早い方の基準電圧からのＣＤＳ電圧と、前記信号キャパシタでサンプリングされたそれぞれ時間的に早い方の信号電圧とをそれぞれの列並列ＡＤＣに並列に提供して、それぞれの時間的に早い方のデジタル値を生成するように、前記それぞれのＳ／Ｈキャパシタアレイが集合的に動作する請求項２６記載の装置。
  28. 更に並列に、前記それぞれの第２の基準キャパシタへのそれぞれの基準電圧と、前記それぞれの信号キャパシタへの前記現在の信号電圧とを受け取り、
    前記それぞれの第１の基準キャパシタでサンプリングされた前記それぞれの現在の基準電圧と、前記信号キャパシタでサンプリングされた前記それぞれの現在の信号電圧とからそれぞれのＣＤＳ電圧をそれぞれの列並列ＡＤＣに並列に提供して、前記それぞれの現在のデジタル値を生成するように、前記それぞれのＳ／Ｈキャパシタアレイが集合的に動作する請求項２７記載の装置。
  29. 相補型金属酸化膜半導体（ＣＭＯＳ）ＴＤＩイメージセンサを備え、複数の電荷結合素子（ＣＣＤ）画素がＣＣＤ画素マトリクスの形態で配置され、その列スライスは複数（Ｎ個）のＴＤＩ画素レジスタを含み、前記複数（Ｎ個）のＩＳＯレジスタは前記複数の（Ｎ個）ＣＳＴを含み、前記複数（Ｎ個）の出力構造が、前記複数（Ｎ個）のセンスノード、前記並列リセット機能を提供するグローバルリセット構造および前記複数（Ｎ個）のＳＦ、前記複数（Ｎ個）のＳ／Ｈキャパシタアレイ並びに前記複数（Ｎ個）の列並列ＡＤＣを含む請求項１８から２８のいずれかに記載の装置。
  30. 双方向の動作のための、前記ＣＣＤ画素マトリクスの第１の端部に結合された順方向のセンスノードと前記ＣＣＤ画素マトリクスの第２の端部に結合された逆方向のセンスノードと含み、
    ｉ）前記順方向のセンスノード、及び、ｉｉ）前記逆方向のセンスノードのうちの１つは、走査方向に応答して、前記複数（Ｎ個）のセンスノードを選択的に定義する請求項２９記載の装置。
  31. 請求項１から１７のいずれかに記載の方法を実行するように構成された回路を備える装置。
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