CN116472716A - 电荷解复用高速cmos时间延迟积分成像 - Google Patents

电荷解复用高速cmos时间延迟积分成像 Download PDF

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Abstract

提供了用于执行多个(N个)时间延迟积分(TDI)像素寄存器的读出以在多个(N个)感测节点(SN)处接收相应信号电荷的装置、方法和技术。读出使用多个(N个)电荷引导(CST)门来将相应的电荷从相应的像素寄存器引导和解复用到对应的SN。从SN提供输出以产生相应数字值(例如，通过使用ADC的并行转换)。在一个实施方案中，电荷被竖直地传递到CST，以水平地解复用到SN。CST可以被配置为多级配置，以帮助良好的电荷传递。CST可以与势垒植入相关联，以帮助正确的电荷引导。

Description

电荷解复用高速CMOS时间延迟积分成像
技术领域
本公开涉及用于并行读出操作的互补金属氧化物半导体(CMOS)时间延迟积分(TDI)高保真成像方法及其装置，并且更具体地，涉及对高速电荷联接CMOS时间延迟积分(TDI)成像进行电荷解复用。
背景技术
在传统的CMOS TDI成像器中，执行以下逐行读出操作。这种顺序操作限制了传感器的速度。1.感测节点(SN)通过复位栅极(RST)被复位到复位漏极电压(VDD)。2.最后TDI级的信号电荷被传递到SN。3.信号电荷在SN处被转换为信号电压，并经由源极跟随器(SF)输出。4.然后，由模数转换器(ADC)将模拟信号电压转换为数字值。
在目前最先进的CMOS TDI成像器中，完成一个TDI行处理(即，最大线速率约为300kHz)至少需要约3μs。
发明内容
本文的实施方案涉及一种高速电荷联接CMOS TDI图像传感器，其中多个电荷联接设备(CCD)像素以矩阵的形式布置。在一个实施方案中，这种像素阵列的列切片包括M个TDI成像像素、N个电荷引导门(CST)、N个SN、全局复位结构(例如，RST和VDD)和N个并行读出结构，其中N个并行读出结构包括N个SF、N个用于相关双采样(CDS)操作的采样和保持(S/H)电容器电路和N个列-并行ADC，其中N等于或小于M。
提供了用于执行多个(N个)TDI像素寄存器的读出以在多个(N个)SN处接收相应信号电荷的装置、方法和技术。读出使用多个(N个)CST来将相应的电荷从相应的像素寄存器引导和解复用到对应的SN。从SN提供输出以产生相应数字值(例如，通过使用ADC的并行转换)。在一个实施方案中，电荷被竖直地传递到CST，以水平地解复用到SN。CST可以被配置为多级配置，以帮助良好的电荷传递。CST可以与势垒植入相关联，以帮助正确的电荷引导。该装置可以是高速电荷联接CMOS TDI图像传感器，其中多个CCD像素以矩阵的形式布置。这样的图像传感器可以被配置用于双向操作。
在一个实施方案中，提供了一种方法，包括：执行多个(N个)时间延迟积分(TDI)像素寄存器的读出，以在多个(N个)感测节点处接收相应信号电荷，其中，读出使用多个(N个)电荷引导门来将相应的电荷从相应的像素寄存器引导和解复用到多个感测节点；以及提供来自多个感测节点的输出，以产生相应数字值。
在一个实施方案中，该方法由高速CMOS TDI图像传感器执行，高速CMOS TDI图像传感器包括以CCD像素矩阵的形式布置的多个电荷联接设备(CCD)像素，CCD像素的列切片包括多个(N个)TDI像素寄存器；多个(N个)隔离(ISO)寄存器，包括多个(N个)CST；多个输出结构，包括多个(N个)感测节点、全局复位结构和多个SF；以及多个(N个)并行转换部件，每个并行转换部件包括S/H电容器阵列和列-并行ADC。
在一个实施方案中，提供了一种装置，包括被配置为执行根据本文的任一方法实施方案的方法的电路。
在一个实施方案中，提供了一种装置，包括：多个(N个)时间延迟积分(TDI)像素寄存器；多个(N个)隔离(ISO)寄存器，包括联接到多个(N个)TDI像素寄存器的多个(N个)电荷引导门；多个(N个)输出结构，包括多个(N个)感测节点，多个(N个)感测节点被联接以接收从多个(N个)TDI像素寄存器读出的相应信号电荷，相应信号电荷被多个(N个)电荷引导门引导和解复用，多个(N个)感测节点被联接以提供输出以产生数字值。
在一个实施方案中，多个(N个)感测节点中的每一个配置有提供并行复位功能的电路。在一个实施方案中，多个(N个)感测节点中的每一个经由多个(N个)源极跟随器(SF)联接到多个(N个)采样和保持(S/H)电容器电路和多个(N个)列-并行模数转换器(ADC)，以并行地产生用于每个相应信号电荷的相应数字值。
在一个实施方案中，该装置包括CMOS TDI图像传感器，其中，多个CCD像素以CCD像素矩阵的形式布置，其中，CCD像素的列切片包括多个(N个)TDI像素寄存器、多个(N个)ISO寄存器，包括多个(N个)CST、多个(N个)输出结构，包括多个(N个)感测节点、全局复位结构，提供并行复位功能、和多个(N个)SF、多个(N个)S/H电容器阵列以及多个(N个)列-并行ADC。
本发明通过将累积在多个TDI行中的电荷解复用到对应的读出结构来解决上述传统的、缓慢的、顺序的读出操作，这使得能够进行快速、并行的读出操作。
附图说明
图1是示出根据一个实施方案的高速电荷联接CMOS TDI成像器像素阵列的列切片的示图。
图2是示出根据一个实施方案的成像器像素阵列的列切片的示图，其被配置用于3个TDI行操作。
图3是示出S/H电容器电路和提供并行转换功能的列-并行ADC的实施方案的示意图。
图4是示出根据一个实施方案的操作时序的图。
图5A和图5B是被配置用于4TDI行操作的成像器像素阵列的列切片的一部分的相应实施方案。
图6是示出用于N＝4TDI行操作的两级配置的操作时序的图。
图7是示出根据一个实施方案的高速电荷联接CMOS TDI成像器像素阵列的列切片的示图，该像素阵列被配置用于2TDI行操作并使用与势垒植入相关联的电荷引导门。
图8是根据一个实施方案的图7沿线A-A’或B-B’的横截面图。
图9是示出当CST1和CST2分别被计时为高和低时沿着图7的切割线A-A’和B-B’的模拟通道电位的曲线图。
图10是示出根据一个实施方案的图7的高速电荷联接CMOS TDI成像器像素阵列的操作时序的图。
图11A和11B是示出根据相应实施方案配置用于双向操作的高速电荷联接CMOSTDI成像器像素矩阵的列切片的框图。
图12示出了根据一个实施方案的电荷解复用高速CMOS TDI成像操作的流程图。
具体实施方式
图1是示出根据一个实施方案的高速电荷联接CMOS TDI成像器像素阵列100的列切片的示图。像素阵列100是局部的，其中示出的是其列切片102，像素阵列100包括附加列。列切片102包括多(M)个TDI寄存器104(例如，像素寄存器)，其包括单独的TDI(像素)寄存器(例如，1041、1042、…104N-1、104N…104M-1、104M)，N个TDI寄存器106包括TDI寄存器106的子集1041、1042、…104N，其中，N小于或等于M，以及多(N)个感测节点(SN)108包括单独的感测节点(例如，1081、1082、…108N-1、108N)。N个SN 108是N个输出结构的部件。
多个(M)TDI寄存器104联接到多个(N个)感测节点108，以从N个TDI寄存器106接收信号电荷。多个(N个)感测节点108被联接以经由多个(N个)电荷引导门110从多个(N个)TDI寄存器106接收信号电荷，电荷引导门110包括单独的电荷引导(CST)门(例如，1101、1102、…110N-1和110N)。N个CST 110是N个隔离(ISO)寄存器的部件。
N个感测节点108每个具有全局信号复位功能112，并经由N个源极跟随器(SF)116输出到并行转换功能114，到N个相应的相关双采样(CDS)和ADC电路，如图3和4中进一步描述的。
根据一个实施方案，与传统读出相反，如下实现高速、基于多个TDI行的并行操作。
TDI列102中的N个SN108经由功能112并行复位，准备从M个TDI行像素寄存器104中取出从N个TDI行像素寄存器106传递的(信号)电荷。
每个电荷从N个TDI像素寄存器中的每一个竖直传递，并由对应的N个CST中的每一个引导，并水平地解复用到对应的N个SN中的每一个。
存储在N个SN中的每一个处的N个信号电荷中的每一个被并行地转换为信号电压。
每个模拟信号电压经由对应的N个SF中的每一个输出，然后由对应的N个并行转换功能114中的每一个并行转换为数字值。AD处理与随后的电荷传递重叠。也就是说，在传递N个TDI寄存器中累积的下一组信号电荷的同时，还并行执行当前模拟信号电压组的AD转换。
图2是配置用于3个TDI行操作的成像器阵列200的列切片的示图。成像器阵列示出了TDI行1、2和3(例如，202、204和206)，其中每行(202、204和206)用4相位图像寄存器时钟来计时，其中栅电极分别示出为Clx，其中x＝1、2、3和4。N个CST 110和N个SN108之间的ISO行214(例如，ISO寄存器)中的Clx被类似地计时。因为N个CST与Cl1同相(见图4)，所以在ISO行214中不存在Cl1。图2示出了包括复位栅极(RST)112A和复位漏极(VDD)112B的复位功能112。在一个实施方案中，功能112用于并行地复位多个感测节点，其中复位包括通过并行地复位栅极将多个感测节点清空至复位漏极电压。
每一个Clx在ISO行214中以及在主动成像TDI行202、204和206中是水平连续的，而每一个CST是不连续的(例如，每一个是分离的并且不是连续的水平结构)。图2示出了ISO行214中的多个(N-1)通道停止216，以限制相邻的相应通道(本身未示出)之间的电荷扩散，其中相应通道在ISO行214中的对应CST 110和SN 108之间延伸。虽然未示出，但是在主动成像TDI行202、204和206中，例如在相邻TDI列之间，存在额外的通道停止。在一个实施方案中，连续Clx门消除了对单独像素的Clx和ISO行中的x-y矩阵寻址(例如，目标单独寻址)的需要。
图3是用于单个TDI行(例如，第二行204)的读出电路300的示意图。读出电路300包括对应源极跟随器SF2、采样保持(S/H)电容器阵列302和用于第二TDI行204的列-并行ADC的比较器304。总的来说，SF2、S/H电容器(阵列)电路302和列-并行ADC 304为第二TDI行204提供并行转换功能1142，应当理解，第一行202和第三行206的对应读出电路未示出。图4示出了图像阵列200和读出电路(如电路300)的操作时序400。
操作时序400示出了当传递当前时间的相应电荷时用于三个TDI行的电荷传递周期402、当传递下一时间的相应电荷时用于三个TDI行的电荷传递周期404、在此期间来自前一周期的电荷被转换的用于三个TDI行的AD转换窗口406、以及在此期间来自当前周期的电荷被转换的用于三个TDI行的AD转换窗口408。因此，图4示出了电荷传递和AD转换之间的重叠，其中AD转换滞后一个周期。
当在第一TDI行202中累积的电荷被解复用到SN 1(SN 108中的第一个)时，只有CST 1(CST 110中的第一个)与Cl1同步地被计时为高，而CST 2和CST 3(分别是CST 110中的第二和第三个CST)被保持为低，如图4中所示。
类似地，当第二和第三TDI行(204和206)中累积的电荷被竖直传递时，对应的CST2和CST 3(CST 110的第二和第三CST)分别与CH同步地被计时为高，而相应的其他两个CST(例如，分别是CST 1+CST 3和CST 1+CST 2)被保持为低，以用于水平电荷解复用。这些电荷引导操作由图2中的虚线结构208、210和212指示。
在图4中，OSx，其中x＝1，2和3是在相应SF116(例如，SF1，SF2和SF3)的输出处的模拟电压信号。OS2也如图3所示。如下，参考图3和4，在三个TDI行202、204和206的电荷解复用完成之后，经由N个并行转换功能114对模拟信号电压进行采样和并行AD转换。
当SHS(采样保持信号)和SHR(采样保持复位)开关都关闭时，当第一开关(SH1)关闭而第二开关(SH2)打开时，像素参考水平被采样到C1。然后，SHR和SH1开关都打开以将参考水平保持在C1。同时，关闭SH2开关，用于在Csig处采样的像素信号电压的CDS操作，该像素信号电压是从先前时间的第二TDI行传递的，而像素参考水平保持在C2，该像素参考水平是从先前时间采样的。然后，对于下一个循环，SHS开关打开。在当前TDI行中存储的信号电荷被解复用时，发生先前TDI行的信号电压的AD转换。这完成了图4中提供的操作时序图的一个循环。
对于下一个循环，当SHS和SHR开关都再次关闭时，当SH2开关关闭而SH1开关打开时，像素参考水平被采样到C2。然后，SHR和SH2开关都打开以将参考水平保持在C2。同时，关闭SH1开关，用于在Csig处采样的像素信号电压的CDS操作，该像素信号电压是从当前第二TDI行传递的，当前像素参考水平保持在C1。然后，对于下一个循环，SHS开关再次打开。在下一TDI行中存储的信号电荷被解复用时，发生当前TDI行的信号电压的AD转换。
因此，参考图3，相应电路通过S/H电容器阵列电路的以下操作以乒乓方式转换相应信号电压：将当前时间的相应参考电压并行地采样到相应S/H电容器阵列的相应第一参考电容器；将相应较早时间信号电压并行地采样到相应信号电容器；以及将来自在相应第二参考电容器处采样的相应较早时间参考电压和在信号电容器处采样的相应较早时间信号电压的相应CDS电压并行地提供给相应列-并行ADC，以产生相应较早时间数字值。
在一个实施方案中，该操作进一步包括：进一步并行地，接收下一时间相应参考电压到相应第二参考电容器和当前信号电压到相应信号电容器；以及将来自在相应第一参考电容器处采样的相应当前参考电压和在信号电容器处采样的相应当前信号电压的相应CDS电压并行地提供给相应列-并行ADC，以产生相应当前数字值。
在一个实施方案中，在当前时间并且进一步与将下一时间的多个相应信号电荷读出至多个感测节点并行地执行将相应信号电压并行转换为相应数字值。在一个实施方案中，在当前时间并且进一步与将相应较早时间信号电压转换为相应较早时间数字值并行地执行多个TDI寄存器的读出以接收相应信号电荷。
多级电荷引导
图5A和图5B是被配置用于N＝4个TDI行操作的成像器像素阵列的列切片的一部分(分别为500和520)的相应实施方案。部分500示出了对应的N＝4感测节点108，其包括用于4个TDI行(未示出)的SN 1、SN 2、SN 3和SN 4。部分500示出了在单个级或层中包括CST 1、CST 2、CST 3和CST 4的N＝4CST 110，在配置上类似于图2的N＝3个TDI行实施方案的N＝3个CST 110。相反，部分520示出对应的N＝4个感测节点108和CST的多级配置522。这里，N＝4个CST 110定义了第二层或级，其包括邻近SN 502的CST 2-1、CST 2-2、CST 2-3和CST 2-4。具有SN通道的N个CST是级联的最后一层。注意，在相邻的相应通道之间存在通道停止216。此外，部分520包括CST的第一层524(前一层的实施例)，CST包括CST 1-1和CST 1-2，其供给第二层CST 110。因此，在图5B中，当与仅如图5A所示通过CST 1-CST 4 110直接解复用到列的四分之一时，为了良好的电荷传递，1-像素列经由CST 524的第一级逐渐解复用到列的一半，然后经由第二级110到列的另一半(即,四分之一)。
在部分500中，像素的最左侧的电荷经由CST 4被引导到最右侧，如单点虚线箭头506所指示的。然而，在部分520中，相同的电荷在两级中行进，每个传递包括比由单点虚线箭头506指示的总传递更小的传递。在部分520中，在部分520的级联(或多级)配置中，相同的电荷首先如双点虚线箭头526所指示的那样(较小的距离)行进到CST 1-2，然后如偶数虚线箭头528所指示的那样行进到CST 2-4。
在一个实施方案中，这种级联配置可以扩展到具有2^k个最后CST门的任何k个级，以便更好地进行电荷传递。在CST的级之间，在该实施方案中，不存在用于引导操作的通道停止，但是如上所述，在CST的最后一层110和SN 108之间存在通道停止216。
图6是示出用于N＝4TDI行操作的两级配置的操作时序600的图，例如用于图5B的配置。操作时序600分别示出当前时间的TDI行1至4和下一时间的TDI行1的周期602、604、606、608和610。从图6可以看出：在CST 2-1和CST 2-2被计时为高的时间期间CST 1-1被计时为高(偶数虚线箭头612和614)；在CST 2-3和CST 2-4被计时为高的时间期间CST 1-2被计时为高(偶数虚线箭头616和618)；并且CST 2-x比CST1-x落后n行周期，其中n是CST 1-x和CST 2-x之间的ISO行数。
势垒植入(BIM)
图7是示出根据一个实施方案的高速电荷联接CMOS TDI成像器像素阵列700的列切片的示图，该像素阵列被配置用于N＝2TDI行操作并使用与势垒植入(BIM)702相关联的电荷引导门110。ISO行214包括附加门Cl-last 704和SET 706。图8是图7沿着线A-A’或B-B’的横截面图，示出了根据一个实施方案的成像器像素阵列700的一部分800，该部分包括电荷引导门CSTx，x＝1或2，对应于与势垒植入702相关联的CST 110中的一个。图9是示出当CST1和CST2分别被计时为高和低时沿着切割线A-A’和B-B’的模拟通道电位902和904的曲线图900。图10是示出根据一个实施方案的操作时序1000的图。操作时序1000涉及高速电荷联接CMOS TDI成像器像素阵列700。操作时序1000示出时序周期402、404、406和408，类似于图4的实施方案，但是其中N＝2，并且对于图7的实施方案中的结构具有不同的特定时序。操作时序1000进一步包括用于DC栅极SET 706之前的最后AC栅极电极Cl-last 704的时序。
在一个实施方案中，如图8中所示，部分800包括硅衬底802，其上承载具有栅极氧化物806的掩埋通道804。在栅极氧化物806上是各种栅极电极(统称为808)，包括用于四个相位时钟(Cl1、Cl2、03和Cl4)的电极和电荷引导门CSTx。BIM 702位于CSTx下方和栅极氧化物806下方的掩埋通道804中。BIM 702包括p型掺杂剂(例如，硼)以在栅极CSTx时钟为低电平时产生势垒。曲线图900示出了所得到的通道电位值的模拟。BIM 702的使用提供了帮助，使得电荷解复用是适当的，并且使得当其时钟为低电平时电荷不会在CST上泄漏。
在BIM实施方案中，对于单层非BIM实施方案，如图10中所示的时序与图4的时序不同。与没有BIM的CST不同，电荷不能存储在有BIM的CST下方。尽管在包括单层CST 110的实施方案中示出，BIM对于多级CST是有用的。
双向性
图11A和11B是示出根据相应实施方案配置用于双向操作的高速电荷联接CMOSTDI成像器1100A和1100B的框图。双向操作响应于由CMOS TDI成像器执行的扫描方向(例如，正向和反向)。在第一双向实施方案中，示出了CCD像素阵列1101，由单点虚线框标记，其包括多个TDI像素寄存器1102，在其各自的端联接有底部(正向)多个ISO寄存器1004和顶部(反向)多个ISO寄存器1006。
在一个实施方案中，相应ISO寄存器1104和1106包括CST 110。相应ISO寄存器1104和1106分别连接到包括SN 108、复位功能112和SF 116(图11A中未示出)的多个输出结构1108和1110，并且输出结构1104和1110分别联接到相应的多个S/H电容器阵列电路和列-并行ADC 1112和1114。
图11A示出了由偶数虚线标记的CMOS TDI成像器1100A的代表性列切片1116。列切片1116包括TDI像素寄存器1102的列子集、ISO寄存器1104和1106的列子集、输出结构1108和1110中的每一个的列子集以及S/H电容器阵列电路和列-并行ADC 1112和1114的每一个的列子集。TDI像素寄存器1102的列子集等同于M个TDI像素寄存器104。
在第二双向实施方案1100B中，CCD像素阵列1101的相应端处的相应输出结构1108和1110被复用到位于CMOS TDI成像器1100A的一端的S/H电容器阵列和列并行ADC 1112。
应当理解，图11A和11B是简化的，并且可以使用前面所示和描述的CST 110等和读出电路300，进行适当的调整来实施。
图12是示出根据一个实施方案的操作1200的流程图。在一个实施例中，由包括电路的装置执行该操作。在一个实施方案中，该装置包括如图1、2、7、11A和11B的相应实施方案中的任何一个所示的电路。在1202，操作执行多个(N个)TDI像素寄存器的读出，以在多个(N个)感测节点处接收相应信号电荷，其中，读出使用多个(N个)电荷引导门来将相应的电荷从相应的像素寄存器引导和解复用到多个感测节点。在1204，操作提供来自多个感测节点的输出，以产生相应数字值。在一个实施方案中，使用输出来执行多个感测节点的并行转换。在一个实施方案中，执行并行转换的操作包括：将相应信号电荷并行转换为相应信号电压；以及将相应信号电压并行转换为相应数字值。
在一个实施方案中，该方法包括并行地复位多个感测节点以接收相应信号电荷。并行地复位多个感测节点包括通过并行地复位栅极将多个感测节点清空至复位漏极电压。
在一个实施方案中，电荷被竖直地传递，由多个(N个)电荷引导门引导，以水平地解复用到多个感测节点。
在一个实施方案中，多个(N个)电荷引导门限定引导门的最后一级，并且操作包括以级联方式将电荷(例如，从TDI行)传递到引导门的前一级，以引导到引导门的最后一级。
在一个实施方案中，多个(N个)电荷引导门中的每个电荷引导门与(例如，接收)相应势垒植入(BIM)相关联，该势垒植入在每个电荷引导门时钟为低电平时限定势垒。
在一个实施方案中，使用多相图像寄存器时钟对像素寄存器中的相应像素寄存器、电荷引导门中的相应电荷引导门以及的多个(N个)ISO寄存器中的相应ISO寄存器进行计时，用于传递电荷。在一个实施方案中，相应栅电极(Clx)与时钟的相应相位相关联，其相应Clx是水平连续的，以消除对ISO寄存器中的相应Clx的x-y矩阵寻址。在一个实施方案中，在从多个(N个)电荷引导门中的相应电荷引导门延伸到多个(N个)感测节点中的相应感测节点的通道之间使用通道停止层，以避免ISO寄存器中的通道之间的电荷混合。
在一个实施方案中，每个感测节点联接到相应源极跟随器(SF)，以提供相应信号电压以用于转换为相应数字值。
在一个实施方案中，操作由高速CMOS TDI图像传感器执行，该高速CMOS TDI图像传感器包括以矩阵形式布置的多个CCD像素，其列切片包括多个TDI像素寄存器，多个ISO寄存器包括CST，多个输出结构包括多个感测节点、全局复位结构和多个SF，多个S/H电容器阵列以及多个列-并行ADC。
在双向实施方案中，正向感测节点联接在CCD像素阵列的一端；反向感测节点联接在CCD像素阵列的另一端；并且响应于扫描方向，使用正向感测节点和反向感测节点中的一个作为多个感测节点来执行操作。
实际实施方式可以包括本文所描述的任何或全部特征。这些和其他方面、特征和各种组合可以表示为用于执行功能的方法、装置、系统、构件，程序产品，以及以其他方式组合本文描述的特征。已经描述了许多实施方案。然而，将理解，在不脱离本文所描述的处理和技术的精神和范围的情况下，可以进行各种修改。此外，可以从所描述的处理中提供其他步骤，或者可以取消步骤，并且可以将其他部件添加到所描述的系统中，或者从所描述的系统中移除。因此，其他实施方案在所附权利要求的范围内。
在本说明书的整个描述和权利要求中，词语“包括”和“包含”以及它们的变体意味着“包括但不限于”，并且不旨在(也不)排除其他部件、整体或步骤。在整个说明书中，单数涵盖复数，除非上下文另有要求。具体地，在使用不定冠词的情况下，除非上下文另有要求，本说明应被理解为考虑复数和单数。
结合本发明的特定方面、实施方案或实施例描述的特征、整数、特性、或组应理解为适用于任何其他方面、实施方案或实施例，除非与其不兼容。本文公开的所有特征(包括任何附带的权利要求、摘要和附图)和/或如此公开的任何方法或处理的所有步骤可以以任何组合进行组合，除了其中至少一些这样的特征和/或步骤是相互排斥的组合。本发明不限于任何前述实施例或实施方案的细节。本发明延伸到本说明书(包括任何附带的权利要求、摘要和附图)中所公开的特征的任何新颖的一个或任何新颖的组合，或者延伸到所公开的任何方法或处理的步骤的任何新颖的一个或任何新颖的组合。

Claims (31)

1.一种方法，包括：
执行多个(N个)时间延迟积分(TDI)像素寄存器的读出，以在多个(N个)感测节点处接收相应信号电荷，其中，所述读出使用多个(N个)电荷引导门来将相应的电荷从相应的像素寄存器引导和解复用到所述多个感测节点；以及
提供来自所述多个感测节点的输出，以产生相应数字值。
2.根据权利要求1所述的方法，包括并行地复位所述多个感测节点以接收所述相应信号电荷。
3.根据权利要求2所述的方法，其中，并行地复位所述多个感测节点包括通过并行地复位栅极将所述多个感测节点清空至复位漏极电压。
4.根据权利要求1至3中任一项所述的方法，其中，所述电荷被竖直地传递，由所述多个(N个)电荷引导门引导，以水平地解复用到所述多个感测节点。
5.根据权利要求1至4中任一项所述的方法，其中，所述多个(N个)电荷引导门限定电荷引导门的最后一级，并且其中，所述方法包括以级联的方式将所述电荷传递到引导门的前一级，以引导到所述电荷引导门的最后一级。
6.根据权利要求1至5中任一项所述的方法，其中，所述多个(N个)电荷引导门中的每个电荷引导门接收相应势垒植入(BIM)，所述势垒植入在每个电荷引导门时钟为低电平时限定势垒。
7.根据权利要求1至6中任一项所述的方法，包括：
使用多相图像寄存器时钟对所述像素寄存器中的相应像素寄存器、所述电荷引导门中的相应电荷引导门以及多个(N个)隔离(ISO)寄存器中的相应隔离寄存器进行计时，以传递电荷；
使用与所述多相图像寄存器时钟的相应相位相关联的相应栅电极(Clx)，其相应Clx是水平连续的，以消除对所述ISO寄存器中的所述相应Clx的x-y矩阵寻址；以及
在从所述多个(N个)电荷引导门中的相应电荷引导门延伸到所述多个(N个)感测节点中的相应感测节点的通道之间使用通道停止层，以避免所述ISO寄存器中的通道之间的电荷混合。
8.根据权利要求4至6中任一项所述的方法，其中，为了将电荷从所述像素寄存器中的一个像素寄存器传递到所述电荷引导门中的对应电荷引导门，只有所述电荷引导门中的所述对应电荷引导门时钟为高电平，而所述多个(N个)电荷引导门的剩余电荷引导门时钟为低电平。
9.根据权利要求1至8中任一项所述的方法，其中，每个所述感测节点联接到相应源极跟随器(SF)，以提供所述相应信号电压以用于转换为所述相应数字值。
10.根据权利要求1至9中任一项所述的方法，其中，提供所述输出以执行所述多个感测节点的并行转换，以产生所述相应数字值。
11.根据权利要求10所述的方法，其中，执行所述并行转换包括：
将所述相应信号电荷并行转换为相应信号电压；以及
将所述相应信号电压并行转换为相应数字值。
12.根据权利要求11所述的方法，其中，转换所述相应信号电压包括以乒乓方式对采样和保持(S/H)电容器阵列电路进行以下操作：
将当前时间的相应参考电压并行地采样到所述相应S/H电容器阵列的相应第一参考电容器；
将相应较早时间信号电压并行地采样到相应信号电容器；以及
将来自在相应第二参考电容器处采样的所述相应较早时间参考电压和在所述信号电容器处采样的所述相应较早时间信号电压的相应相关双采样(CDS)电压并行地提供给相应列-并行模数转换器(ADC)，以产生相应较早时间数字值。
13.根据权利要求12所述的方法，进一步包括：
进一步并行地接收下一时间的所述相应参考电压至所述相应第二参考电容器和所述当前信号电压到所述相应信号电容器；以及
将来自在所述相应第一参考电容器处采样的所述相应当前参考电压和在所述信号电容器处采样的所述相应当前信号电压的相应CDS电压并行地提供给所述相应列-并行ADC，以产生所述相应当前数字值。
14.根据权利要求11至13中任一项所述的方法，其中，在当前时间并且进一步与将下一时间的多个相应信号电荷读出至所述多个感测节点并行地执行将所述相应信号电压并行转换为相应数字值。
15.根据权利要求1至14中任一项所述的方法，其中，在当前时间并且进一步与将相应较早时间信号电压转换为相应较早时间数字值并行地执行所述多个TDI寄存器的所述读出以接收所述相应信号电荷。
16.根据权利要求1至15中任一项所述的方法，其中，所述方法由高速CMOS TDI图像传感器执行，所述高速CMOS TDI图像传感器包括以CCD像素矩阵的形式布置的多个电荷联接设备(CCD)像素，所述CCD像素的列切片包括所述多个(N个)TDI像素寄存器；多个(N个)隔离(ISO)寄存器，包括所述多个(N个)CST；多个输出结构，包括所述多个(N个)感测节点、全局复位结构和多个SF；以及多个(N个)并行转换部件，每个并行转换部件包括S/H电容器阵列和列-并行ADC。
17.根据权利要求16所述的方法，其中：
正向感测节点联接在所述CCD像素矩阵的一端；
反向感测节点联接在所述CCD像素矩阵的另一端；且
响应于扫描方向，使用i)所述正向感测节点和ii)所述反向感测节点中的一者作为所述多个(N个)感测节点来执行所述方法。
18.一种装置，包括：
多个(N个)时间延迟积分(TDI)像素寄存器；
多个(N个)隔离(ISO)寄存器，包括联接到所述多个(N个)TDI像素寄存器的多个(N个)电荷引导门；
多个(N个)输出结构，包括多个(N个)感测节点，所述多个(N个)感测节点被联接以接收从所述多个(N个)TDI像素寄存器读出的相应信号电荷，所述相应信号电荷被所述多个(N个)电荷引导门引导和解复用，所述多个(N个)感测节点被联接以提供输出以产生数字值，
其中：
所述多个(N个)感测节点中的每一个配置有提供并行的复位功能的电路；且
所述多个(N个)感测节点中的每一个经由多个(N个)源极跟随器(SF)联接到多个(N个)采样和保持(S/H)电容器电路和多个(N个)列-并行模数转换器(ADC)，以并行地产生用于每个所述相应信号电荷的所述相应数字值。
19.根据权利要求18所述的装置，其中，所述电荷被竖直地传递，由所述多个(N个)电荷引导门引导，以水平地解复用到所述多个感测节点。
20.根据权利要求18或19所述的装置，其中，所述多个(N个)电荷引导门限定电荷引导门的最后一级，并且其中，所述装置包括以级联的方式联接到所述TDI像素寄存器和所述电荷引导门的最后一级的前一级引导门，以将所述电荷引导到所述电荷引导门的最后一级。
21.根据权利要求18或19所述的装置，其中，所述多个(N个)电荷引导门中的每个电荷引导门接收相应势垒植入(BIM)，所述势垒植入在每个电荷引导门时钟为低电平时限定势垒。
22.根据权利要求18至21中任一项所述的装置，包括：
多相图像寄存器时钟，对所述像素寄存器中的相应像素寄存器、所述电荷引导门中的相应电荷引导门以及所述ISO寄存器中的相应ISO寄存器进行计时，用于传递所述电荷；
相应栅电极(Clx)，与所述多相图像寄存器时钟的相应相位相关联，其相应Clx是水平连续的，以消除对所述ISO寄存器中的所述相应Clx的x-y矩阵寻址；以及
通道停止层，在从所述多个(N个)电荷引导门中的相应电荷引导门延伸到所述多个(N个)感测节点中的相应感测节点的通道之间，以避免所述ISO寄存器中的通道之间的电荷混合。
23.根据权利要求19至21中任一项所述的装置，被配置为将电荷从所述像素寄存器中的一个像素寄存器传递到所述电荷引导门中的对应电荷引导门，所述装置仅将所述电荷引导门中的所述对应电荷引导门时钟设置为高电平，而将所述多个(N个)电荷引导门的剩余电荷引导门时钟设置为低电平。
24.根据权利要求16至23中任一项所述的装置，其中，所述感测节点中的每一个经由SF联接到所述相应的S/H电容器，用于CDS操作。
25.根据权利要求23和24中任一项所述的装置，其中，所述装置被配置为将下一时间相应信号电荷读出到所述感测节点，而所述列-并行ADC转换来自当前时间的所述相应信号电荷。
26.根据权利要求25所述的装置，其中，所述感测节点中的每一个经由相应的S/H电容器阵列联接到所述列-并行ADC，所述阵列中的每一个包括用于乒乓式S/H操作的两个参考电容器和信号电容器。
27.根据权利要求26所述的装置，其中，所述相应S/H电容器阵列共同操作，以：
将当前时间的相应参考电压并行地采样到所述相应S/H电容器阵列的相应第一参考电容器；
将相应较早时间信号电压并行地采样到相应信号电容器；且
将来自在相应第二参考电容器处采样的所述相应较早时间参考电压和在所述信号电容器处采样的所述相应较早时间信号电压的相应CDS电压并行地提供给相应列-并行ADC，以产生所述相应较早时间数字值。
28.根据权利要求27所述的装置，其中，所述相应S/H电容器阵列进一步共同操作，以：
进一步并行地，接收所述下一时间相应参考电压到所述相应第二参考电容器和所述当前信号电压到所述相应信号电容器；且
将来自在所述相应第一参考电容器处采样的所述相应当前参考电压和在所述信号电容器处采样的所述相应当前信号电压的相应CDS电压并行地提供给相应列-并行ADC，以产生所述相应当前数字值。
29.根据权利要求18至28中任一项所述的装置，包括互补金属氧化物半导体(CMOS)TDI图像传感器，其中，多个电荷联接设备(CCD)像素以CCD像素矩阵的形式布置，其中，所述CCD像素的列切片包括所述多个(N个)TDI像素寄存器；所述多个(N个)ISO寄存器，包括所述多个(N个)CST；所述多个(N个)输出结构，包括所述多个(N个)感测节点；全局复位结构，提供所述并行复位功能；和所述多个(N个)SF；所述多个(N个)S/H电容器阵列以及所述多个所述(N个)列-并行ADC。
30.根据权利要求29所述的装置，包括：
正向感测节点，联接在所述CCD像素矩阵的第一端；以及
反向感测节点，联接在所述CCD像素矩阵的第二端；
用于双向操作；以及
其中，响应于扫描方向，i)所述正向感测节点和ii)所述反向感测节点中的一者选择性地限定所述多个(N个)感测节点。
31.一种装置，包括被配置为执行根据权利要求1至17中任一项的方法的电路。
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