JP4987301B2 - 隣接画素のセンシングノードを共有するcmosイメージセンサ - Google Patents
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Description
3)「C」期間は、リセットトランジスタM11がターン−オン状態、トランスファートランジスタM21がターン−オフ状態に続けて維持され、セレクトトランジスタM41がターン−オンされることによって、センシングノードAにより駆動されるドライブトランジスタM31及びセレクトトランジスタM41を介してリセット電圧レベルを伝達する期間である。(reset level transfer 期間)
4)「D」期間は、リセットトランジスタM11がターン−オフされることによって、「C」期間で発生したリセット電圧レベルを安定させる期間である。(reset level settling 期間)
5)「E」期間は、「D」期間からのリセット電圧をサンプリングする期間である。(reset level sampling 期間)
6)「F」期間は、リセットトランジスタM11及びセレクトトランジスタM41がそれぞれターン−オフ、ターン−オン状態に維持され、トランスファートランジスタM21がターン−オンされることによって、「B」期間の間フォトダイオード101で集積された光電荷によるデータ電圧がセンシングノードAに伝達されてセンシングノードAにより駆動されるドライブトランジスタM31及びセレクトトランジスタM41により、データ電圧を伝達する期間である。(data level transfer 期間)
7)「G」期間は、トランスファートランジスタM21がターン−オフされることによって、「F」期間で発生したデータ電圧を安定させる期間である。(data level settling 期間)
8)「H」期間は、「G」期間のデータ電圧をサンプリングする期間である。(data level sampling 期間)
「E」期間及び「H」期間でそれぞれサンプリングされるリセット電圧及びデータ電圧は、図1のアナログ−デジタル変換器30に出力されてデジタル信号に変換され、デジタル信号に変換されたそれら2つの電圧値の差が、フォトダイオード101から受け取ったイメージに対するCMOSイメージセンサの出力イメージ値(イメージデータ)になる。
さらに、本発明の第3のCMOSイメージセンサは、複数の単位画素を有する画素アレイと、第1画素の第1センシングノードを、現在スキャンしていない第2画素の第2センシングノードと相互接続するスイッチング素子と、を備え、前記各単位画素が、外部の光を吸収して光電荷を生成するフォトダイオードと、前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、前記センシングノードをリセットさせるリセットトランジスタと、前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、一側が前記出力部に接続するセレクトトランジスタと、を備えたことを特徴としている。
Claims (18)
- ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイを備え、
各単位画素が、
外部の光を吸収して光電荷を生成するフォトダイオードと、
該フォトダイオードから光電荷を受け取るセンシングノードと、を備え、
現在スキャンしているラインのライン選択信号に応答して、現在スキャン中であるラインの第1画素の第1センシングノードと、1つ前のスキャンでスキャンされたラインの第2画素の第2センシングノードとが、一体として、現在スキャン中であるラインの前記第1画素のフォトダイオードからのみ光電荷を受け取ることを特徴とするCMOSイメージセンサ。 - ラインスキャン方式がローベーススキャン方式であり、
現在スキャン中であるローの前記第1画素の前記第1センシングノードが、1つ前にスキャンされたローの前記第2画素の前記第2センシングノードと共に、現在スキャン中であるローの前記第1画素の前記フォトダイオードからのみ光電荷を受け取ることを特徴とする請求項1に記載のCMOSイメージセンサ。 - 前記第1及び第2センシングノード間の共有が、同じカラム上の最隣接画素間で行われることを特徴とする請求項2に記載のCMOSイメージセンサ。
- ラインスキャン方式がカラムベーススキャン方式であり、
現在スキャン中であるカラムの前記第1画素の前記第1センシングノードが、1つ前にスキャンされたカラムの前記第2画素の前記第2センシングノードと共に、現在スキャン中であるカラムの前記第1画素の前記フォトダイオードからのみ光電荷を受け取ることを特徴とする請求項1に記載のCMOSイメージセンサ。 - 前記第1及び第2センシングノード間の共有が、同じロー上の最隣接画素間で行われることを特徴とする請求項4に記載のCMOSイメージセンサ。
- 現在スキャン中であるラインの前記ライン選択信号によって制御され、前記第1及び第2センシングノードを相互接続するスイッチング素子をさらに備えることを特徴とする請求項1に記載のCMOSイメージセンサ。
- ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイと、
選択信号に応答し、この信号により選択された第1画素の第1センシングノードと、前記第1画素に隣接する選択されていない第2画素の第2センシングノードとを相互接続するスイッチング素子と、を備え、
各単位画素が、
外部の光を吸収して光電荷を生成するフォトダイオードと、
該フォトダイオードから光電荷を受け取るセンシングノードと、
前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、
前記センシングノードをリセットさせるリセットトランジスタと、
前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、
一側が前記出力部に接続し、選択信号に応答してスイッチングしてアドレッシングを行うセレクトトランジスタと、を含むことを特徴とするCMOSイメージセンサ。 - 前記スイッチング素子が、選択された前記第1画素の前記第1センシングノードと隣接する前記第2画素の前記第2センシングノードとの間にソース−ドレイン経路を形成し、ゲートに前記選択信号が入力されるNMOSトランジスタであることを特徴とする請求項7に記載のCMOSイメージセンサ。
- 前記画素アレイが、ローベーススキャン方式で駆動され、
前記第1及び前記第2画素が、同じカラム上の最隣接する画素であることを特徴とする請求項7に記載のCMOSイメージセンサ。 - 前記画素アレイがカラムベーススキャン方式で駆動され、
前記第1及び前記第2画素が、同じロー上の最隣接する画素であることを特徴とする請求項7に記載のCMOSイメージセンサ。 - 前記セレクトトランジスタが、
一側が前記出力部に接続し、他側が出力端に接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。 - 前記出力部が、
一側が第1電源端に接続し、他側が前記セレクトトランジスタの一側に接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。 - 前記リセットトランジスタが、
一側が第1電源端に接続し、他側が前記センシングノードに接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。 - 前記トランスファートランジスタが、一側が前記フォトダイオードに接続し、他側が前記センシングノードに接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。
- 前記スイッチング素子が、前記第1及び第2センシングノードを直接接続することを特徴とする請求項6に記載のCMOSイメージセンサ。
- 前記スイッチング素子が、選択された前記第1画素の前記第1センシングノードを隣接する前記第2画素の前記第2センシングノードに直接接続することを特徴とする請求項7に記載のCMOSイメージセンサ。
- 複数の単位画素を有する画素アレイと、
現在スキャン中である第1画素の第1センシングノードを、現在スキャンしていない第2画素の第2センシングノードと相互接続するスイッチング素子と、を備え、
前記各単位画素が、
外部の光を吸収して光電荷を生成するフォトダイオードと、
前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、
前記センシングノードをリセットさせるリセットトランジスタと、
前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、
一側が前記出力部に接続するセレクトトランジスタと、を備えたことを特徴とするCMOSイメージセンサ。 - 前記スイッチング素子が、前記第1画素の前記第1センシングノードを前記第2画素の前記第2センシングノードに直接接続することを特徴とする請求項17に記載のCMOSイメージセンサ。
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