JP4987301B2 - 隣接画素のセンシングノードを共有するcmosイメージセンサ - Google Patents

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Description

本発明は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサに関し、特に、センシングノードの貯蔵容量を増大させることができるCMOSイメージセンサの画素アレイ(pixel array)に関する。

一般に、イメージセンサとは、光に反応する半導体の性質(光電変換)を用いて、イメージを捕捉する(capture)装置(素子)である。自然に存在する被写体の各部分は、光の強度(明るさ)及び波長が相互に異なっており、これを感知するイメージセンサの各画素では異なる電気的な値を生成するが、この電気的な値を信号処理が可能なレベルにすることがイメージセンサの役割である。

図1は、通常のCMOSイメージセンサに関する構成を示すブロック図である。CMOSイメージセンサは、CMOSイメージセンサの全体的な動作を制御し、外部システムに対するインターフェース(interface)の役割を担う制御及び外部システムインターフェース部10、光に反応する性質を極大化させるように形成された画素が横N個、縦M個にアレイ状に配置されて外部から入るイメージに関する情報、即ち光を感知する画素アレイ部20、センサの各画素で生成されたアナログ電圧をデジタルシステムで処理が可能になるように、デジタル電圧に変換するアナログ−デジタル変換器(Analog-digital converter)30、及び、アナログ−デジタル変換器30の出力に応答し、デジタル化された画素のイメージ信号値をデジタルデータとして貯蔵するバッファ40を備えている。そして、アナログ−デジタル変換器30は、各画素で感知した電圧と比べるのに用いられる、クロックによって線形的に減少するランプ(ramp)状の比較基準電圧を作り出すデジタル−アナログ変換器(Digital-Analog converter、以下、DACという)31及び画素アレイ20から出力される感知電圧(アナログ電圧)とDAC31から出力される比較基準電圧とを比べ、比較基準電圧が画素電圧よりも大きい間、制御及び外部システムインターフェース部10から出力されるカウンタ値をバッファ40に書き込み可能にする書き込み可能信号を出力するN個の配列で構成された電圧比較器32を備えている。

上記のような構成のCMOSイメージセンサが高画質のイメージ生成のために相互関連された二重サンプリング方式(correlated double sampling method、以下、CDSという)を採用する場合、図2に示されているように、画素アレイのうち、それぞれの単位画素100、120は、1個のフォトダイオードと4個のトランジスタとでそれぞれ構成される。4個のトランジスタは、フォトダイオード101によって生成された光電荷をセンシングノードAに伝送するトランスファートランジスタM21と、次の信号検出のためにセンシングノードAに貯蔵されている電荷を排出するリセットトランジスタM11と、ソースフォロワー(source follower)の役割を担うドライブトランジスタM31と、スイッチングによってアドレッシングを可能とするセレクトトランジスタM41とである。

ここで、CDSとは、単位画素を構成するリセットトランジスタM11をターン−オン(turn-on)、トランスファートランジスタM21をターン−オフ(turn-off)させて、リセット時の電圧(リセット電圧)を取得し、その次に、リセットトランジスタM11をターン−オフさせた状態でトランスファートランジスタM21をターン−オンさせて、フォトダイオード101によって生成された電荷を読み出し、これによる電圧(データ電圧)を取得した後、リセット電圧とデータ電圧との差を純粋なイメージデータとして採用する方式を意味する。

図3は、図2の単位画素構成で各トランジスタを制御する信号に関する制御タイミングを示すタイミングチャートである。これを参照して単位画素100の動作を期間毎に説明する。

1)図3において、「A」期間は、トランスファートランジスタM21及びリセットトランジスタM11がターン−オンされ、セレクトトランジスタM41がターン−オフされて、フォトダイオード101を完全に空乏(fully depletion)させる期間である。

2)「B」期間は、ターン−オンされたトランスファートランジスタM21が再びターン−オフされることによって、フォトダイオード101で光を吸収して光電荷を生成し、生成された光電荷を集積する期間である。(「B」期間は、リセットトランジスタM11及びセレクトトランジスタM41の状態と関係なしに、トランスファートランジスタM21が再びターン−オンされるまで維持される。)
3)「C」期間は、リセットトランジスタM11がターン−オン状態、トランスファートランジスタM21がターン−オフ状態に続けて維持され、セレクトトランジスタM41がターン−オンされることによって、センシングノードAにより駆動されるドライブトランジスタM31及びセレクトトランジスタM41を介してリセット電圧レベルを伝達する期間である。(reset level transfer 期間)
4)「D」期間は、リセットトランジスタM11がターン−オフされることによって、「C」期間で発生したリセット電圧レベルを安定させる期間である。(reset level settling 期間)
5)「E」期間は、「D」期間からのリセット電圧をサンプリングする期間である。(reset level sampling 期間)
6)「F」期間は、リセットトランジスタM11及びセレクトトランジスタM41がそれぞれターン−オフ、ターン−オン状態に維持され、トランスファートランジスタM21がターン−オンされることによって、「B」期間の間フォトダイオード101で集積された光電荷によるデータ電圧がセンシングノードAに伝達されてセンシングノードAにより駆動されるドライブトランジスタM31及びセレクトトランジスタM41により、データ電圧を伝達する期間である。(data level transfer 期間)
7)「G」期間は、トランスファートランジスタM21がターン−オフされることによって、「F」期間で発生したデータ電圧を安定させる期間である。(data level settling 期間)
8)「H」期間は、「G」期間のデータ電圧をサンプリングする期間である。(data level sampling 期間)
「E」期間及び「H」期間でそれぞれサンプリングされるリセット電圧及びデータ電圧は、図1のアナログ−デジタル変換器30に出力されてデジタル信号に変換され、デジタル信号に変換されたそれら2つの電圧値の差が、フォトダイオード101から受け取ったイメージに対するCMOSイメージセンサの出力イメージ値(イメージデータ)になる。

上述したような従来の単位画素100動作は、他の全ての単位画素においても同様に行われ、このような単位画素がアレイ状に配列されている画素アレイの駆動は、ロー(row:「行」とも記す)ベーススキャン方式を採択した場合、最初のローから最後のローまで順次スキャンされることになる。

したがって、例えば、n−1番目のローの画素からデータを得た後、n番目のローからデータを得る時、n−1番目を含むそれ以前のローに該当するピクセルは、クリーン−アップ(clean-up)された後、再び光の集積(integration)を行うことになる。

一方、上述したように、各単位画素を構成しているフォトダイオードは、光電荷を生成及び集積する容量が大きければ、より良いイメージデータを得ることができるので、このために、フォトダイオードの面積を増大させる等の技術によってフィル−ファクター(fill-factor)を改善している。

しかし、高濃度不純物の拡散領域によって具現されるセンシングノードに関しては、フィル−ファクターの改善により増大した光電荷を十分に受け取ることができる容量にすることができず、所望の光感度を得ることができないという問題がある。

本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで受け取ることができるようにするために、選択された特定の画素が動作する時に、非選択の隣接する他の画素のセンシングノードを共有することによって、センシングノードの電荷貯蔵容量を増大させたCMOSイメージセンサを提供することにある。

上記の目的を達成するために、本発明の第1のCMOSイメージセンサは、ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイを備え、各単位画素が、外部の光を吸収して光電荷を生成するフォトダイオードと、該フォトダイオードから光電荷を受け取るセンシングノードと、を備え、現在スキャンしているラインのライン選択信号に応答して、現在スキャン中であるラインの第1画素の第1センシングノードと、1つ前のスキャンでスキャンされたラインの第2画素の第2センシングノードとが、一体として、現在スキャン中であるラインの前記第1画素のフォトダイオードからのみ光電荷を受け取ることを特徴としている。

また、本発明の第2のCMOSイメージセンサは、ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイと、選択信号に応答し、この信号により選択された第1画素の第1センシングノードと前記第1画素に隣接する選択されていない第2画素の第2センシングノードとを相互接続するスイッチング素子と、を備え、各単位画素が、外部の光を吸収して光電荷を生成するフォトダイオードと、該フォトダイオードから光電荷を受け取るセンシングノードと、前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、前記センシングノードをリセットさせるリセットトランジスタと、前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、一側が前記出力部に接続し、選択信号に応答してスイッチングしてアドレッシングを行うセレクトトランジスタと、を含むことを特徴としている。
さらに、本発明の第3のCMOSイメージセンサは、複数の単位画素を有する画素アレイと、第1画素の第1センシングノードを、現在スキャンしていない第2画素の第2センシングノードと相互接続するスイッチング素子と、を備え、前記各単位画素が、外部の光を吸収して光電荷を生成するフォトダイオードと、前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、前記センシングノードをリセットさせるリセットトランジスタと、前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、一側が前記出力部に接続するセレクトトランジスタと、を備えたことを特徴としている。

本発明のCMOSイメージセンサによれば、選択されたラインの特定の画素が動作する時、非選択のラインの隣接する別の画素のセンシングノードを共有することによって、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで受け取ることができるようにする。すなわち、隣接画素間のセンシングノードの共有によりセンシングノードの電荷貯蔵容量を増大させ、高品質、高画質のCMOSイメージセンサの具現が可能となる。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図4は、本発明の実施の形態に係るCMOSイメージセンサの画素アレイの構成の一部を示す回路図であって、複数の単位画素がロー及びカラム方向にマトリックス状に配列された画素アレイの中から、同じカラム上で隣り合っている3個の単位画素を示したものである。

本実施の形態に係るCMOSイメージセンサでは、従来の構成と同様に、複数の単位画素がロー及びカラム方向にマトリックス状に配列されて画素アレイを構成しており、画素アレイのいずれかのライン(ローまたはカラム)に沿って、順次信号を読み出す処理(スキャン)が行われるラインスキャン方式で駆動する。本実施の形態が従来の技術と異なる点は、現在スキャン中であるライン(例えば、図4のn行)の画素のセンシングノード(例えば、図4のセンシングノードSN2)は、1つ前のスキャンでスキャンされたラインの画素のセンシングノード(例えば、図4のセンシングノードSN1)と共に、現在スキャン中であるラインの画素のフォトダイオード(例えば、図4のフォトダイオードPD2)から光電荷を受け取ることである。この2つのセンシングノードが共に用いられることを、センシングノードの共有とも記す。

図4は、ラインスキャン方式がローベーススキャン方式である場合の実施の形態であり、センシングノード間の共有は、同じカラム上の最隣接画素間で行われる。仮に、ラインスキャン方式がカラムベーススキャン方式であれば、センシングノード間の共有は、同じロー上の最隣接画素間で行われるようにする。

ライン選択信号に制御されて隣接する画素のセンシングノードを接続するスイッチング素子によりセンシングノードの共有が具現され、このために、図4の実施の形態において、スイッチング素子は、選択された画素のセンシングノードSN2と隣接する別の画素のセンシングノードSN1との間にソース−ドレイン経路が接続され、ゲートに現在スキャン中であるローのロー選択信号Sx2が入力されるNMOSトランジスタM400として具現されている。

図4に示した本発明の実施の形態に係るCMOSイメージセンサをより詳細に説明する。

図4は、ロースキャン方式を採用した場合の回路図であって、n−1行、n行及びn+1行の3つのローといずれかのカラムに対応する3個の単位画素だけを示したものである。

n行の単位画素に対する構成を説明すると、n行の単位画素は、外部の光を吸収して光電荷を生成する光電荷生成部PD2と、光電荷生成部PD2から光電荷を受け取るセンシングノードSN2と、光電荷生成部PD2からの光電荷をセンシングノードSN2に伝達する伝達部M421と、センシングノードSN2をリセットさせるリセット部M422と、センシングノードSN2に対応する電気的信号を出力する出力部M423、及び一側が出力部M423に接続され、ロー選択信号Sx2に応答し、スイッチングの役割をしてアドレッシングを行うアドレッシング部M424を備えている。光電荷生成部PD2は、フォトダイオードで構成されており、アドレッシング部M424は、一側が出力部に接続し、他側が出力端(output line)に接続するNMOSトランジスタで構成されており、出力部は、一側が第1電源端Vccに接続し、他側がアドレッシング部M424の一側に接続するNMOSトランジスタで構成されており、リセット部M422は、一側が第1電源端Vccに接続し、他側がセンシングノードに接続するNMOSトランジスタで構成されており、伝達部M421は、一側が光電荷生成部PD2に接続し、他側がセンシングノードSN2に接続するNMOSトランジスタで構成されている。

n−1行及びn+1行の単位画素も実質的に同じ構成を有する。

さらに、本実施の形態に係るCMOSイメージセンサは、選択された画素に対するセンシングノードの貯蔵容量を増大させるために、ロー選択信号に応答して、前にスキャンされた隣接した別の画素のセンシングノードと選択された画素のセンシングノードとを相互接続するスイッチング素子M400、M450を備えている。具体的には、スイッチング素子は、選択された画素のセンシングノードSN2と隣接する別の画素のセンシングノードSN1との間にソース−ドレイン経路が形成され、ゲートにロー選択信号が入力されるNMOSトランジスタとして構成されている。

例えば、n行の画素が選択されてスキャンされていると、1つ前にスキャンされたn−1行の画素のセンシングノードSN1とn行の画素のセンシングノードSN2とが共有されて、n行の画素のフォトダイオードPD2から光電荷を受け取る。

その結果、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで十分に受け取ることができる。

尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

CMOSイメージセンサの構成を示すブロック図である。 従来の技術に係るCMOSイメージセンサの画素アレイの構成を示す図である。 図2の単位画素に対する制御信号のタイミングチャートである。 本発明の実施の形態に係るCMOSイメージセンサの画素アレイの一部の構成を示す回路図である。

Claims (18)

  1. ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイを備え、
    各単位画素が、
    外部の光を吸収して光電荷を生成するフォトダイオードと、
    該フォトダイオードから光電荷を受け取るセンシングノードと、を備え、
    現在スキャンしているラインのライン選択信号に応答して、現在スキャン中であるラインの第1画素の第1センシングノードと、1つ前のスキャンでスキャンされたラインの第2画素の第2センシングノードとが、一体として、現在スキャン中であるラインの前記第1画素のフォトダイオードからのみ光電荷を受け取ることを特徴とするCMOSイメージセンサ。
  2. ラインスキャン方式がローベーススキャン方式であり、
    現在スキャン中であるローの前記第1画素の前記第1センシングノードが、1つ前にスキャンされたローの前記第2画素の前記第2センシングノードと共に、現在スキャン中であるローの前記第1画素の前記フォトダイオードからのみ光電荷を受け取ることを特徴とする請求項1に記載のCMOSイメージセンサ。
  3. 前記第1及び第2センシングノード間の共有が、同じカラム上の最隣接画素間で行われることを特徴とする請求項2に記載のCMOSイメージセンサ。
  4. ラインスキャン方式がカラムベーススキャン方式であり、
    現在スキャン中であるカラムの前記第1画素の前記第1センシングノードが、1つ前にスキャンされたカラムの前記第2画素の前記第2センシングノードと共に、現在スキャン中であるカラムの前記第1画素の前記フォトダイオードからのみ光電荷を受け取ることを特徴とする請求項1に記載のCMOSイメージセンサ。
  5. 前記第1及び第2センシングノード間の共有が、同じロー上の最隣接画素間で行われることを特徴とする請求項4に記載のCMOSイメージセンサ。
  6. 現在スキャン中であるラインの前記ライン選択信号によって制御され、前記第1及び第2センシングノードを相互接続するスイッチング素子をさらに備えることを特徴とする請求項1に記載のCMOSイメージセンサ。
  7. ロー及びカラム方向にマトリックス状に配列された複数の単位画素を含む画素アレイと、
    選択信号に応答し、この信号により選択された第1画素の第1センシングノードと、前記第1画素に隣接する選択されていない第2画素の第2センシングノードとを相互接続するスイッチング素子と、を備え、
    各単位画素が、
    外部の光を吸収して光電荷を生成するフォトダイオードと、
    該フォトダイオードから光電荷を受け取るセンシングノードと、
    前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、
    前記センシングノードをリセットさせるリセットトランジスタと、
    前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、
    一側が前記出力部に接続し、選択信号に応答してスイッチングしてアドレッシングを行うセレクトトランジスタと、を含むことを特徴とするCMOSイメージセンサ。
  8. 前記スイッチング素子が、選択された前記第1画素の前記第1センシングノードと隣接する前記第2画素の前記第2センシングノードとの間にソース−ドレイン経路を形成し、ゲートに前記選択信号が入力されるNMOSトランジスタであることを特徴とする請求項7に記載のCMOSイメージセンサ。
  9. 前記画素アレイが、ローベーススキャン方式で駆動され、
    前記第1及び前記第2画素が、同じカラム上の最隣接する画素であることを特徴とする請求項7に記載のCMOSイメージセンサ。
  10. 前記画素アレイがカラムベーススキャン方式で駆動され、
    前記第1及び前記第2画素が、同じロー上の最隣接する画素であることを特徴とする請求項7に記載のCMOSイメージセンサ。
  11. 前記セレクトトランジスタが、
    一側が前記出力部に接続し、他側が出力端に接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。
  12. 前記出力部が、
    一側が第1電源端に接続し、他側が前記セレクトトランジスタの一側に接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。
  13. 前記リセットトランジスタが、
    一側が第1電源端に接続し、他側が前記センシングノードに接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。
  14. 前記トランスファートランジスタが、一側が前記フォトダイオードに接続し、他側が前記センシングノードに接続するNMOSトランジスタで構成されることを特徴とする請求項7に記載のCMOSイメージセンサ。
  15. 前記スイッチング素子が、前記第1及び第2センシングノードを直接接続することを特徴とする請求項6に記載のCMOSイメージセンサ。
  16. 前記スイッチング素子が、選択された前記第1画素の前記第1センシングノードを隣接する前記第2画素の前記第2センシングノードに直接接続することを特徴とする請求項7に記載のCMOSイメージセンサ。
  17. 複数の単位画素を有する画素アレイと、
    現在スキャン中である第1画素の第1センシングノードを、現在スキャンしていない第2画素の第2センシングノードと相互接続するスイッチング素子と、を備え、
    前記各単位画素が、
    外部の光を吸収して光電荷を生成するフォトダイオードと、
    前記第1画素のフォトダイオードからのみ光電荷を前記センシングノードに伝達するトランスファートランジスタと、
    前記センシングノードをリセットさせるリセットトランジスタと、
    前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力部と、
    一側が前記出力部に接続するセレクトトランジスタと、を備えたことを特徴とするCMOSイメージセンサ。
  18. 前記スイッチング素子が、前記第1画素の前記第1センシングノードを前記第2画素の前記第2センシングノードに直接接続することを特徴とする請求項17に記載のCMOSイメージセンサ。
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