KR20130069614A - 아날로그 및 디지털 합산을 가지는 스와이프 선형 이미지 센서 및 대응하는 방법 - Google Patents

Abstract

본 발명은 신호 통합을 가지는 스캐닝 선형 이미지 센서들에 관련되는데, 여기서 관측된 장면의 포인트들의 라인의 이미지는, 장면이 라인들에 수직으로 센서를 거쳐 이동할 때 장면의 동일한 라인을 연속적으로 관측하는 복수의 감광성 라인들에 의해 취해지는 연속적인 이미지들의 가산에 의해 재구성된다. 본 발명에 따른 센서는 N 개의 라인들의 M 개의 그룹들로 그루핑된 전하 전달 픽셀들 (P_{m ,i,j})을 이용한다; 각 그룹 내에서 아날로그 전하 합산이 수행된다; 이들 합산의 결과들은 각 그룹과 연관된 판독 회로들 (READ_m) 에 의해 판독되고, 그 후 디지털화되며, 그리고 다른 그룹들의 합산 결과들에 가산된다.

Description

아날로그 및 디지털 합산을 가지는 스와이프 선형 이미지 센서 및 대응하는 방법{SWIPE LINEAR IMAGE SENSOR WITH ANALOG AND DIGITAL SUMMATION AND CORRESPONDING METHOD}

본 발명은 신호 통합을 가지는 스캐닝 선형 이미지 센서들 (또는 "시간 지연 통합 선형 센서들 (Time Delay Integration Linear Sensors)" 이라는 표현으로부터의 TDI 센서들) 에 관련되는데, 여기서 관측된 장면으로부터의 포인트들의 라인의 이미지는, 장면이 라인들에 수직으로 센서를 거쳐 이동할 때 장면의 동일한 라인을 연속적으로 관측하는 복수의 감광성 라인들에 의해 취해지는 연속적인 이미지들의 가산에 의해 재구성된다.

예를 들어, 이러한 센서들은 위성-기반 지구 관측 시스템들에서 이용된다. 이들은 감광성 픽셀들의 복수의 라인들을 포함한다; 상이한 라인들의 제어 회로들의 (노출 시간 및 광발생된 (photogenerated) 전하들의 판독을 위한 시간의 제어를 위한) 시퀀싱은, 센서의 모든 라인들이 관측된 장면의 단일 라인을 보도록 하는 방식으로 장면 및 센서의 상대적 이동에 대하여 동기화된다. 그러면, 발생된 신호들은 관측된 라인의 각 포인트에 대해서 포인트 대 포인트 방식으로 가산된다.

이론적인 신호/잡음 비는 센서의 라인들의 수 N 의 제곱근의 비율로 개선된다. 이러한 수는 애플리케이션 (산업용 제어, 지상 관측, 파노라믹 치과용 방사선학 (panoramic dental radiography) 또는 조영법 (mammography)) 에 의존하여 수 개의 라인들로부터 약 백개의 라인들까지로 변경될 수 있다.

전하 전달 센서들 (CCD 센서들) 에서는, 장면 및 센서의 상대적 움직임과 동기화하여, 픽셀들의 선행하는 라인 내에 발생 및 축적된 전하들을 픽셀들의 라인에 덤핑 (dump) 함으로써, 신호들은 판독 잡음 없이 자연스러운 방식으로 포인트 대 포인트로 가산된다. 그러면, 관측된 장면 라인에 의해 발생된 전하들의 N 배를 축적한 픽셀들의 마지막 라인은 출력 레지스터를 향해 전달되고 판독 단계 동안에 전기 전류 또는 전압으로 변환될 수 있다.

이러한 타입의 전하 전달 센서들은, 적어도 2 개의 레벨의 다결정 실리콘으로부터 제조된 인접한 전달 게이트들을 가지며 제 2 레벨이 부분적으로 제 1 레벨을 커버하는 종래의 기술들에서, 그리고 또한 단일 다결정 실리콘 게이트 레벨을 가지며 CMOS 로직 집적 회로들을 제조하는 오늘날의 방법들과 더 잘 호환되는 기술들에서 이미 이용중이다.

명확하게, 만일 각 픽셀이 N 개의 픽셀들로부터 수신된 전하들의 가산으로부터 야기된 전하들을 저장할 수 있어야 한다면, 이것은 각 픽셀이 자기 자신만의 전하들만을 저장하면 되는 것에 비하여 훨씬 더 높은 저장 용량을 가져야 한다. 그렇지 않으면, 픽셀의 포화라는 위험이 있을 수도 있다. 이것을 회피하기 위하여, 픽셀의 크기는 증가되어야 하며, 이를 통해서 센서의 해상도에 불리한 영향을 미칠 수도 있다.

다른 픽셀들로부터의 축적된 전하들을 수신하는 픽셀들이 포화의 과도한 위험성이 없이 전하들의 가산을 허용하면서 과도한 잡음 없이 전하 통합을 수행하기 위하여, 본 발명은 합산을 가지는 스캐닝 이미지 센서의 동작을 위한 방법을 제안하는데, 이 방법은 P 개의 감광성 픽셀들의 복수의 라인들에 의한 동일한 이미지 라인의 연속적인 동기화된 판독 및 상이한 라인들에 의해 판독되며 상기 동일한 이미지 라인에 대응하는 신호들의 픽셀 대 픽셀 합산을 허용한다. 이 방법에서, 픽셀들의 라인들은 복수의 그룹들로 분할되고; 라인들의 각 그룹 내에서, 상기 합산이 동일한 이미지 포인트에 대응하는 전하들의 점진적 축적 (progressive accumulation) 과 함께 픽셀 대 픽셀로 (컬럼 내의) 전하 전달에 의해 아날로그 방식으로 수행되며; 각 그룹의 마지막 라인의 픽셀들의 전하들은 상기 마지막 라인과 연관되는 판독 회로에 의해 판독되고; 상기 판독 회로가 각 픽셀에 대하여 전하-대-전압 변환을 수행하며; 상기 변환으로부터 야기된 아날로그 신호는 컬럼 도체에 의해 (컬럼 도체들의 수는 라인 당 픽셀들의 수와 동일하다), 각 컬럼에 대하여 각 아날로그 신호에, 다시 말하면 라인들의 각 그룹에 대응하는 디지털 값을 확립하는 대응하는 디지털화 회로를 향해 전송되고, 그리고 스캔 동안에 동일한 이미지 라인을 본 바 있는 라인들의 각각의 그룹들에 대응하는 복수의 디지털 값들은 각 컬럼 내에서 함께 가산되는 것이 제안된다.

따라서, 픽셀들의 그룹 내의 전하 전달 및 축적에 의한 저-잡음 아날로그 합산이 아날로그 합산들의 결과들의 디지털 합산과 통합되는데, 모든 이러한 합산들은 스캔 동안에 관측된 동일한 이미지 라인에 관련된다.

더 상세하게는, 본 발명은, P 개의 감광성 픽셀들의 복수의 라인들에 의한 동일한 이미지 라인의 연속적인 동기화된 판독 및 상이한 라인들에 의해 판독된 신호들의 픽셀 대 픽셀 합산을 허용하는, 합산을 가지는 스캐닝 이미지 센서로서:

- 조사 (illumination) 에 비례하는 전하들을 생성하는 P 개의 픽셀들의 N 개의 라인들의 M 개의 그룹들의 어레이로서, 이러한 픽셀들은 랭크 (j) 의 컬럼 내의 P 개의 전하 전달 레지스터들 내에 배열되고, 여기서 j는 1 내지 P로 변화하여, 랭크 (m) (m = 1 내지 M) 의 그룹의 픽셀들 중 N-번째 라인의 랭크 (j) 의 픽셀 내에, 상기 그룹의 랭크 (j) 의 N 개의 픽셀들 내에 수집된 전하들의 점진적 축적을 허용하는, 상기 P 개의 픽셀들의 N 개의 라인들의 M 개의 그룹들의 어레이,

- 상기 픽셀들의 어레이 내의, 픽셀들의 그룹의 N-번째 라인의 P 개의 픽셀들 내에 수집된 전하들의 판독을 위한 P 개의 판독 회로들의 M 개의 라인들로서, 랭크 (m)의 라인의 상기 판독 회로들은 라인 내에 포지셔닝되고 상기 라인의 랭크 (j) (j = 1 내지 P) 의 각각의 판독 회로는 상이한 라인들의 랭크 (j) 의 모든 판독 회로들에 대해 공통되는 랭크 (j) 의 각각의 컬럼 도체에 접속되어, 픽셀들의 라인들의 임의의 그룹 중 N-번째 라인의 랭크 (j) 의 픽셀들 내에 축적된 전하들에 기초하여 아날로그 전기 신호를 상기 도체 상에 제공하는, 상기 P 개의 판독 회로들의 M 개의 라인들,

- 상기 픽셀들의 어레이 밖의, P 개의 디지털화 회로들의 M 개의 라인들로서, 상기 라인의 랭크 (j) 의 상기 디지털화 회로는 랭크 (j) 의 상기 컬럼 도체 상에 존재하는 아날로그 신호를 샘플링하기 위한 샘플러, 및 상기 아날로그 신호의 디지털 값을 공급하기 위한 아날로그-디지털 변환기를 포함하는, 상기 P 개의 디지털화 회로들의 M 개의 라인들, 및

- 변환기들로부터 획득되며, 관측된 이미지 라인 내의 랭크 (j) 의 동일한 이미지 포인트의 관측에 대응하는 복수의 아날로그 신호들 모두의 샘플링에 대응하는 디지털 값들을 함께 가산할 수 있는 디지털 값들의 합산 수단을 포함하는 것을 특징으로 하는 이미지 센서를 제안한다.

이러한 구조는, N 개의 연속적인 라인들 상의 아날로그 전하들의 합산을 아날로그 합산들의 결과들의 디지털 합산과 저잡음으로 통합하는데, 이러한 디지털 합산은 높은 속도가 달성되도록 허용한다.

픽셀들의 N 개의 라인들의 각 그룹 후에 배치되는 판독 회로들은 전하-대-전압 변환 회로들로써, 이에 의해 컬럼 내의 N 개의 픽셀들에 의해 축적된 전하들을 나타내는 포텐셜이 컬럼 도체로 전달될 수 있다. 이론적으로는, 이러한 판독 회로들은 전하 저장 노드, N-번째 라인의 픽셀의 전하들을 상기 저장 노드를 향해 덤핑하기 위한 전달 트랜지스터, 상기 저장 노드의 포텐셜을 재초기화하기 위한 트랜지스터, 상기 저장 노드 내의 전하들의 양을 나타내는 포텐셜을 발생시키기 위한 팔로워 (follower) 트랜지스터, 및 M 개 중에서 판독 회로들의 라인을 선택하고 상기 라인의 판독 회로들의 상기 팔로워 트랜지스터를, 포텐셜들이 디지털화 회로에서 샘플링되어야 할 시점에 각각의 컬럼 도체로 접속하기 위한 라인 선택 트랜지스터를 포함한다.

기본적 디지털화 회로의 샘플러 형성부는 먼저, 판독 회로의 상기 재초기화 트랜지스터에 인가되는 재초기화 펄스를 따르는 전압 기준 레벨을 저장하고, 그 후 상기 전달 트랜지스터에 인가되는 전달 펄스를 따르는 신호 레벨을 저장하기 위한 수단을 포함하는 것이 바람직한데; 그러면 상기 아날로그-디지털 변환기는 이러한 2 개의 레벨들 간의 차분을 변환한다. 재초기화 펄스 및 전달 펄스는 M 개의 라인들의 모든 판독 회로들에 대해 공통적인 것이 바람직하며, 이러한 펄스들의 주기성은 픽셀들의 일 라인 내의 전하들의 통합을 위하여 소요된 시간에 대응한다.

상기 합산 수단은 바람직하게 상기 디지털화 회로들 내에 분포된다. 그러므로, 랭크 (m) 의 라인의 랭크 (j) 의 기본적 디지털화 회로 내에 기본적 합산 수단이 존재하고; 이것이 랭크 (m) 의 라인들의 그룹의 전하들의 아날로그 합산의 변환으로부터 획득된 현재 디지털 값을 랭크 (m-1) 의 디지털화 회로들의 그룹으로부터 사전에 획득된 디지털 값에 가산한다.

각각의 상기 디지털화 회로 내에 존재하는 상기 아날로그-디지털 변환기는 바람직하게 비교기 및 카운터를 포함하는 램프 변환기 (ramp converter) 인데, 상기 카운터는 전압 램프가 상기 비교기의 입력에 인가되는 경우 상기 비교기가 트립될 때까지 고정된 레이트에서 카운팅한다. 라인 내의 랭크 (m) 의 그리고 컬럼 내의 랭크 (j) 의 디지털화 회로의 상기 카운터의 상기 출력은, 컬럼 내의 상기 동일한 랭크 (j) 의 그리고 라인 내의 랭크 (m+1) 의 디지털화 회로의 카운터의 입력에 접속됨으로써, 상기 램프의 종료시에 랭크 (m+1) 의 상기 회로의 상기 카운터의 콘텐츠가, N 개의 픽셀들의 그룹에 의해 수신되는 광의 양의 가산에 그리고 (상기 동일한 이미지 포인트를 본 바 있는 N 개의 픽셀들의 다른 그룹에 대응하는) 랭크 (m) 의 상기 카운터의 선행하는 콘텐츠에 대응하는 것이 바람직하다.

상기 판독 회로들의 라인은, 선택적 방식으로 N 개의 라인들의 그룹의 픽셀들의 마지막 라인과 후속하는 그룹의 픽셀들의 제 1 라인 사이의 전하들의 전달 또는 하나의 그룹의 픽셀들의 마지막 라인으로부터, 덤핑된 전하들의 판독 및 디지털화를 위한 저장 노드를 향하는 전하들의 덤핑을 허용하도록 구성된, 감광성일 수도 있고 또는 감광성이 아닐 수도 있는 픽셀들의 라인에 통합 (incorporate) 되도록 배열하는 것이 가능하다.

특정한 일 실시형태에서는, 랭크 (m) 의 픽셀들의 그룹 중 픽셀들의 N-번째 라인의 랭크 (j) 의 픽셀 내에 존재하는 전하들의 양을 검출하기 위한 수단이, 전하들의 양이 임계치를 초과하는 경우 라인 내의 랭크 (m) 의 그리고 컬럼 내의 랭크 (j) 의 판독 회로 내의 이들 전하들을 판독하거나, 또는 전하들의 양이 상기 임계치 미만인 경우 랭크 (m+1) 의 픽셀들의 그룹의 픽셀들의 제 1 라인을 향해 이들 전하들을 판독하지 않고 전달하기 위한 수단과 함께 제공된다.

판독 회로들의 라인은 감광성 픽셀들의 N-번째 라인 내에 통합될 수 있다.

N 개의 연속적 라인들 중 동일한 랭크 (j) 의 픽셀들에 대응하는 디지털 값들을 축적하는 랭크 (j) 의 축적기 레지스터 (accumulator register) 에서 라인의 랭크 (j) 의 픽셀에 대응하는 디지털 값을 합산하는 것이 이미 제안된 바 있다 (특허 제 FR 2906080 호) 에서 제안된 바 있다는 점이 주의되어야 한다. 이 방법에서는, 픽셀들은, 픽셀 내부에서 전하-대-전압 변환이 수행되는 활성 CMOS 픽셀들 (전하 전달 픽셀들 대신에) 이다. 결과적으로 얻어지는 아날로그 전압은 디지털 타입으로 변환되고, 스캐닝과 동기화된 신호 통합을 위한 신호들의 가산은 그 픽셀로부터 획득된 신호들의 디지털 가산들이다. 이러한 변환들 및 디지털 가산들은, 합산들의 더 큰 총 수는 유지하면서 디지털 가산들의 수를 감소시킴으로써, 본 발명에 의해 현저하게 감소될 매우 높은 잡음의 레벨을 야기한다.

본 발명의 다른 특징들 및 장점들은 첨부된 도면들을 참조하는 다음의 상세한 설명에 의해 밝혀질 것이다.
- 도 1 은 본 발명에 따르는 이미지 센서의 일반적인 아키텍처를 도시하고,
- 도 2 는 이 아키텍처의 일 변형을 도시하며,
- 도 3 은 판독 회로들이 감광성 픽셀들의 라인과 통합되는 변형의 세부 사항을 도시한다.

도 1 은 센서의 일반적인 아키텍처를 도시한다. 도면의 상부는 감광부이다. 감광부는 P 개의 감광성 픽셀들의 N 개의 라인들의 M 개의 그룹들을 포함한다. 그룹들은 1 내지 M 으로 넘버링된다. 픽셀들의 라인들의 그룹은 아래 첨자 1 내지 M 를 갖는 TDI 로 표시된다: TDI₁ 내지 TDI_M. 각각의 판독 회로는 다음과 같이 각각의 2 개의 연속적인 그룹들 사이에 배치된다: READ₁ 은 그룹 TDI₁ 과 연관되고 그룹 TDI₁ 과 그룹 TDI₂ 사이에 위치된다; 이와 유사하게, READ₂ 는 그룹 TDI₂ 와 연관되고, 이런 식으로 진행하여 READ_M 은 그룹 TDI_M 후에 위치되고 그룹 TDI_M 과 연관된다. 센서가 스캐닝의 어느 방향에서도 동등하게 동작하는 것이 바람직하다면, 회로 (READ₀) 가 그룹 TDI₁ 전에 선택적으로 제공될 수도 있다.

m 이 M 개 중의 한 그룹을 나타내는 아래 첨자인 각각의 그룹 TDI_m 은 P 개의 컬럼들 및 N 개의 라인들의 어레이로 구성된다; 관례에 의해, 픽셀 (P_{m ,i,j}) 는 랭크 (i) (i 는 1 내지 M으로 변한다) 의 라인의 랭크 (j) 의 (j는 1 내지 P로 변한다) 컬럼과의 교차점에서 랭크 (m) (m은 1 내지 M으로 변한다) 의 그룹 내에 위치된다. 픽셀들의 그리드는 컬럼 전하 전달 모드에서 동작하는 그리드이다; 다시 말하면, T의 지속 시간을 가지는 각각의 단위 통합 시간 후에, 이 시간 (T) 동안의 랭크 (i) 의 픽셀들의 라인의 조사에 의해 발생되는 전하들을 포함하는 이 라인 내에 존재하는 전하들은, 바로 상위 랭크 (i+1) 의 라인 내로 덤핑된다; 이것은, 랭크 (i-1) 의 직전 라인의 전하들이 랭크 (i) 의 라인으로 덤핑되고 랭크 (i+1) 의 라인으로 덤핑되었던 전하를 대체하도록 하는 방식으로 모든 라인들에 대해서 동시에 행해진다. 제 1 라인에 대해서는, 방출되어 버린 전하들은 대체되지 않으며, 그러므로 통합 기간의 종료시에는 시간 T 동안의 픽셀들 내의 광의 통합으로부터 기인한 전하들만이 존재한다; 랭크 (i) 의 라인에 대해서는, T의 지속 시간을 가지는 통합 시간의 종료시에 라인 내에 존재하는 전하들은 이미 지나간 바 있는 i 개의 통합 시간들 동안에 랭크들 (1 내지 i) 의 라인들 내에 통합된 전하들의 합이다. 이미지는 픽셀들의 i 개의 라인들이 i 개의 기간들 (T) 동안에 동일한 이미지 라인을 보는 방식으로 시간 (T) 과 동기되어 센서에 대해 이동된다.

동일한 이미지 라인의 N 개의 관측들의 축적에 대응하는, 마지막 라인의 전하들은, 각각의 통합 시간 후에 판독 회로 (READ_M) 내에 덤핑됨으로써, 그들이 거기서 판독될 수 있도록 한다; 바람직한 실시형태에서는, 전하들을 판독할 것인지 (그리고 후에 이들을 파괴할 것인지) 또는 반대로 통합을 계속하기 위하여 이들을 다음 랭크 (m+1) 의 라인들의 그룹들을 향해 전달할지를 선택하는 것이 가능하다는 것을 알 수 있고, 후자인 전달은 조사가 약한 곳에서는 유용하다.

이러한 방식으로 전하 전달을 허용하는 감광성 픽셀들의 배열들은 잘 알려져 있다; 그들은 픽셀들의 각 라인에 대해서 복수의 전극들을 이용하는데, 이러한 전극들은 픽셀들의 라인들을 따라서 연장하고, 이들에게는, 한 라인으로부터 다른 라인으로의 전하들의 움직임들이 그룹 내의 모든 라인들에 대해서, 심지어는 상이한 그룹들의 모든 라인들에 대해서 동시적이도록 하는 방식으로, 픽셀들의 각 라인에 대해서 동일한 2 개의 값들 사이에서 교번하는 포텐셜들이 공급된다. 전극들은 포텐셜 우물들 및 포텐셜 장벽들의 형성을, 그리고 한 우물로부터 다른 우물로의 전하들의 움직임도 제어한다. 이러한 전극들은 도시되지 않으며, 그리고 이미지의 스캐닝과 동기화되는 전하 전달들을 제공하는 전극들의 제어 신호들 또는 "제어 페이즈들 (phases)" 모두는 단순하게 용어 (Φ_TDI) 로 표시된다. Φ_TDI 페이즈들은 라인들의 모든 그룹들의 픽셀들의 모든 라인들에 대해서 동일하다.

몇몇의 종래의 전하 전달 픽셀 기술들은 제 2 레벨에 의해 (더 효율적인 전하 전달을 제공하기 위하여) 부분적으로 커버되는 제 1 레벨을 가지는 다결정 실리콘 게이트들의 2 개의 레벨들을 이용한다. 다른 더 최근의 기술들은 다결정 실리콘의 하나의 레벨만을 이용한다; 이러한 기술들은 MOS 또는 CMOS 트랜지스터 집적 회로 기술들과 더 호환가능하다는 장점을 가지며, 이러한 기술들은 본 발명에 따르는 센서의 아키텍처가 MOS 트랜지스터 판독 회로들의 사용을 요구하기 때문에 더 바람직하다.

그룹 (TDI_m) 과 연관된 판독 회로 (READ_m) 는 어레이 (TDI_m) 내의 픽셀들의 각 컬럼에 대해서 하나씩인, P 개의 기본적 판독 회로들 (READ_{m ,j})을 포함한다.

랭크 (j) 의 (j=1 내지 j=P) 각각의 기본적 판독 회로는, 그룹 (TDI_m) 의 마지막 라인의 랭크 (j) 의 픽셀 내에 존재하는 전하들의 양을 나타내는 포텐셜을 랭크 (j) 의 컬럼 도체 (Ccj) 로 전달하기 위하여 전하-대-전압 변환을 수행하는 트랜지스터 회로이다. 그러므로, 종래의 전하 전달 어레이들 내에서 이용된 판독 회로들과는 대조적으로, 이 판독 회로는 어레이의 마지막 라인으로부터 전하들을 수집하고 이들을 단일 변환 회로를 향해 전송하는 "수평 (horizontal)" 전하 전달 시프트 레지스터가 아니다.

컬럼 랭크 (j) 의 기본적 판독 회로 (READ_{1 ,j}) (제 1 그룹 (TDI₁) 과 연관됨) 의 세부 사항이 도 1 에 도시된다. 이것은 그룹 (TDI₁) 의 랭크 (N) 의 픽셀 (P_1,N,j) 로부터의 전하들이 덤핑되는 중간 저장 노드 (ND), 이러한 덤프를 수행하기 위한 전달 트랜지스터 (T1), 덤프 후에 저장 노드로부터 전하들을 방출하기 위한 재초기화 트랜지스터 (T2), 이 전하들을 전압으로 변환하기 위한 팔로워 트랜지스터 (T3), 및 저장 노드 내에 축적된 전하들을 나타내는 포텐셜이 이 도체로 전달되어야 하는 경우 팔로워 트랜지스터를 컬럼 도체 (Ccj) 에 접속시키기 위한 그룹 선택 트랜지스터 (T4) 를 포함한다.

필요할 경우, 저장 노드로부터의 전하들을 역방향으로 (그룹 (TDI₂) 로부터 판독 회로 (READ₁) 를 향하여) 전달하기 위한 제 2 전달 트랜지스터 (T5) 가 제공된다.

신호 (TRAa) 에 의해 제어되는 전달 트랜지스터 (T1) 는 마지막 라인의 픽셀의 전하 저장 영역을 저장 노드 (ND)(부유 확산 (floating diffusion)) 에 접속한다. 신호 (RST) 에 의해 제어되는 재초기화 트랜지스터는 저장 노드를 기준 포텐셜에서 방출 드레인에 접속한다. 팔로워 트랜지스터 (T3) 의 게이트는 저장 노드에 접속되고, 이것의 드레인은 파워 서플라이 포텐셜에 접속되며, 그리고 이것의 소스는 선택 트랜지스터 (T4) 의 드레인에 접속된다. (판독 회로 (READ_1,j) 에 대한) 선택 신호 (SEL₁) 에 의해 제어되는 선택 트랜지스터는 팔로워 트랜지스터 (T3) 의 소스를 컬럼 도체 (Ccj) 에 접속한다. 선택 신호 (SEL₁) 는 판독 회로들 (READ_{1 ,j}) 의 전체 라인에 대해 공통적이다.

존재한다면, 제 2 전달 트랜지스터 (T5) 는 신호 (TRAb) 에 의해 도통될 수 있다.

판독 회로 (READ_m) 는 픽셀들의 하나의 라인의 높이 또는 이러한 높이의 배수와 동일한 소정 높이를 픽셀들의 컬럼들의 방향에서 점유하고, 따라서 이미지 라인이 연속적으로 라인들의 상이한 그룹들을 가로질러 통과할 때 이미지 라인의 스캐닝과 통합 시간들 (T) 간의 동기화를 유지하는 것을 가능하게 한다.

이것은 센서의 감광부의 설명을 완결시킨다.

도 1 내의 도면의 하부는 센서의 디지털화 및 디지털 합산부를 도시한다. 이러한 부분은 픽셀들의 라인들의 그룹의 수, 다시 말하면 M 개와 동일한 디지털화 회로들의 라인들의 수를 포함한다. 디지털화 회로들의 라인들은 ADC₁ 내지 ADC_M 이라고 표시된다. 각각의 라인들은 P 개의 기본적 디지털화 회로들 (ADC_{m ,j})을 포함한다. 또한, 디지털화 회로들의 출력들에 기반하여 가산들을 수행하기 위하여 디지털 합산 회로들이 제공된다.

랭크 (j=1) 내지 랭크 (j=P) 의 기본적 디지털화 회로들의 입력들은 컬럼 도체들 (Ccj) 이다.

동일한 이미지 포인트에 대응하는 전하들의 N 개의 양들의 가산으로부터 야기되는 포텐셜들은 기본적 판독 회로들에 의해 랭크 (j) 의 컬럼 도체에 인가된다. 픽셀들의 라인들의 상이한 그룹들에 대해서 연속적으로 소정의 포텐셜이 컬럼 도체에 인가되는데, 각각이 각각의 컬럼 도체와 연관되는 병렬로 동작하는 P 개의 기본 판독 회로들이 존재하기 때문에, 이것은 각각의 경우에 픽셀들의 모든 컬럼들에 대해서 동시에 이루어진다. N 개의 라인들의 각각의 그룹에 대한 컬럼 도체로의 포텐셜 전달들의 반복 간격은 통합 시간 (T) 이고, 모든 그룹들은 이러한 시간 (T) 동안에 연속적으로 판독되어야 한다.

그러므로, 각각의 시간 (T) 에서, 판독 시퀀스는 픽셀들의 라인들의 M 개의 그룹들 각각의 랭크 (N) 의 마지막 라인으로부터 획득된 데이터의 컬럼 도체로의 연속적 전달을 위하여 판독 회로들 (READ₁ 내지 READ_M) 의 연속적 어드레싱을 포함한다.

그러므로, 판독 회로 선택 신호들 (SEL₁ 내지 SEL_M) 이 순차적으로 뒤따른다. 재초기화 신호들 (RST) 은 전체 센서에 대해서 공통일 수 있다; 대안으로, 이들은 개별적일 수 있다. 전달 신호들 (TRAa 또는 TRAb) 은 전체 센서에 대해서 공통이다.

디지털화 회로들 (ADC₁ 내지 ADC_M) 의 각각의 라인은 판독 회로들 (READ₁ 내지 READ_M) 의 각각의 라인과 연관된다. 랭크 (m) 의 디지털화 회로들의 라인은, 컬럼 도체가 랭크 (m) 의 판독 회로로부터 디지털화될 포텐셜을 수신하는 경우, 디지털화의 목적을 위해서 동작하게 된다. 이러한 목적을 위하여, 디지털화 회로들 (ADC_m) 은 랭크 (m) 의 판독 회로들을 선택하기 위해서 사용된 것과 동일한 선택 신호 (SEL_M) 에 의해 제어된다.

도 1은 컬럼 랭크 (j) 및 라인 랭크 (1) 의, 동일한 랭크의 기본적 판독 회로 (READ_{1 ,j}) 와 연관되는 기본적 디지털 회로 (ADC_{1 ,j}) 의 가능한 일 예의 세부 사항을 도시한다. 이것은 이중 샘플링 (double sampling) 을 수행하도록 설계된 샘플 및 홀드 회로 (sample and hold circuit) 및 램프-타입 아날로그-디지털 변환기를 포함한다. 샘플러는 2 개의 커패시터들 (C1 및 C2), 및 트랜지스터 스위치들을 포함한다; 램프 변환기는 클록 (CLK) 에 의해서 설정된 일정한 레이트로 카운팅하는 카운터 (CPT) 및 카운터의 정지를 제어하는 비교기 (CMP) 를 포함한다.

샘플러의 커패시터 (C1) 는 일단에서 기준 포텐셜에 접속되고 타단에서 이것을 컬럼 도체 (Ccj) 로 접속시킬 수 있는 스위치에 접속된다. 이러한 스위치는 랭크 (1) 의 라인의 P 개의 샘플러들에 대해 공통인 제 1 신호 (SHR₁) 에 의해 제어된다.

커패시터 (C2) 는 일단에서 커패시터 (C1) 에 대해서 이용된 것과 동일한 기준 포텐셜로부터 시작하는 선형 램프 전압을 수신한다. 그 타단에서, 커패시터는 스위치에 의해 컬럼 도체 (Ccj) 에 접속된다. 이러한 스위치는 랭크 (1) 의 전체 라인에 대해 공통인 신호 (SHR₁) 에 의해 제어된다.

그러나, 커패시터들은 2 개의 전술한 스위치들에 의해 직접적으로 컬럼 도체에 접속되지 않는다. 신호 (SEL₁) 에 의해 제어되는 선택 스위치는, 고려된 라인, 이 경우에서는 랭크 (1) 의 라인의 선택 도중에만 커패시터들을 접속하는 것을 가능하게 한다.

디지털화 회로들의 주어진 라인 (ADC_m) 에 대한 샘플링은 다음과 같이 2 개의 단계로 일어난다:

a) 판독 회로들의 저장 노드들 (ND) 의 재초기화 후에, 라인이 선택되고, 이러한 라인에 대한 신호 (SHR) 가 확립되며, 따라서 이러한 라인에 대응하는 재초기화 레벨은 커패시터 (C1) 에 저장되는데, 이러한 레벨은 동일한 랭크의 판독 회로 (READ_m) 때문에 이 시점에서는 컬럼 도체 상에 존재하며, 이러한 동작들은 랭크들 (1 내지 m) 의 모든 라인들에 대해서 반복된다.

b) 저장 노드들을 향하는 전체 어레이 (TRAa) 의 글로벌 전하 전달이 존재하고, 라인이 다시 선택되며 (SEL_m 활성화), 따라서, 이 라인에 대한 신호 (SHSm) 가 확립되고, 이 라인에 대응하는 유용한 신호 레벨이 커패시터 (C2) 내에 저장되며, 이러한 레벨은 다시 선택되는 판독 회로 (READ_m) 때문에 컬럼 도체 상에 존재하고, 이러한 동작들은 그 후 모든 라인들에 대해서 반복된다.

이러한 스테이지에서, 커패시터들은 각 라인 1 내지 m의 각 기본적 회로에 대해서 재초기화 포텐셜 레벨 및 유용한 신호 포텐셜 레벨을 포함한다. 이러한 레벨들에 의해 충전된 커패시터들의 단자들은 비교기 (CMP) 의 입력들에 접속된다.

그러면, 커패시터 (C2) 에 인가된 변환 램프 (RMP) 가 전체 어레이에 대해서 트리거링된다. 이 지점에서 유용한 신호 포텐셜이 기준 포텐셜보다 더 음의 값을 가지며 이러한 기준 포텐셜로부터 상승하는 전압 램프가 이용된다는 것이 가정된다; 기준 포텐셜은 유용한 신호에 대한 최대 가능한 레벨을 나타낸다.

카운터 (CPT) 에 의한 카운팅은 램프의 시작이 트리거링될 때와 동시에 트리거링된다. 램프는 포텐셜이 비교기의 하나의 입력에서 상승하게 한다. 이러한 입력에서의 포텐셜이 다른 입력에서의 포텐셜에 도달하면, 비교기는 카운팅을 스위칭하고 인터럽트한다. 카운터의 최종 콘텐츠는 유용한 포텐셜 레벨과 재초기화 레벨 간의 차분에 비례하는 디지털 값이다. 그러므로, 이것은 상관된 이중 샘플링을 이용한 디지털화의 결과를 나타낸다.

변환은 센서의 모든 디지털화 회로들에 대해서 동시에 수행된다. 클록 (CLK) 은 그들 모두에 대해서 공통이다. 또한, 램프 (RMP) 도 모든 회로들에 대해 공통일 수 있다. 변환은, 모든 커패시터들 (C2) 이 유용한 값으로 충전될 때와 새로운 재초기화 값들이 판독 회로들에서 판독되기 시작할 때 사이의 기간 (T) 를 가지고 주기적으로 수행된다.

이러한 시점에서, 디지털화 회로들의 모든 카운터들은 디지털 값을 포함한다. 전하 시프트 및 통합 동작은 센서의 픽셀들의 동일한 컬럼의 상이한 픽셀들에 의한 동일한 이미지 포인트의 관측에 대응하는 모든 디지털 값의 가산을 요구한다.

그러므로, 디지털 값들은 이러한 합산을 위한 목적에서 카운터들로부터 추출된다.

일반적인 경우에서는, 랭크 (m) 의 판독 회로와 랭크 (m+1) 의 판독 회로에 의한 이미지 포인트의 관측 사이에는 N 개의 기간들의 시간 시프트가 있기 때문에, 동일한 컬럼의 다양한 카운터들에 저장된 디지털 값들은 동일한 이미지 포인트에 대응하지 않는다.

따라서, 개별적인 카운터들의 콘텐츠들이 저장되어야 하고, 동일한 이미지 포인트에 대응하는 콘텐츠들에 가산되어야 한다. 이러한 저장은 각 라인에 대한 메모리 (MEM) 에서 수행된다. 카운터들의 콘텐츠들이 각 기간 (T) 에서 새로운 데이터 엘리먼트를 수신해야 하기 때문에, 그들이 판독된 바 있는 후에 0 으로 리셋된다.

디지털 가산은, 동일한 이미지 포인트에 대응하는 디지털 데이터를 가산해 나가기 위해서 어떤 가산들이 수행되어야 하는지를 결정하는 시퀀서 (SEQ) 의 제어 하에서, 가산기 (ADD) 에 의해 수행된다. 가산기의 출력 (S) 은 원하는 이미지를 나타낸다.

가산들의 시퀀싱이 상대적으로 복잡하고 방대한 메모리 용량을 요구하기 때문에, 상이한 실시형태에서는 판독 후에 카운터의 콘텐츠들을 0으로 리셋하지 않고, 각 변환 전에 N 개의 라인들의 선행하는 그룹들에 의해 동일한 이미지 포인트에 대해서 획득된 디지털 값들의 축적을 이미 나타내는 초기 값을 카운터 내에 로딩하는 것이 바람직할 수도 있다. 그러면, 카운터는 이러한 초기 값으로부터 카운팅하고, 그 최종 콘텐츠는 이러한 이미지 포인트에 대한 보충적 (supplementary) 축적을 나타낸다. 이러한 콘텐츠는 디지털화 회로들의 다음 라인으로 송신되지만, 다음 카운터가 여전히 동일한 이미지 포인트에 대응하는 값을 변환하도록 요구되는 시점에서 초기 값을 다음 카운터로 로딩하기 위한 목적에서, 픽셀들의 N 개의 라인들의 시프트에 대응하는 N×T 의 지연을 가지고 송신된다. 이러한 프로세스는, 동일한 이미지 포인트에 모두 대응하는 M 개의 디지털 값들의 축적을 모두 포함하는 디지털화 회로의 마지막 라인의 카운터들을 이용하여 동일한 방시으로 계속되는데, 이러한 M 개의 디지털 값들 자체는 동일한 이미지 포인트를 본 N 개의 픽셀들에 의해 공급된 전하들의 축적인 전하들의 변환들이다.

도 2 는 이러한 솔루션의 일 실시형태를 도시한다: 디지털화 회로들의 랭크 (m) 의 라인이, 시프트 기간 (T) 를 가지고 수직 방향에서 시프트 레지스터들로서 동작하는 디지털 레지스터들의 N 개의 라인들에 의해서 랭크 (m+1) 의 다음 라인으로부터 분리된다: 랭크 (m) 의 라인 카운터들의 콘텐츠는 레지스터들의 제 1 라인으로 전달되고, 그 후 각 기간에서 하나의 라인의 레지스터들의 콘텐츠들은 다음 라인으로 진행한다. N 개의 기간들의 종료시에, 레지스터들의 마지막 라인의 콘텐츠는 디지털 초기화 값으로서 랭크 (m+1) 의 디지털화 회로들의 라인의 카운터들에 인가된다. 이러한 변환 동안에, 카운터들은 이 값으로부터 카운팅한다.

디지털화 회로들 (ADC_m) 의 라인을 뒤따르는 디지털 레지스터들의 N 개의 라인들의 그룹이 SHIFTREG_m 이라고 표시된다. 이 라인의 카운터들은 요구되는 디지털 값들의 축적을 포함하기 때문에, 이 라인 (ADCM) 후에는 시프트 레지스터들이 존재하지 않는다.

라인 랭크 (2) 및 컬럼 랭크 (j) 의 기본적 디지털화 회로 (ADC_{2 ,j}) 의 세부 사항이 도시된다; 이것은 도 1의 그것과 유사하고, 동일한 방식으로 동작하지만, 카운터에 대한 초기화 입력이 존재하며, 이러한 입력은 선행하는 랭크의 시프트 레지스터 (SHIFTREG₁) 의 N-번째 라인의 출력을 수신한다; 카운터의 출력은 후속 랭크의 시프트 레지스터 (SHIFTREG₂) 의 레지스터들의 제 1 라인에 접속된다.

도 1 의 회로에 대해서, 도 2 의 회로에서와 같이, 양방향 스캐닝 센서가 요구된다면, 추가적인 판독 회로 (READ₀) 가 필요하며, 판독 회로의 그리고 대응하는 디지털화 회로의 선택의 동기화가 명백하게 재구성되어야 한다는 것이 자명할 것이다; 설명된 것과 반대 방향에서의 스캐닝을 위해서, 랭크 (m) 의 그룹 중 랭크 (1) 의, 제 1 라인은 동일한 라인의 N 개의 포착들 (acquisitions) 의 축적을 포함하고, 이러한 축적을 읽는 것은 랭크 (m-1) 의 판독 회로이지만, 이러한 축적을 디지털화하는 것은 랭크 (m) 의 디지털화 회로들의 라인이다. 결과적으로, 랭크 (0) 의 보충적 라인이 디지털화를 위해서 제공되지 않으면, 랭크 (m-1) 의 판독 회로들의 선택 신호 (SEL) 는 랭크 (m) 의 디지털화 회로들의 선택 신호와 동기화되어야 한다. 다른 방향에서는, 랭크 (m) 의 판독 회로들의 선택은 랭크 (m) 의 디지털화 회로들의 선택과 동기화되었다.

선행하는 텍스트에서는, 판독 회로들 (READ_m) 의 라인이 언급된 저장 노드 및 5 개의 트랜지스터들만을 포함하는 전기 회로부의 라인이었다는 것이 가정되었다. 판독 회로들의 라인은 N 개의 라인들의 2 개의 그룹들 간의 직접 전달을 허용하는 전하 전달 영역의 형태에서 라인으로서 동일하게 잘 배치될 수 있다. 이러한 경우에, 전달 트랜지스터들 (TRAa 및 TRAb) 을 제공하는 것이 불필요하다; 이들은 픽셀들 간의 정상 전달 게이트들 (normal transfer gates) 에 의해 대체된다. 판독 회로들의 라인을, 일반적으로는 감광성 전하들의 발생을 위하여 예비될 표면의 일부가 감광성 표면의 잔여부분으로부터 전기적으로 절연된 저장 노드를 하우징 (house) 하기 위하여 이용되는 감광성 픽셀들의 라인으로서 배열하는 것도 가능하다.

도 3 은 이러한 솔루션을 도시한다. 예를 들어, 랭크 (m) 및 랭크 (m+1) 의 N 개의 라인들의 2 개의 연속적인 그룹들 간의 통과 (passage) 영역이 여기서 보여질 수 있다. 랭크 (j) 의 픽셀들의 단일 컬럼이 도시되는데, 여기엔 픽셀들 (P_{m ,N-1,j}) (그룹 m의 끝에서 두 번째 라인), 픽셀들 (P_{m ,N,j}) (마지막 라인), 픽셀들 (P_m+1,1,j) 및 픽셀들 (P_{m +1,2,j}) (다음 그룹 m+1 의 제 1 및 제 2 라인들) 이 있다. 랭크 (m) 의 판독 회로의 일부를 형성하는 재초기화 트랜지스터 (T2), 팔로워 트랜지스터 (T3), 및 선택 트랜지스터 (T4) 가 N-번째 픽셀 (P_{m ,N,j}) 다음에 도시된다.

픽셀들은 상징적으로 전달 게이트들 (12) 에 의해 분리된 광자 캡쳐 영역들 (photon capture areas, 10) 로서 도시되지만, 실제로는 픽셀들은 더 복잡할 수도 있다.

N-번째 픽셀의 표면이 전하 저장 노드 (ND) (이것은 기판 (P) 내의 N+ 타입 확산일 수도 있음) 를 생성하기 위하여 이용된다. 이러한 노드 (ND) 는, 도 1을 참조하여 언급된 전달 게이트 (TRAa), 다시 말하면 N-번째 픽셀로부터 저장 노드를 향해 전하들을 전달하기 위한 게이트로서 동작하는 게이트 (14) 에 의해 절연된다. 이 노드는 도 1 을 참조하여 설명된 바와 같이 팔로워 트랜지스터 (T3) 의 게이트에 그리고 재초기화 트랜지스터의 소스에 접속된다.

이러한 배열로, N-번째 픽셀 내에 저장된 전하들이, 그들이 저장 노드를 향해 편향되지 않으면 자연적으로 라인들의 다음 그룹의 제 1 픽셀을 향해 이동할 것이라는 것이 보여질 수 있다. 게이트 (14) 는 전하들이 통과하고, 아날로그 전하들의 축적을 계속하고, 또는 그들을 디지털화하는 목적을 위하여 그들을 저장 노드를 향해 편향하는 것을 선택적으로 허용하도록 제어될 수 있다. 특히, 전하들의 양이 작으면 전하들이 통과하도록 허용되고, 양이 많다면 저장 노드를 향해 편향되는 것을 허용하도록 구성하는 것이 가능하다. 첫 번째 경우에서는, 전하들은 그들의 경로를 따라서 진행하고 다음 그룹의 라인들의 픽셀들로부터의 전하들과 함께 축적된다; 그들은 아날로그-디지털 변환을 겪지 않으며 디지털적으로 가산되지 않는다; 그들은 저 잡음으로 아날로그 방식으로 계속 축적된다. 두 번째 경우에서는, 전하들은 디지털화되고 디지털 합산이 수행된다.

게이트 (14) 의 적합한 분극 (polarization) 을 이용하여 픽셀 내에 존재하는 전하들의 양을 테스트하는 것도 역시 가능하다: 게이트 (14) 의 일정한 분극이, 양 임계치보다 높은 N-번째 픽셀 내의 전하들 중 일부를 자연적으로 저장 노드로 오버플로우시키도록 선택된다; 그러면 저장 노드의 포텐셜이 전하 덤프의 존재를 테스트하기 위해서 검출된다; 만일 자연적 덤프가 있어왔다면, 너무 많은 전하들이 존재한다고 간주되며, 따라서 전하들이 판독되고, 디지털화되며, 픽셀들의 라인들의 다른 그룹들에 대해서 디지털화된 전하들에 디지털적으로 가산되어야 한다; 이러한 경우에, N-번째 픽셀과 저장 노드 사이의 장벽의 완전한 개구부 (complete opening) 에 대한 신호가 게이트에 인가되고, 수집된 전하들이 판독된다. 반면에, 전하 덤프가 검출되지 않으면, 라인들의 다음 그룹으로의 아날로그 통합이 계속될 수 있다고 간주되고, N-번째 픽셀 내에 포함된 전하들은 판독되지 않는다; 전하들은 그룹 (m) 의 N-번째 픽셀로부터 다음 그룹의 제 1 픽셀을 향해 이동한다.

N-번째 감광성 라인들이 판독 라인으로서 이용되는 솔루션은, (N-1)-번째 픽셀로부터 N-번째 픽셀로의 그리고 후자로부터 라인들의 다음 그룹으로의 전하들의 전달을 방해하지 않으면서, 픽셀들이 판독 회로의 전하 저장 표면 및 트랜지스터들 모두를 포함하기에 충분히 큰 경우에만 가능하다. N-번째 픽셀의 저장 표면 (10) 은 반드시 감광성일 필요는 없다는 것에 주의해야 한다; 이것은 불투명 층에 의해 마스킹될 수도 있는데, 이러한 경우에는 전하들의 통합이 N-1 개의 픽셀들 상에서만 발생하지만, 저장 표면은 이것이 전하 전달 타입의 감광성 픽셀인 것처럼, 다시 말하면 랭크 (m) 의 라인들의 그룹으로부터 다음 그룹으로의 전하들의 전달을 허용하는 것인 것처럼 형성된다.

이러한 다양한 실시형태들에서는, 특정한 경우들에서는 라인들의 수 N 이 그룹마다 변경되도록 구성하는 것이 가능하다. 명백하게, 도 2 의 실시형태에서 디지털 레지스터들의 라인들의 수는 여전히 픽셀들의 라인들의 연관된 그룹 내의 라인들의 수와 일치할 것이다.

샘플러들은 재초기화 레벨 및 유용한 신호 레벨을 각각 저장하는 2 개의 트랜지스터들을 각각 가지는 것처럼 설명되었지만, 2 개의 레벨들을 연속적으로 저장하는 단일 커패시터를 가지는 샘플러가 이용될 수도 있다.

동일한 이미지 라인이 모든 M 개의 디지털화 회로들에 의해 연속적으로 변환되어 왔고, 이 회로가 모든 픽셀들에 대한 변환 에러들을 평균화한다는 것에 주목하여야 한다.

도 2 의 실시형태에서, 판독 회로들은 테스트 시퀀스를 카운터들의 제 1 라인으로 전송하여 마지막 라인까지의 해당 테스트 시퀀스의 전파를 검사함으로써, 픽셀 어레이와 독립적으로 테스트될 수 있다.

센서는 변환기 램프의 기울기 (gradient) 의 수정에 의해 평균 광 레벨에 적응될 수 있다.

평균 광 레벨로 적응하는 다른 방법은, 광 레벨이 높은 곳에서는 이용되는 디지털 변환 스테이지들의 수를 감소시키고, 단지 M' 개의 스테이지들 내에서 가산된 데이터만을 이용하는 것이다 (M'<M).

본 발명에 따르는 센서는 배면 (센서 회로들의 트랜지스터들이 제조되는 정면에 반대됨) 상에 조사되는 감소된 두께의 기판 상에 구축될 수 있다.

Claims (10)

1. P 개의 감광성 픽셀들의 복수의 라인들에 의한 동일한 이미지 라인의 연속적인 동기화된 판독 및 상이한 라인들에 의해 판독된 신호들의 픽셀 대 픽셀 합산을 허용하는, 합산을 가지는 스캐닝 이미지 센서로서,
   - 조사 (illumination) 에 비례하는 전하들을 생성하는 P 개의 픽셀들의 N 개의 라인들의 M 개의 그룹들의 어레이로서, 이들 픽셀들은 랭크 (j) 의 컬럼 내의 P 개의 전하 전달 레지스터들 내에 배치되고 여기서 j 는 1 내지 P 로 변화하여, 랭크 (m) 의 그룹의 픽셀들 중 N-번째 라인의 랭크 (j) 의 픽셀 내에 상기 그룹의 랭크 (j) 의 N 개의 픽셀들 내에 수집된 전하들의 점진적 축적을 허용하며, 여기서 m 은 1 내지 M 으로 변화하는, 상기 P 개의 픽셀들의 N 개의 라인들의 M 개의 그룹들의 어레이,
   - 상기 픽셀들의 어레이 내의, 픽셀들의 그룹의 상기 N-번째 라인의 P 개의 픽셀들 내에 수집된 전하들을 판독하는 P 개의 판독 회로들 (READ_{m ,j}) 의 M 개의 라인들로서, 랭크 (m) 의 라인의 상기 판독 회로들은 라인 내에 포지셔닝되고 상기 라인의 랭크 (j) 의 각각의 판독 회로는 상이한 라인들의 랭크 (j) 의 모든 판독 회로들에 대해 공통되는 랭크 (j) 의 각각의 컬럼 도체 (Ccj) 에 접속되어, 픽셀들의 라인들의 임의의 그룹 중 상기 N-번째 라인의 랭크 (j) 의 픽셀들 내에 축적된 전하들에 기초하여 아날로그 전기 신호를 상기 도체 상에 제공하는, 상기 P 개의 판독 회로들의 M 개의 라인들,
   - 상기 픽셀들의 어레이 밖의, P 개의 디지털화 회로들 (ADCm,j) 의 M 개의 라인들로서, 상기 라인의 랭크 (j) 의 상기 디지털화 회로는 랭크 (j) 의 상기 컬럼 도체 상에 존재하는 아날로그 신호를 샘플링하기 위한 샘플러, 및 상기 아날로그 신호의 디지털 값을 공급하기 위한 아날로그-디지털 변환기를 포함하는, P 개의 디지털화 회로들의 M 개의 라인들, 및
   - 변환기들로부터 획득되며, 관측된 이미지 라인 내의 랭크 (j) 의 동일한 이미지 포인트의 관측에 대응하는 복수의 아날로그 신호들 모두의 샘플링에 대응하는 디지털 값들을 함께 가산할 수 있는 디지털 값들의 합산 수단을 포함하는 것을 특징으로 하는 스캐닝 이미지 센서.
2. 제 1 항에 있어서,
   상기 판독 회로는 전하-대-전압 변환 회로이고, 상기 전하-대-전압 변환 회로에 의해 동일한 컬럼 내의 N 개의 픽셀들에 의해 축적된 전하들을 나타내는 포텐셜이 상기 컬럼 도체로 전달될 수 있는 것을 특징으로 하는 스캐닝 이미지 센서.
3. 제 2 항에 있어서,
   상기 판독 회로는,
   전하 저장 노드 (ND), N-번째 라인의 픽셀의 전하들을 상기 저장 노드를 향해 덤핑하기 위한 전달 트랜지스터 (T1), 상기 저장 노드의 포텐셜을 재초기화하기 위한 트랜지스터 (T2), 상기 저장 노드 내의 전하들의 양을 나타내는 포텐셜을 발생시키기 위한 팔로워 (follower) 트랜지스터 (T3), 및 M 개 중에서 판독 회로들의 라인을 선택하고 상기 라인의 상기 판독 회로들의 상기 팔로워 트랜지스터를 각각의 컬럼 도체에 접속하기 위한 라인 선택 트랜지스터 (T4) 를 포함하는 것을 특징으로 하는 스캐닝 이미지 센서.
4. 제 3 항에 있어서,
   기본적 디지털화 회로의 일부를 형성하는 상기 샘플러는,
   먼저, 판독 회로의 상기 재초기화 트랜지스터에 인가된 재초기화 펄스를 따르는 전압 기준 레벨을 저장하고, 그 후 상기 전달 트랜지스터에 인가된 전달 펄스를 따르는 신호 레벨을 저장하기 위한 수단을 포함하는 것을 특징으로 하는 스캐닝 이미지 센서.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 합산 수단은 상기 디지털화 회로들에 분포되는 것을 특징으로 하는 스캐닝 이미지 센서.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
   각각의 디지털화 회로에 존재하는 상기 아날로그-디지털 변환기는 비교기 및 카운터를 포함하는 램프 변환기이고,
   상기 카운터는, 전압 램프가 상기 비교기의 입력에 인가되는 경우 상기 비교기가 트립될 때까지 고정된 레이트에서 카운팅하는 것을 특징으로 하는 스캐닝 이미지 센서.
7. 제 6 항에 있어서,
   라인 내의 랭크 (m) 및 컬럼 내의 랭크 (j) 의 디지털화 회로의 상기 카운터의 출력은, 컬럼 내의 동일한 랭크 (j) 및 라인 내의 랭크 (m+1) 의 디지털화 회로의 카운터의 초기화 입력에 접속되어, 상기 램프의 종료시에 랭크 (m+1) 의 회로의 상기 카운터의 콘텐츠가, N 개의 픽셀들의 그룹에 의해 수신된 광의 양의 가산에 그리고 동일한 이미지 포인트를 보았던 N 개의 픽셀들의 다른 그룹에 대응하는 랭크 (m) 의 상기 카운터의 선행하는 콘텐츠에 대응하는 것을 특징으로 하는 스캐닝 이미지 센서.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
   상기 판독 회로들의 라인은,
   선택적 방식으로 N 개의 라인들의 그룹의 픽셀들의 마지막 라인과 후속하는 그룹의 픽셀들의 제 1 라인 사이의 전하들의 전달 또는 하나의 그룹의 픽셀들의 마지막 라인으로부터, 덤핑된 전하들의 판독 및 디지털화를 위한 저장 노드를 향하는 전하들의 덤핑을 허용하도록 구성된, 감광성일 수도 있고 또는 감광성이 아닐 수도 있는 픽셀들의 라인에 통합되는 (incorporated) 것을 특징으로 하는 스캐닝 이미지 센서.
9. 제 8 항에 있어서,
   판독 회로들의 각 라인 내에, 랭크 (m) 의 픽셀들의 그룹의 픽셀들의 N-번째 라인의 랭크 (j) 의 픽셀 내에 존재하는 전하들의 양을 검출하기 위한 수단을, 전하들의 양이 임계치를 초과하는 경우 라인 내의 랭크 (m) 의 그리고 컬럼 내의 랭크 (j) 의 판독 회로 내의 이들 전하들을 판독하거나, 또는 전하들의 양이 상기 임계치 미만인 경우 랭크 (m+1) 의 픽셀들의 그룹의 픽셀들의 제 1 라인을 향해 이들 전하들을 판독하지 않고 전달하기 위한 수단과 함께 포함하는 것을 특징으로 하는 스캐닝 이미지 센서.
10. P 개의 감광성 픽셀들의 복수의 라인들에 의한 동일한 이미지 라인의 연속적인 동기화된 판독 및 상이한 라인들에 의해 판독되며 상기 동일한 이미지 라인에 대응하는 신호들의 픽셀 대 픽셀 합산을 허용하는, 합산을 가지는 스캐닝 이미지 센서를 동작하는 방법으로서,
    상기 센서는 P 개의 전하 전달 픽셀들의 N 개의 라인들의 복수의 그룹들로 분할되고 라인들의 각 그룹에서 상기 합산은 동일한 이미지 포인트에 대응하는 전하들의 점진적 축적과 함께 픽셀에서 픽셀로의 컬럼 내의 전하 전달에 의해 아날로그 방식으로 수행되고,
    각 그룹의 마지막 라인의 픽셀들의 전하들은 상기 마지막 라인과 연관되며 각 픽셀에 대한 전하-대-전압 변환을 수행하는 판독 회로에 의해 판독되고,
    상기 변환으로부터 야기된 아날로그 신호는 컬럼 도체에 의해 각 컬럼에 대하여 각 아날로그 신호에 대응하는 디지털 값을 확립하는 각각의 디지털화 회로를 향해 전달되며,
    스캔 동안에 상기 동일한 이미지 라인을 보았던 라인들의 각각의 그룹들에 대응하는 복수의 디지털 값들이 각 컬럼에서 함께 가산되는 것을 특징으로 하는 스캐닝 이미지 센서를 동작하는 방법.

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