CN102870406B - 能够模拟和数字求和的刷卡机线性图像传感器及对应方法 - Google Patents
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Abstract
本发明涉及能够信号积分的扫描线性图象传感器，其中通过由多条感光行所拍摄的连续图像的相加来重构来自所观察的场景的一行点的图像，当所述场景垂直于所述行移动穿过所述传感器时，所述多条感光行相继观察所述场景的同一行。根据本发明的传感器使用电荷转移像素（Pm，i，j），所述电荷转移像素分组为M个组，每组具有N行像素；在每一组中进行模拟电荷求和；通过与每一组关联的读取电路（READm）读取所述求和的结果，然后将所述结果数字化，并将所述结果与其它组的结果相加。
Description
技术领域
本发明涉及利用信号积分的扫描线性图象传感器（或TDI传感器，来自表达“时间延迟积分线性传感器”），其中通过由多条感光行所拍摄的连续图像的相加来重构来自所观察的场景的一行点的图像，当场景垂直于行移动穿过传感器时，所述多条感光行相继观察场景的同一行。
背景技术
例如，这些传感器用于基于卫星的地球观察系统。它们包括多条平行的感光像素行；相对于场景和传感器的相对运动来同步不同行的控制电路的排序（用于控制曝光时间和用于读取光生电荷的时间），以便传感器的所有行看见所观察的场景的单个行。然后，对所观察的行的每一点，以点对点的方式将所产生的信号相加。
以传感器的行的数量N的平方根的比提高理论信噪比。这个数量可以取决于应用（工业控制、地面观察、全景牙科放射照相或乳房放射照相）而在数行至约一百行之间变化。
在电荷转移传感器（CCD传感器）中，通过与场景和传感器的相对运动同步，将在前一像素行中产生并累加的电荷转储至一行像素中，以没有读取噪声的自然方式将信号逐点地相加。随后，可以将具有累加的N倍的由所观察的场景行所产生的电荷的最后一行像素转移至输出寄存器，并且在读取步骤期间，将其转换为电流或电压。
已经在利用由至少两层多晶硅制成的相邻传输门的常规技术中使用了这种类型的电荷转移传感器，第二层部分地覆盖第一层，还在利用当今制造CMOS逻辑集成电路的方法更加兼容的单个多晶硅栅极层的技术中使用了该电荷转移传感器。
显然，如果每一像素必须能够存储从N个像素接收到的电荷的相加所产生的电荷，则其必须具有比如果它仅必须存储其自身的电荷高得多的存储容量。否则将会存在像素饱和的风险。为了避免这种情况，必须增大像素的尺寸，由此对传感器的分辨率产生不利的影响。
发明内容
为了在没有过高噪声的情况下进行电荷积分，同时允许在没有从其它像素接收累加电荷的像素的过高饱和的风险的情况下的电荷相加，本发明提出了一种用于操作能够求和的扫描图像传感器的方法，所述扫描图像传感器允许由多行感光像素的行相继对同一图像行的同步读取以及对由不同行读取且对应于所述同一像素行的信号的逐像素求和。在此方法中，提出了将像素的行划分成多个组；通过（在列中）从像素至像素地逐步累加对应于同一图像点的电荷的电荷转移，在行的每一组中以模拟的方式执行所述求和；读取电路读取每一组的最后一行像素的电荷，其中所述读取电路与所述最后一行关联；所述读取电路对每一像素执行电荷-电压转换；由列导线（列导线的数量等于每一行的像素的数量）向相应的数字化电路发送所述转换所产生的模拟信号，所述数字化电路针对每一列建立对应于每一模拟信号（即，行的每一组）的数字值，并且在每一列中将对应于行的各个组的多个数字值加在一起，所述行的各个组在所述扫描期间已经看见所述同一图像行。
因此，由电荷转移和像素组中的累加的低噪声的模拟求和与模拟求和的结果的数字求和结合，所有这些求和与在扫描期间所观察的同一像素行有关。
更精确地，本发明提出了一种能够求和的扫描图像传感器，其允许由多行感光像素相继对同一图像行的同步读取以及对由不同行读取的信号的逐像素求和，其特征在于，所述传感器包括：
-M组的阵列，每组具有N行像素，每行具有P个像素，所述阵列产生与照度成比例的电荷，这些像素布置在第j列中的P个电荷转移寄存器中，其中j在1至P之间变化，允许将第m（m=1至M）组的第j列的N个像素中所收集的电荷逐步累加在所述组的第N行像素的第j个像素中，
-在像素阵列内，用于读取一组像素的第N行的P个像素中所收集的电荷的M行读取电路（READm，j），每行具有P个读取电路，第m行的读取电路以行布置，且所述行的每一第j（j＝1至P）个读取电路连接至相应的第j个列导线，所述列导线为不同行的所有的第j个读取电路所共用，以便在所述导线上提供模拟电信号，所述模拟电信号基于在像素行的任一组的第N行的第j个像素中所累加的电荷，
-在所述像素阵列外部，M行数字化电路，每行具有P个数字化电路，所述行的第j个数字化电路包括用于采样出现在第j个列导线上的模拟信号的采样器以及用于提供所述模拟信号的数字值的模数转换器，以及
-数字值的求和装置，所述求和装置能够将从所述转换器获得的且对应于多个模拟信号的采样的数字值加在一起，所述多个模拟信号全部对应于对所观察的图像行中的第j个同一图像点的观察。
这种结构将N个连续的行上的具有低噪声的模拟电荷求和与所述模拟求和的结果的数字求和结合，这种数字求和可以实现高速。
设置在每一组的N行像素之后的读取电路是电荷-电压转换电路，借助于所述读取电路，能够将表示由一列中的N个像素所累加的电荷的电位转移至列导线。在原理上，这些读取电路包括：电荷存储节点、用于将第N行像素的电荷转储至所述存储节点的转移晶体管、用于重新初始化所述存储节点的电位的晶体管、用于产生表示所述存储节点中的电荷量的电位的跟随器晶体管、以及行选择晶体管，其用于在M行之中选择一行读取电路并且在将要在数字化电路中对所述电位进行采样的时刻将所述行的所述读取电路的所述跟随器晶体管连接至相应列导线。
形成基本数字化电路的一部分的采样器包括用于首先存储在被施加至读取电路的重新初始化晶体管的重新初始化脉冲之后的电压基准电平、并然后存储在被施加至所述转移晶体管的转移脉冲之后的信号电平的装置；然后所述模数转换器转换这两个电平之间的差。所述重新初始化脉冲和所述转移脉冲为M行的所有读取电路所共用，并且这些脉冲的周期对应于对像素行中的电荷进行积分所花费的时间。
求和装置优选地分布在所述数字化电路中。因此，在第m行的第j个基本数字化电路中存在基本求和装置；其将从第m行的组的电荷的模拟求和的转换所获得的当前数字值与先前从第m-1个数字化电路的组所获得数字值相加。
存在于每一数字化电路中的模数转换器优选地是斜坡转换器，所述斜坡转换器包括比较器和计数器，当将电压斜坡施加至所述比较器的输入端时，所述计数器以固定速率进行计数直到所述比较器被触发为止。第m行第j列的数字化电路的所述计数器的输出端连接至第m+1行同一第j列的数字化电路的所述计数器的初始化输入端，使得所述斜坡的末端处的第m+1个电路的所述计数器的内容对应于由一组的N个像素所接收的光量与第m个所述计数器的先前内容（对应于已经看见同一图像点的另一组N个像素）的相加。
可以布置使读取电路行并入可以是感光的或者可以是不感光的像素行中，这样构造以便以选择性的方式允许在N行的组的最后一行像素与下一组的第一行像素之间的电荷转移、或者从一组的最后一行像素至存储节点的电荷转储，以便对所转储的电荷进行读取和数字化。
在具体实施例中，提供了用于检测存在于第m组像素的第N行像素的第j个像素中的电荷量的装置、以及用于在所述电荷量超出阈值时读取第m行第j列的读取电路中的这些电荷或者在所述电荷量低于所述阈值时将这些电荷转移至第m+1组像素的第一行像素而不读取这些电荷的装置。
读出电路行可以集成在感光像素的第N行中。
应当注意，已经提出了对应于第j个累加器寄存器中第j行的像素的数字值的求和，所述累加器寄存器累加对应于N个连续行的同一第j列像素的数字值（在专利FR2906080中）。在此方法中，像素是有源CMOS像素（而不是电荷转移像素），其中在像素内执行电荷-电压转换。将产生的模拟电压转换为数字形式，并且用于与扫描同步的信号积分的信号的相加是从像素获得的信号的数字相加。这些转换和数字相加使噪声提升至非常高的水平，本发明通过减少数字相加而大大减小了噪声水平，同时保持更大的求和总数量。
附图说明
通过参照附图的以下详细描述揭示了本发明的其它特征和优点，在附图中：
-图1示出了根据本发明的图像传感器的大体架构，
-图2示出了架构的变型，以及
-图3示出了变型的细节，其中读取电路与感光像素行集成。
具体实施方式
图1示出了传感器的大体架构。该图的上部是感光部分。其包括M个组，每组具有N行，每行具有P个感光像素。组从1到M编号，像素行的组用带有从1到M的下标的TDI表示：TDI1到TDIM。各个读取电路按如下设置在每两个连续组之间：READ1与组TDI1关联且位于后者与组TDI2之间；类似地，READ2与组TDI2关联等等，直到READM位于组TDIM之后且与后者关联。如果期望传感器在任一扫描方向上同样良好地操作，则可以可选地在组TDI1之前设置电路READ0。
每一组TDIm都由N行P列的阵列构成，其中m是表示M之中的组的下标；按照惯例，像素Pm，i，j位于第m组（其中m在1至M之间变化）中在第i行（其中i在1至N之间变化）与第j列（其中j在1至P之间变化）的交叉处。像素的网格是以列电荷转移模式操作的网格；换言之，在每一持续时间为T的单位积分时间之后，将存在于第i行像素中的电荷（包括在时间T期间该行的照度所产生的电荷）转储至紧接着的更高的第i+1行中；这对于所有行来说是同时进行的，以此方式将紧接着的前一第i-1行的电荷转储至第i行中，并且替代转储至第i+1行的那些电荷。对于第一行而言，不替代已经放电的电荷，因此在积分时间结束时，仅存在时间T期间像素中的光的积分所产生的电荷；对于第i行而言，在持续时间为T的积分时间结束时，存在于该行中的电荷是在已经过去的i个积分时间期间在第1行至第i行中积分的电荷的总和。与时间T同步相对于传感器移动图像，以此方式在i个周期T期间i个行的像素看见了同一图像行。
在每一积分时间之后将对应于同一图像行的N次观察的累加的最后一行的电荷转储至读取电路READM中，使得可以在那里读取这些电荷；将会看到的是，在优选实施例中，可以选择是否读取这些电荷（然后销毁这些电荷），或者相反，可以将这些电荷转移向行的下一第m+1组，以便继续积分，在照度较弱的地方后者的转移是有用的。
使电荷可以以此方式转移的感光像素的布置是众所周知的；这种布置对每一像素行使用多个电极，这些电极沿像素行延伸并且提供有在对于每一像素行是相同的两个值之间交替的电位，以此方式对组的所有行同时进行从一行至另一行的电荷运动，即使是对于不同组的所有行也是如此。电极控制势阱和势垒的形成以及从一个势阱至另一势阱的电荷运动。未示出这些电极，并且将提供与图像的扫描同步的电荷转移的电极的所有控制信号或“控制相位”简单表示为术语ΦTDI。ΦTDI相位对于所有行的组的所有像素行是相同的。
一些常规电荷转移像素技术使用两层多晶硅栅极，其中第一层部分地被第二层覆盖（以便提供更有效的电荷转移）。另外，更近期的技术仅使用一层多晶硅；这种技术具有与MOS或CMOS晶体管集成电路技术更加兼容的优点，并且因为根据本发明的传感器的架构需要使用MOS晶体管读取电路，所以这些技术是优选的。
与组TDIm关联的读取电路READm包括P个基本读取电路READm，j，阵列TDIm中每一列像素的都有一个读取电路。
每一第j个（j＝1至j＝P）基本读取电路是执行电荷-电压转换的晶体管电路，以便将表示存在于组TDIm的最后一行的第j个像素中的电荷量的电位转移至第j个列导线Ccj。因此，通过与用于常规电荷转移阵列的读取电路相比，读取电路不是从阵列的最后一行收集电荷并将其发送至单个转换电路的“水平”电荷转移移位寄存器。
图1中示出了（与第一组TDI1关联的）第j列的基本读取电路READ1，j的细节。其包括将会转储来自组TDI1的第N个像素P1，N，j的电荷的中间存储节点ND、用于执行该转储的转移晶体管T1、用于在转储之后使来自存储节点的电荷放电的重新初始化晶体管T2、用于将电荷转换为电压的跟随器晶体管T3、以及用于当将要使表示存储节点中所累加的电荷的电位转移至该导线时将跟随器晶体管连接至列导线Ccj的组选择晶体管T4。
如果有必要，设置第二转移晶体管T5来在相反方向上（从组TDI2朝向读取电路READ1）转移来自存储节点的电荷。
由信号TRAa控制的转移晶体管T1将最后一行像素的电荷存储区连接至存储节点ND（浮置扩散）。受信号RST控制的重新初始化晶体管将存储节点连接至基准电位处的放电漏极。跟随器晶体管T3的栅极连接至存储节点，其漏极连接至电源电位，其源极连接至选择晶体管T4的漏极，受选择信号SEL1（用于读取电路READ1，j）控制的选择晶体管将跟随器晶体管T3的源极连接至列导线Ccj。选择信号SEL1为整行读取电路READ1，j所共用。
如果存在的话，第二转移晶体管T5可以由信号TRAb导通。
在像素的列的方向上，读取电路READm占据了等于一行像素的高度或者该高度的数倍的高度，从而当图像行相继穿过行的不同组时，可以在图像行的扫描与积分时间T之间保持同步。
以上完成了对传感器的感光部分的描述。
图1中的图的下部示出了传感器的数字化和数字求和部分。这部分包括若干行数量上等于像素行的组数的数字化电路，即等于M。数字化电路的行表示为ADC1至ADCM。每一行包括P个基本数字化电路ADCm，j。还设置了数字求和电路，以基于数字化电路的输出来执行加法。
第j＝1至j＝P个基本数字化电路的输入端是列导线Ccj。
借助于基本读取电路，将对应于同一图像点的N个电荷量的相加所产生的电位施加至第j个列导线。对于像素行的不同组，将电位相继施加至列导线，并且由于存在均与相应列导线关联的、并行操作的P个基本读取电路，所以每次对于像素的所有列同时这样做。对于N行的每一组，电位转移至列导线的重复间隔是积分时间T，并且所有的组都必须在该时间T期间被相继读取。
因此，在每一时间T，读取序列包括读取电路READ1至READM的连续寻址，以将从像素行的M个组中的每一组的最后的第N行所获得的数据相继转移至列导线。
因此，读取电路选择信号SEL1至SELM按顺序出现。重新初始化信号RST可以为整个传感器所共用；或者它们可以是单独的。转移信号TRAa或TRAb为整个传感器所共用。
数字化电路ADC1至ADCM的每一行与读取电路READ1至READM的相应行关联。当列导线从第m个读取电路接收到待数字化的电位时，为了数字化，对第m行的数字化电路进行操作。为此目的，数字化电路ADCm受与用于选择第m个读取电路相同的选择信号SELm控制。
图1示出了第1行第j列的基本数字化电路ADC1，j的可能示例的细节，基本数字化电路ADC1，j与同一行同一列的基本读取电路READ1，j关联。其包括设计为执行双采样的采样和保持电路以及斜坡型（ramp-type）模数转换器。采样器包括两个电容器C1和C2以及晶体管开关；斜坡转换器包括以时钟CLK所设定的恒定速率计数的计数器CPT以及控制计数器的停止的比较器CMP。
采样器的电容器C1的一端连接至基准电位，另一端连接至可以将其连接至列导线Ccj的开关。该开关受第一信号SHR1控制，该第一信号SHR1为第1行的P个采样器所共用。
电容器C2的一端接收线性斜坡电压，该线性斜坡电压从与用于电容器C1的基准电位相同的基准电位开始。在其另一端，其由开关连接至列导线Ccj。该开关受为整个第1行所共用的信号SHR1控制。
然而，通过上述两个开关，电容器未直接连接至列导线。受信号SEL1控制的选择开关使得仅在有关的行的选择期间连接电容器，在此情况下，该行为第1行。
对数字化电路的给定行ADCm的采样发生在以下两个步骤中：
a）在重新初始化读取电路的存储节点ND之后，选择该行，对该行建立信号SHR，由此对应于该行的重新初始化电平存储在电容器C1中，由于同一行READm的读取电路，该电平在此时出现在列导线上，并且对第1行至第m行的所有行重复这些操作；
b）存在朝向存储节点的对整个阵列（TRAa）的全局电荷转移，且再次选择该行（SELm激活），对该行建立信号SHSm，由此对应于该行的有用信号电平存储在电容器C2中，由于被再次选择的读取电路READm，该电平出现在列导线上，然后，对所有行重复这些操作。
在此阶段，对于第1行至第m行中每一行的每一基本电路而言，电容器含有重新初始化电位电平和有用信号电位电平。由这些电平充电的电容器的端子连接至比较器CMP的输入端。
然后对整个阵列触发施加至电容器C2的转换斜坡RMP。假定在该点处，有用信号电位比基准电位更负，并使用从基准电位上升的电压斜坡；基准电位表示有用信号的最大可能电平。
在触发斜坡的开始的同时触发由计数器CPT的计数。斜坡导致在比较器的一个输入端的电位上升。当此输入端的电位达到另一输入端的电位时，比较器进行切换并中断计数。计数器的最终内容是与有用电位电平和重新初始化电平之间的差成比例的数字值。因此，它表示利用相关双采样的数字化的结果。
对于传感器的所有数字化电路同时执行转换。时钟CLK为所有的数字化电路所共用。斜坡RMP也可以为所有的电路所共用。以周期T周期地执行该转换，周期T是在所有的电容器C2都已经充电至有用值的时刻与新的重新初始化值开始在读取电路中读取的时刻之间的时段。
在此时，数字化电路的所有计数器都包含数字值。电荷移位和积分操作需要对应于由传感器的同一列像素的不同像素观察同一图像点的所有数字值的相加。
因此，为了该求和的目的，从计数器提取数字值。
在一般情况下，存储在同一列的各个计数器中的数字值不对应于同一图像点，这是因为在第m个读取电路与第m+1个读取电路对图像点的观察之间存在N个周期的时间移位。
因此，必须存储各个计数器的内容，然后将对应于同一图像点的内容加起来。在存储器MEM中对每一行进行该存储。在已经读取计数器的内容之后，将计数器的内容复位为零，这是因为它们在每一周期T必须接收新的数据元素。
在定序器SEQ的控制下，由加法器ADD执行数字加法，定序器SEQ确定将要执行哪个加法，以便将对应于同一图像点的数字数据加起来。加法器的输出S表示期望的图像。
由于加法的定序相对复杂，且需要大的存储容量，所以在不同实施例中，优选地可以在读取之后不将计数器的内容复位为零，而是在每次转换之前将初始值加载至计数器中，该初始值已经表示由先前的N行的组对于同一图像点所获得数字值的累加。然后，计数器从该初始值开始计数，其最终内容表示该图像点的补充累加。将该内容发送至数字化电路的下一行，但是有对应于像素的N行的移位的N×T的延迟，以便在下一计数器需要转换仍然对应于同一图像点的值的时刻将初始值加载至该下一计数器中。以与数字化电路的最后一行的计数器相同的方式继续该过程，该数字化电路的最后一行全部都含有M个数字值的累加，该M个数字值全部都对应于同一图像点，这M个数字值是电荷自身的转换，该电荷是由已经看见同一图像点的N个像素所提供的电荷的累加。
图2示出了该解决方案的实施例：第m行数字化电路由N行数字寄存器与下一第m+1行分离，该数字寄存器操作为具有移位周期T的在垂直方向上的移位寄存器：将第m行计数器的内容转移至第一行寄存器中，然后在每一周期将前一行寄存器的内容转移至下一行中。在N个周期结束时，将最后一行寄存器的内容作为数字初始化值应用于第m+1行的数字化电路的计数器中。在转换期间，计数器从该值开始计数。
接着数字化电路ADCm的行的N行数字寄存器的组表示为SHIFTREGm。在行ADCM之后没有移位寄存器，这是因为该行的计数器含有所需要的数字值的累加。
示出了在第2行第j列的基本数字化电路ADC2，j的细节；类似于图1的基本数字化电路且以相同的方式操作，但是存在用于计数器的初始化输入端，该输入端接收前一SHIFTREG1的移位寄存器的第N行的输出；计数器的输出端连接至后一SHIFTREG2的移位寄存器的寄存器的第一行。
对于图1的电路，如对于图2的电路，明显的是，如果需要双向扫描传感器，则需要另外的读取电路READ0，并且必须重新配置读取电路和对应的数字化电路的选择的同步：为了在与已经描述的方向相反的方向上扫描，第m组的第一行含有同一行的N次采集的累加，并且第m-1个读取电路将会读取该累加，但是第m行的数字化电路将会使该累加数字化。因此，除非为了数字化而提供第0行的补充行，否则第m-1个读取电路的选择信号SEL必须与第m个数字化电路的选择信号同步。在另一方向上，第m个读取电路的选择与第m个数字化电路的选择同步。
在上文中，假设读取电路READm的行是仅含有存储节点和上述五个晶体管的电子线路的行。读取电路的行可以同样良好地布置为以电荷转移区域的形式的行，该电荷转移区域允许在N行的两个组之间的直接转移。在此情况下，无需提供转移晶体管TRAa和TRAb；这些是由像素之间的普通传输门所代替。也可以将读取电路行布置为感光像素行，其中将通常保留为用于感光电荷生成的表面的部分用于容纳与感光表面的其余部分电隔离的存储节点。
图3示出了该解决方案。例如，在这里可以看到在N行的第m个和第m+1个的两个连续组之间的通道区。示出了一列第j列的像素，其具有像素Pm,N-1，j（组m的倒数第二行）、Pm,N，j（最后一行）、Pm+1,1，j和Pm+1,2，j（下一组m+1的第一和第二行）。紧接着第N个像素Pm,N，j之后示出了形成第m个读取电路的部分的重新初始化晶体管T2、跟随器晶体管T3和选择晶体管T4。
将像素象征性地示出为由传输门12所分离的光子捕获区10，但实际上像素可能会更复杂。
第N个像素的表面部分地用于产生电荷存储节点ND（其可以是在衬底P中的N+型扩散）。该节点ND由作为参照图1所提及的传输门TRAa的门14所隔离，即用于将电荷从第N个像素转移向存储节点的门。如参照图1所解释的，节点连接至跟随器晶体管T3的栅极以及重新初始化晶体管的源极。
可以看出，在这种布置的情况下，存储在第N个像素中的电荷自然地向行的下一组的第一个像素行进，除非将它们偏转向存储节点。可以选择性地控制门14以允许电荷通过，以继续模拟电荷的累加，或使它们偏转向存储节点以便将它们数字化。特别地，可以布置为如果电荷量较少则允许电荷通过，如果量较大则使电荷偏转向存储节点。在第一种情况下，电荷沿其路径前进并且与来自下一组的行的像素的电荷累加；它们不经历模数转换且不数字地相加；它们以具有低噪声的模拟方式继续累加。在第二种情况下，使电荷数字化，并执行数字求和。
也可以使用门14的适当极化以测试存在于像素中的电荷量：选择门14的恒定极化以在第N个像素中产生一些电荷，超过阈值量，自然地溢出到存储节点中；然后检测存储节点的电位以便测试电荷转储的存在；如果已经存在自然转储，则认为存在太多电荷，因此必须读取电荷，将其数字化，并将其数字地与像素行的其它组的数字化的电荷相加；在此情况下，将用于第N个像素与存储节点之间的势垒的完整开口的信号施加至门，并且读取所收集的电荷。在另一方面，如果没有检测到电荷转储，则认为可以继续进入到行的下一组中的模拟积分，并且不读取第N个像素中所含有的电荷；电荷从组m的第N个像素移动向下一组的第一个像素。
将第N个感光行用作读取行的解决方案仅在像素大到足以包含读取电路的晶体管和电荷存储表面这两者而没有扰乱从第N-1个像素向第N个像素以及从后者向行的下一组的电荷的转移的情况下是可能的。应当注意，第N个像素的存储表面10不必要是感光的；其可以被不透明层遮蔽，并且在此情况下，电荷的积分仅出现在第N-1个像素上，但是就好像它是电荷转移型的感光像素一样形成了存储表面，也就是说其允许从行的第m组至下一组的电荷转移。
在这些不同实施例中，在某些情况下可以设置行N的数量在各组之间互不相同。显然，在图2的实施例中的数字寄存器的行数仍将匹配像素行的关联组中的行数。
已经描述了采样器，就好像每个采样器均具有两个分别存储重新初始化电平和有用信号电平的电容器，但是也可以使用具有相继存储两个电平的单个电容器的采样器。
应当注意的是，由所有的M个数字化电路相继转换同一像素行，该M个数字化电路对于所有的像素转换误差达到平均数。
在图2的实施例中，可以通过向第一行计数器发送测试序列以检查其至最后一行的传播来独立地测试像素阵列的读取电路。
该传感器可以适合于通过修改转换器斜坡的梯度来平均亮度水平。
适合于平均亮度水平的另一方法是，减少在亮度水平较高处所使用的数字转换级的数量，并简单使用在M′级（M′<M）中加在一起的数据。
根据本发明的传感器可以构造在背面（在其上制造传感器电路的晶体管的正面的相反面）上照亮的减薄厚度的衬底上。
Claims (8)
1.一种能够求和的时间延迟积分线性传感器，其允许由多行感光像素相继对同一图像行的同步读取以及对由不同行读取的信号的逐像素求和，其特征在于，所述传感器包括：
-M组的阵列，每组具有N行像素，每行具有P个像素，所述阵列产生与照度成比例的电荷，这些像素布置在第j列中的P个电荷转移寄存器中，其中j在1至P之间变化，允许将第m组的第j列的N个像素中所收集的电荷逐步累加在所述组的第N行像素的第j个像素中，其中m在1至M之间变化，
-在像素阵列内，用于读取一组像素的第N行的P个像素中所收集的电荷的M行读取电路(READm,j)，每行具有P个读取电路，所述读取电路(READm,j)能够按行寻址并且提供电荷-电压转换，第m行的读取电路以行布置，且所述行的每一第j个读取电路连接至相应的第j个列导线(Ccj)，所述列导线(Ccj)为不同行的所有的第j个读取电路所共用，以便在所述导线上提供模拟电信号，所述模拟电信号基于在像素行的任一组的第N行的第j个像素中所累加的电荷，
-在所述像素阵列外部，M行数字化电路(ADCm,j)，每行具有P个数字化电路，所述数字化电路(ADCm,j)能够与读取电路的相应行的寻址对应地对每一行进行寻址，所述行的第j个数字化电路包括用于采样出现在第j个列导线上的模拟信号的采样器以及用于提供所述模拟信号的数字值的模数转换器，以及
-数字值的求和装置，所述求和装置能够将从所述转换器获得的且对应于多个模拟信号的采样的数字值加在一起，所述多个模拟信号全部对应于对所观察的图像行中的第j个同一图像点的观察。
2.根据权利要求1所述的传感器，其特征在于：所述读取电路包括电荷存储节点(ND)、用于将第N行像素的电荷转储至所述存储节点的转移晶体管(T1)、用于重新初始化所述存储节点的电位的晶体管(T2)、用于产生表示所述存储节点中的电荷量的电位的跟随器晶体管(T3)、以及行选择晶体管(T4)，其用于在M行之中选择一行读取电路并且将所述行的所述读取电路的所述跟随器晶体管连接至相应列导线。
3.根据权利要求2所述的传感器，其特征在于：形成数字化电路的一部分的采样器包括用于首先存储在被施加至读取电路的重新初始化晶体管的重新初始化脉冲之后的电压基准电平、并然后存储在被施加至所述转移晶体管的转移脉冲之后的信号电平的装置。
4.根据权利要求1至3中的任一项所述的传感器，其特征在于：所述求和装置分布在所述数字化电路中。
5.根据权利要求1至3中的任一项所述的传感器，其特征在于：存在于每一数字化电路中的所述模数转换器是斜坡转换器，所述斜坡转换器包括比较器和计数器，当将电压斜坡施加至所述比较器的输入端时，所述计数器以固定速率进行计数直到所述比较器被触发为止。
6.根据权利要求5所述的传感器，其特征在于：第m行第j列的数字化电路的所述计数器的输出端连接至第m+1行同一第j列的数字化电路的所述计数器的初始化输入端，使得所述斜坡的末端处的第m+1个电路的所述计数器的内容对应于由一组的N个像素所接收的光量与对应于已经看见同一图像点的另一组N个像素的第m个所述计数器的先前内容的相加。
7.根据权利要求1至3中的任一项所述的传感器，其特征在于：读取电路行并入感光的或者不感光的像素行中，被构造为在N行的两个组之间提供直接转移的电荷转移区域，并且包括以选择性的方式允许在N行的组的最后一行像素与下一组的第一行像素之间的电荷转移、或者从一组的最后一行像素至存储节点的电荷转储，以便对所转储的电荷进行读取和数字化的装置(14)。
8.根据权利要求7所述的传感器，其特征在于：所述传感器在每一行读取电路中包括用于检测存在于第m组像素的第N行像素的第j个像素中的电荷量的装置、以及用于在所述电荷量超出阈值时读取第m行第j列的读取电路中的这些电荷或者在所述电荷量低于所述阈值时将这些电荷转移至第m+1组像素的第一行像素而不读取这些电荷的装置。
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