JP2010539733A - アクティブcmos画素を有し連続的に積分および合算を行う移動型画像センサ - Google Patents
アクティブcmos画素を有し連続的に積分および合算を行う移動型画像センサ Download PDFInfo
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Abstract
画素は、MOS技術のアクティブ画素である。画素マトリクス(MC)に関連して、NラインのP個のアキュムレータレジスタを備える伝達マトリクス(MT)を用いる。各積分時間に、画素のラインの内容を(ADC変換器が)デジタル化し、アキュムレータレジスタのラインに格納する。後者のラインは、センサを通過する画像の移動に応じて新たな積分期間毎に並び替える。Nラインの画素により連続的に感知された画像ラインに由来する信号を、同一ラインのレジスタに蓄積する。N回の積分期間の終了時に、所定ラインのレジスタの内容を抽出し、このラインをゼロにリセットする。次いで、後続の積分期間毎に、(Nラインの円順列に従って)別のラインの内容を抽出し、ゼロにリセットする。各場合における抽出対象ラインは、ゼロリセット後にN回の蓄積が行われたラインである。
【選択図】 図3
Description
−一連の電荷積分期間のうちの各積分期間の完了に際し、Nラインの画素から生じた各信号をアナログ−デジタル変換器によりデジタル化し、画素のラインのデジタル化信号を、NラインのP個のアキュムレータレジスタを備える伝達マトリクスの選定されたラインに蓄積し、それをNラインの画素および伝達マトリクスのNラインについて、伝達マトリクスのレジスタのラインがN回の積分期間の過程で同一の画像ラインを感知したNラインの画素のデジタル化信号を連続的に受信および蓄積するように、センサを通過する画像の移動に同期させて伝達マトリクスの選定されたラインと画素のラインとの間の対応関係を積分期間毎に変更しながら行い;
−N回の積分期間後、観測対象画像ラインを表す所定ラインのレジスタの内容を抽出し、このラインのレジスタをゼロにリセットし;
−後続の積分期間毎に、Nラインの円順列に従って別のラインのレジスタの内容を抽出するとともにゼロにリセットし、抽出およびゼロリセットが行われるラインは、各積分期間の完了に際し、ゼロリセット後N回の蓄積が行われたラインである;ことを特徴とする。
−N×P画素における電荷を同時に積分し、それを連続した積分期間中繰り返し;
−i番目の積分期間の終了時に、画素のNラインの各々に連続的にアドレス指定することにより、i番目の積分期間の完了に際し、各アドレス指定対象ラインについて連続的に、アドレス指定対象ラインのP個の画素における電荷の積分に対応するP個のアナログ信号をカラム導体に適用し;
−各ラインにアドレス指定する過程においてカラム導体上に存在するP個のアナログ信号をデジタル化し、ランクmのアドレス指定対象ラインに対応するP個のデジタル値を提供するように、アナログ−デジタル変換を行い;
−NラインのP個のアキュムレータレジスタで構成されるマトリクスのうちのレジスタのラインにおけるランクjのアキュムレータレジスタに、アドレス指定対象ラインのランクjの画素に対応するデジタル値を蓄積し;
−i+1番目の積分期間の過程において、Nラインの画素を通過する画像の移動に応じて、画素の別のラインにおけるランクjの画素に対応するデジタル値を、同じレジスタに蓄積し;
−i+1番目の積分期間の完了に際し、Nラインから1ライン、すなわちラインのアキュムレータレジスタの内容をゼロリセットした後にN回の連続蓄積が行われたラインを選択し、このラインのレジスタに蓄積され観測画像ラインを表すデジタル値を抽出し、このラインについての新たな一連のN回の積分期間に当たり、このラインのレジスタをゼロにリセットし;
−連続した積分期間の完了に際し、抽出およびゼロリセットを行うために選択されるレジスタのラインの順序を円順列とする。
−画素のNラインの各々について、アドレス指定対象ラインのP個の画素の積分期間Tiにおける電荷の積算に対応するP個のアナログ信号をカラム導体に適用する連続アドレス指定回路と;
積分期間Tiの完了に際し、各アドレス指定対象ラインについて、カラム導体により提供される信号をデジタル化するための少なくとも1つのアナログ−デジタル変換器と;
−NラインのP個のデジタルアキュムレータレジスタであって、ラインにおけるランクjのアキュムレータレジスタは、N回の積分期間中に行われるNラインの画素を通過する線形画像の移動に応じて、N回の連続した積分期間中に得た様々なラインのランクjのN個の画素に対応するN個のデジタル信号を蓄積可能である、デジタルアキュムレータレジスタと;
−N回の連続蓄積が行われたP個のレジスタのラインに格納されたデジタル値を抽出するための回路であって、これらの値は観測対象画像ラインを表す回路と;
−P個のレジスタのラインの各々について、一連のN回の連続した積分期間中に線形画像の移動に応じて、画素のNラインの各々から生じるデジタル化された信号をP個のアキュムレータレジスタのラインに連続的に適用可能であるとともに、内容を抽出したラインのレジスタの内容をゼロにリセット可能なシーケンサであって、連続した積分期間の過程において内容を抽出し、ゼロにリセットするラインの連係順序が円順列である、シーケンサと;を備えることを特徴とする。
Claims (6)
- NラインのP個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを行うための移動型および信号合算型の画像キャプチャ方法であって:
−一連の電荷積分期間のうちの各積分期間の完了に際し、Nラインの画素から生じた各信号をアナログ−デジタル変換器(ADC)によりデジタル化し、画素のラインのデジタル化信号を、NラインのP個のアキュムレータレジスタを備える伝達マトリクス(MT)の選定されたラインに蓄積し、それをNラインの画素および伝達マトリクスのNラインについて、前記伝達マトリクスのレジスタのラインがN回の積分期間の過程で同一の画像ラインを感知したNラインの画素のデジタル化信号を連続的に受信および蓄積するように、センサを通過する画像の移動に同期させて前記伝達マトリクスの選定されたラインと画素のラインとの間の対応関係を積分期間毎に変更しながら行い;
−N回の積分期間後、観測対象画像ラインを表す所定ラインのレジスタの内容を抽出し、このラインのレジスタをゼロにリセットし;
−後続の積分期間毎に、Nラインの円順列に従って別のラインのレジスタの内容を抽出するとともにゼロにリセットし、抽出およびゼロリセットが行われるラインは、各積分期間の完了に際し、ゼロリセット後N回の蓄積が行われたラインである;
ことを特徴とする、画像キャプチャ方法。 - ラインにおけるランクjの画素が、様々なラインのランクjのN個の画素に共通のランクjのカラム導体(CCj)に連結された出力を備えるMOSトランジスタを有する回路で構成される、請求項1に記載の画像キャプチャ方法であって、以下の動作を行う、すなわち
−N×P画素における電荷を同時に積分し、それを連続した積分期間中繰り返し;
−i番目の積分期間の終了時に、画素のNラインの各々に連続的にアドレス指定することにより、i番目の積分期間の完了に際し、各アドレス指定対象ラインについて連続的に、アドレス指定対象ラインのP個の画素における電荷の積分に対応するP個のアナログ信号を前記カラム導体に適用し;
−各ラインにアドレス指定する過程において前記カラム導体上に存在するP個のアナログ信号をデジタル化し、ランクmのアドレス指定対象ラインに対応するP個のデジタル値を提供するように、アナログ−デジタル変換を行い;
−NラインのP個のアキュムレータレジスタで構成されるマトリクス(MT)のうちのレジスタのラインにおけるランクjのアキュムレータレジスタ(MEM2kj)に、アドレス指定対象ラインのランクjの画素に対応するデジタル値を蓄積し;
−i+1番目の積分期間の過程において、Nラインの画素を通過する線形画像の移動に応じて、画素の別のラインにおけるランクjの画素に対応するデジタル値を、同じアキュムレータレジスタ(MEM2kj)に蓄積し;
−i+1番目の積分期間の完了に際し、Nラインから1ライン、すなわちラインのアキュムレータレジスタの内容をゼロリセットした後にN回の連続蓄積が行われたラインを選択し、このラインのレジスタに蓄積され観測画像ラインを表すデジタル値を抽出し、このラインについての新たな一連のN回の積分期間に当たり、このラインのレジスタをゼロにリセットし;
−連続した積分期間の完了に際し、抽出およびゼロリセットを行うために選択されるレジスタのラインの順序を円順列とする;
ことを特徴とする、方法。 - NラインのP個の光検出画素により連続的に行われる同一の画像ラインの同期読み出しと、様々なラインにより読み出された信号の画素単位の合算とを可能にし、ラインにおけるランクjの画素は、様々なラインのランクjのN個の画素に共通のランクjのカラム導体(CCj)に連結された出力を備えるMOSトランジスタを有する回路で構成される、移動型および合算型の画像センサであって、前記センサは:
−画素のNラインの各々について、アドレス指定対象ラインのP個の画素の積分期間Tiにおける電荷の積算に対応するP個のアナログ信号を前記カラム導体に適用する連続アドレス指定回路と;
前記積分期間Tiの完了に際し、各アドレス指定対象ラインについて、前記カラム導体により提供される信号をデジタル化するための少なくとも1つのアナログ−デジタル変換器と;
−NラインのP個のデジタルアキュムレータレジスタであって、ラインにおけるランクjのアキュムレータレジスタは、N回の積分期間中のNラインの画素を通過する線形画像の移動に応じて、N回の連続した積分期間中に得た様々なラインにおける同じくランクjのN個の画素に対応するN個のデジタル信号を蓄積可能であるデジタルアキュムレータレジスタと;
−N回の連続蓄積が行われたP個のレジスタのラインに格納されたデジタル値を抽出するための回路(DLR2,RS)であって、これらの値は観測対象画像ラインを表す回路と;
−P個のレジスタのラインの各々について、一連のN回の連続した積分期間中に線形画像の移動に応じて、画素のNラインの各々から生じるデジタル化された信号をP個のアキュムレータレジスタのラインに連続的に適用可能であるとともに、内容を抽出したラインのレジスタの内容をゼロにリセット可能なシーケンサ(SEQ)であって、連続した積分期間の過程において内容を抽出し、ゼロにリセットするラインの連係順序が円順列である、シーケンサと;
を備えることを特徴とする、画像センサ。 - 前記アキュムレータレジスタが、異なるラインに対応するいくつかの信号の蓄積値を収容するための出力メモリ(MEM2kj)と、前記アナログ−デジタル変換器(MEM1j,ADC)の出力の内容を前記出力メモリの内容に加算し、加算結果をこのメモリに配置するための加算器(ADDkj)とを備えることを特徴とする、請求項3に記載の画像センサ。
- アナログ−デジタル変換がBビット上で行われ、前記メモリ(MEM2kj)が、前記変換器の最大出力値2B−1のN倍を飽和せずに蓄積可能な十分なビット数を有することを特徴とする、請求項4に記載の画像センサ。
- 前記メモリが少なくともB+bビットのダイナミックレンジを有し、bはlog2(N−1)とlog2(N)との間の整数であることを特徴とする、請求項5に記載の線形画像センサ。
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