EP2664132A1 - Capteur d'image lineaire en technologie cmos a compensation d'effet de file - Google Patents
Capteur d'image lineaire en technologie cmos a compensation d'effet de fileInfo
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- EP2664132A1 EP2664132A1 EP12703860.2A EP12703860A EP2664132A1 EP 2664132 A1 EP2664132 A1 EP 2664132A1 EP 12703860 A EP12703860 A EP 12703860A EP 2664132 A1 EP2664132 A1 EP 2664132A1
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Links
- 238000012546 transfer Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000011159 matrix material Substances 0.000 claims description 15
- 230000004913 activation Effects 0.000 claims description 13
- 238000001994 activation Methods 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 7
- 230000010287 polarization Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 15
- 230000008569 process Effects 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 25
- 239000003990 capacitor Substances 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 19
- 230000000875 corresponding effect Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 17
- 230000002123 temporal effect Effects 0.000 description 13
- 230000035508 accumulation Effects 0.000 description 12
- 238000009825 accumulation Methods 0.000 description 12
- 238000006073 displacement reaction Methods 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000002596 correlated effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004313 glare Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
- H04N25/623—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming by evacuation via the output or reset lines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/768—Addressed sensors, e.g. MOS or CMOS sensors for time delay and integration [TDI]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
Definitions
- the invention relates to a linear image sensor intended to capture a scanning image, in particular to a time delay and integration sensor, better known by the acronym TDI (of the English “Time Delay and Integration”).
- TDI time delay and Integration
- TDI image sensor The principles of a TDI image sensor are described, for example, in the article entitled "A Large Area TDI Image Sensor for Low Light Level Imaging", by Michael G. Farrier et al - IEEE Journal of Solid-State Circuits , Flight. SC-15, No. 4, August 1980.
- a TDI sensor is typically used to capture the image of an object moving at high speed and observed under poor lighting conditions. It is generally performed in CCD (Charge-Coupled Device) technology, which has so far made it possible to obtain the best performance in terms of sensitivity.
- CCD Charge-Coupled Device
- Figure 1 shows schematically a TDI sensor in CCD technology, as described in the aforementioned article. It comprises an array of photosensitive sites, or photosites, the rows of which are generally, as shown, substantially longer than the columns.
- a row contains 1028 photosites, while a column has only 128.
- a row can have around 12000 photosites, and the matrix contains some dozens of rows.
- the rows of the matrix are arranged perpendicular to the displacement of the object whose image is to be captured. The displacement of this image, relative to the sensor, is represented by falling arrows. These arrows also correspond to the displacement of the electric charges in the CCD registers, in synchronism with the displacement of the image.
- Each row grabs a corresponding slice of the object during an exposure time consistent with the speed of the image. This causes an accumulation of negative charges (electrons) in the photosites of the row.
- the charges accumulated in the row i are transferred in the row i + 1, which continues, during a new time of exposure, to accumulate loads for the same slice. The transfers of charges from one row to the next thus take place in synchronism with the displacement of the image.
- the last row of the matrix thus contains, at each transfer cycle, the sum of the charges accumulated by all the rows for the same slice.
- the sensitivity of the sensor is, in theory, multiplied by the number of rows.
- the charges of the last row of the array are transferred to a shift register 12 for reading information from the last row.
- the charges stored in the photosites of this register are shifted photosites by photosite to a charge-voltage converter 14 at the end of the row, where a voltage corresponding to the total charge of each photosite can be taken by a processing circuit, generally external to the sensor. .
- FIG. 2 schematically represents an architecture envisaged in this article by Lepage et al.
- the matrix of pixels 10 takes pictures at a rate corresponding to the time (called "line time" TL) that an image slice sweeps the pitch of the rows of pixels.
- line time TL
- Each row of memory 16 is temporarily associated with the same slice of the image. It accumulates the brightness levels recorded for this slice by all rows of pixels. Once all levels have been accumulated for the slice, the memory array is read, reset, and circularly associated with a new slice of image.
- the pixels For certain applications, it would furthermore be desirable for the pixels to have an anti-glare function, making it possible, in very bright conditions, to evacuate excess charges.
- a temporal delay and integration image sensor comprising a matrix of photosensitive pixels organized in accordance with FIG. rows and columns, each pixel of a column comprising a photosensitive member, a storage node, and a first transfer transistor connecting the photosensitive member to the storage node.
- Each pixel of a column except the last one, further comprises a second transfer transistor which connects the storage node of the pixel to the photosensitive member of the next pixel of the column. Both transfer transistors are connected to be active at the same time.
- Each pixel further comprises a reset transistor connecting the pixel storage node to a supply potential.
- the anti-glare function is obtained by controlling this sensor according to the following steps: a) periodically activating the first and second transfer transistors of each pixel to cause charge transfer to the storage node of the pixel; b) reading the potential on the storage node of the pixel after each activation of the first and second transfer transistors; c) in an interval between two successive activations, bring the gate of the transfer transistors to a polarization potential defining an anti-glare threshold of the photosensitive elements; d) conducting the pixel reset transistor during said interval; e) blocking the reset transistor outside said gap.
- the preceding steps are implemented in offset of half a period between the pixels of even rank and the pixels of odd rank of a column.
- a first reading of the potential on the storage node is made between the start of the blocking of the reset transistor and the activation of the pixel transfer transistors; and performing a second reading of the potential on the storage node between the activation of the transfer transistors and the end of the blocking of the reset transistor.
- the duration of said interval is preferably between one half-period and one period.
- FIG. 1, previously described represents schematically a conventional TDI image sensor, made in CCD technology
- Figure 2 previously described, schematically shows a conventional TDI sensor made in CMOS technology
- FIG. 3 diagrammatically represents a TDI sensor embodiment in CMOS technology making it possible to improve the FTM of yarn
- Figures 4a and 4b symbolize a sensor of the type of Figure 3 in two measurement phases
- Figure 5 is a timing diagram illustrating an operation of a sensor of the type of Figure 3
- FIG. 6 represents an embodiment of a TDI image sensor making it possible to relax the temporal constraints further
- FIG. 7 is a timing diagram illustrating an alternative embodiment of a sensor of the type of FIG. 3, providing an anti-glare function.
- each pixel In order to increase the FTM of yarn, it is proposed to subdivide each pixel into two (or more), as has already been proposed in the prior art, but there is also provided a particular architecture of pixel matrix limiting the increase of the pixels. temporal constraints to the value of the subdivision factor, instead of increasing them with the square of the subdivision factor. Thus, by subdividing each pixel into two, the time constraints increase by a factor of only 2, instead of 4.
- Temporal resolution refers to the number of measurements taken per unit of time
- spatial resolution refers to the number of measurements taken per unit of distance.
- the fact increasing the temporal resolution makes it possible to improve the FTM of yarn, while the fact of conserving the spatial resolution makes it possible to limit the resources necessary to process the image.
- the temporal resolution is increased by subdividing each pixel, in the direction of displacement, into several sub-pixels covering the same area as the pixel.
- the spatial resolution is maintained by aggregating into a single value the values of a sliding group of consecutive subpixels corresponding to the size of a pixel. This group "slides” at the speed of movement of the image, that is to say it shifts from one pixel to one line time. In order to effectively increase the temporal resolution, a new aggregation occurs each time the group has shifted by one sub-pixel.
- FIG. 3 schematically represents the first pixels of a column of a TDI sensor embodiment in CMOS technology making it possible to implement this principle.
- This sensor is of type "global shutter” ("snapshot” in English), that is to say that all the pixels of the sensor perform integration at the same time.
- each pixel is subdivided in two in the direction of movement to go from a FTM of yarn from 0.64 to 0.9.
- Each pixel Px comprises a photodiode D, whose intrinsic capacitance C1, or integration capacitance, makes it possible to accumulate the charges generated by the light striking the pixel.
- a transfer transistor TG1 connects the photodiode D1 to the gate of a follower transistor M2.
- the gate capacitance of the transistor M2 as well as the capacitances of the other components connected to the gate of the transistor M2 form a buffer capacitance C2, or storage node.
- a read transistor RD connects the source of the follower transistor M2 to a column bus Bc.
- the read transistors RD of the pixels of a row are controlled by a selection line common to the row.
- a reset transistor RST connects the capacitor C2 to a positive supply line Vdd.
- control signals of the transistors hereinafter have the same name as the transistors.
- the references of certain elements of the odd pixels have a suffix "o"
- the references of the same elements of the even pixels have a suffix "e”.
- This type of pixel is a conventional "4T" type pixel making it possible to produce a global shutter sensor, that is to say a sensor. sensor to expose all its pixels at the same time and read the pixel levels successively after exposure.
- the operation is in short the following.
- the transistors TG1, RST and RD are blocked.
- the capacitor C1 integrates the charges generated by the light striking the photodiode D.
- the transistor RST is actuated briefly to reinitialize the buffer capacitance C2.
- the transistor TG is actuated briefly to transfer the charges of the capacitor C1 to the buffer capacitor C2. This transfer is total in the case where the photodiode D is of type "locked” (or "pinned” in English), which results in the resetting of the capacitor C1 for a new phase of exposure.
- the voltage level corresponding to the previous exposure is stored on the buffer capacity C2. This voltage level can be transferred at any time on the bus Bc by operating the read transistor RD, this before a new reset by the transistor RST.
- Each pixel of FIG. 3, with respect to a conventional "4T" pixel, comprises an additional transfer transistor TG2, connecting the capacitance C2 of the pixel to the photodiode D of the next pixel of the column. (The last pixel of the column will be devoid of such an additional transfer transistor.)
- the transfer transistors TG1 and TG2 of the same pixel are synchronously controlled - their gates receive the same control signal for this purpose.
- the two transfer transistors TG1 o and TG2o of all the odd pixels are synchronously controlled by a single line TGo, while the two transfer transistors TG1e and TG2e of all the even pixels are synchronously controlled by a single line. TGe.
- the first pixel Px1 of the column behaves exactly like the other pixels.
- a reset transistor Trst connected between the photodiode of the pixel Px1 and the line Vdd is provided.
- This transistor Trst is activated by the control line TGe of the transfer transistors of even pixels.
- the capacitance C1 of the pixel Px1 the charge of which is not transferable in a capacitor C2 of a preceding pixel, is reinitialized at the moment when the transfer transistors of the even pixels are controlled.
- the last pixel of the column is a conventional pixel - it does not include a second transfer transistor TG2, since there is no next pixel to connect this transistor.
- FIGS. 4a and 4b show a column of pixels of the type of FIG. 3 with two operating phases of the sensor.
- the column is parallel to the displacement of the image.
- the circles represent the capacitances C2 and the triangles the reading circuits (transistors M2 and RD).
- each pixel represented is in fact a subpixel, and two consecutive subpixels of the column, which will be designated "pixel pair", form a single pixel at the original spatial resolution.
- a pair of pixels preferably occupies a square surface, and each pixel is twice as wide as high, so that the original form factor is retained.
- a reference image, or pattern Scrolling from top to bottom.
- the pattern includes alternating light slices and dark slices at the pitch of pixel pairs, that is, the Nyquist boundary for the original spatial resolution. Each slice is thus the height of a pair of pixels and sweeps the pair of pixels in a line time T L.
- the first dark slice of Ja mire has passed in front of the first two pixels P x 1 and P x 2 of the column, while the first clear slice has passed in front of the two following pixels P x 3 and P x 4 of the column. This configuration is repeated along the column.
- the two transfer transistors of each of the odd pixels are activated, which results in the charges integrated by the photodiodes of the pixels Px1 and Px2, both of which have seen the first dark slice of the test pattern. , are summed in the first capacitance C2, while the charges integrated by the photodiodes of the pixels Px3 and Px4, both having seen the first clear slice of the pattern, are summed in the third capacitor C2.
- This configuration is repeated along the column, so that each capacitor C2 of odd rank, that is to say each capacitor C2, receives the sum of the charges of the pair of neighboring pixels.
- the voltage levels of the capacitors C2o will be read in turn on the column bus Bc during the next line half-time, during which a new integration on the photodiodes begins.
- the two transfer transistors of each of the even pixels are activated, whereby the charges integrated by the photodiodes of the pixels Px2 and Px3, both having seen the first dark slice of the target , are summed in the second capacitor C2, while the charges integrated by the photodiodes of the pixels Px4 and Px5, both having seen the first clear slice of the pattern, are summed in the fourth capacitor C2.
- This pattern is repeated along the column, so that each C2 of even rank, i.e., each C2e, receives the sum of the charges of the pair of neighboring pixels.
- the voltage levels of the capacitors C2e will be read in turn on the column bus Bc during the next line half-time.
- the voltage levels of the odd C2o capacitors will have been read during the current line half-time.
- the number of levels to be read on the bus during a line time is proportional to the subdivision factor, instead of being proportional to the square of the factor. subdivision. If the pixel levels were to be read individually on the bus Bc, there would be twice as many readings to be done for each of FIGS. 4a and 4b, ie at each half-time line.
- FIG. 5 is a timing diagram illustrating an example of evolution of the main signals relating to the pixels Px1 and Px2 during the phases of FIGS. 4a and 4b, and of subsequent phases.
- the chronogram is subdivided by vertical mixed lines into periods equal to half a line time.
- the first signal is representative of the average of the charge states of the capacitances C1 of the pixels Px1 and Px2. It will be noted that a zero charge level of the capacitors C1 and C2 corresponds to a high potential (for example Vdd), whereas a rising charge level, corresponding to a growing number of electrons, evolves decreasing from the potential high.
- the pixel Px1 sees a transition from the dark slice to a clear slice and the pixel Px2 sees the dark slice during the whole half-time line.
- the C1 capabilities of the Px1 and Px2 pixels load at low levels.
- the RST signal is activated to reset the C2 capabilities. Such a reset is repeated with a period of one line time or, preferably, half a line time, as shown.
- Activation of the RST signal can occur at any time within half a line time. Preferably, it is activated, as shown, towards the middle of each half line time, which will make it possible to carry out a correlated double sampling to compensate for the noise of the black level.
- the black levels of the capacitors C2 are transferred to the bus Bc, so that these levels can be subtracted from the useful levels transferred to the next phase.
- the pairs of transfer transistors TGo of the odd pixels are activated.
- the capacitance charges C1 of the pixels Px1 and Px2 are transferred and summed in the capacitance C2o of the pixel Px1, the voltage level of which has a corresponding amplitude step (low here).
- the transistors TGo are thereafter periodically activated with a period of one line time.
- the capacitances C1 of the pixels Px2 and Px3 see what the pixels Px1 and Px2 had seen at the half-time preceding line.
- the C1 capabilities of these pixels load at low levels.
- the pairs of transfer transistors TGe are activated with even pixels.
- the C1 capacitance loads of the Px2 pixels and Px3 are summed in the capacitance C2e of the pixel Px2, whose voltage level has a corresponding amplitude step (again low).
- the transistors TGe are thereafter periodically activated with a period of one line time.
- the capacitances C1 of the pixels Px1 and Px2 which see scrolling a clear slice, load at high levels.
- the pairs of transfer transistors TGo of the odd pixels are activated again.
- the capacitance charges C1 of the pixels Px1 and Px2 are summed in the capacitance C2o of the pixel Px1, the voltage level of which has a corresponding amplitude step (high this time).
- the half-times line follow one another in a similar way. It can be seen that the levels on C2 capacitances show a significant periodic variation with a period of one line time, corresponding to the pitch of the pattern of the pattern.
- the FTM of yarn was passed from 0.64 to 0.9.
- each pixel of FIG. 3 comprises a transfer transistor TG1 connecting the photodiode D to the capacitance of C2 storage of the pixel, and N-1 additional transfer transistors (TG2, TG3 ... TGN) connecting the storage capacitor C2 to the respective photodiodes of the following N-1 pixels.
- These N pixel transfer transistors are activatable at the same time to summon in the storage capacitor C2 of the pixel the charges of the N photodiodes of the N-tuple of pixels thus formed.
- Figure 6 shows a TDI sensor architecture in CMOS technology, offering an optional solution to relieve time constraints by a factor of 2, in the context of a global shutter sensor.
- this architecture it is proposed to divide by two the time required for the operations of accumulation of the brightness levels in memory.
- an accumulation memory 16a is associated with a first half of the rows, and a separate accumulation memory 16b is associated with the second half of the rows. It is thus possible to write in the memory 16a a value corresponding to a pixel of the first half at the same time as a value corresponding to a pixel of the second half is written in the memory 16b.
- the matrix of photosensitive pixels Px is represented with six rows and five columns, by way of example.
- the accumulation memory 16a is here associated with the rows of the upper half of the pixel matrix
- the accumulation memory 16b is associated with the rows of the lower half of the pixel array.
- the pixels of the upper half and the pixels of the lower half of each column are connected by separate read buses to their respective memories 16a and 16b. In each of these buses, an ADC analog-to-digital converter is provided. Thus, the analog levels provided by the pixels are converted to digital before being accumulated in memories 16a and 16b.
- the accumulation takes place, for example, as is schematically in the memories, using an adder that replaces the contents of a memory cell by the sum of this content and the value provided by the ADC converter corresponding.
- the accumulation memories 16a and 16b and the pixels Px are managed by a control circuit 18, the operation of which will be described in more detail later.
- the contents of the memories 16a and 16b are accessible by respective buses arriving at the two inputs of an adder 20.
- An adder 20 is provided per column, serving to complete the partial accumulations made in each of the memories 16a and 16b.
- Each of the storage memories 16a and 16b preferably has the same configuration as the pixel array, i.e., it is in the form of an array of memory cells of six rows by five columns in the array. example shown.
- the memories 16a and 16b are preferably arranged physically on either side of the matrix of pixels, in the direction of the columns. This facilitates the routing of connections.
- the memory size is doubled. This does not have a significant influence on the size of the sensor, since the latter generally has much fewer rows than columns. Thus, a relatively small number of rows of memory are added which have little effect on the width of the sensor relative to the other components of the sensor, in particular the input / output pads.
- the pixels have an anti-glare function, allowing, under conditions of high brightness, to evacuate excess charges towards the supply lines rather than to let them overflow towards neighboring pixels.
- This function is usually available in conventional five-transistor or "5T" pixels.
- the fifth N-type transistor is connected between the photodiode and the supply potential Vdd, and its gate is biased to a fixed potential set so that the transistor goes into conduction as soon as the potential of the photodiode (connected to the transistor source) goes below a glare threshold.
- This polarization potential with the current technologies, is slightly positive, of the order of 200 mV.
- a simple way of providing an anti-glare function in the sensor of FIG. 3 is to add in each pixel a transistor between the photodiode and the potential Vdd. This nevertheless increases the complexity of the pixels and reduces the size of the photodiode.
- the structure of FIG. 3 makes it possible to dispense with the anti-glare transistor by judiciously controlling the transfer transistors TG and the reset transistors RST.
- the anti-glare function is obtained by rendering the transistor RST of the pixel conductive, and by applying simultaneously to the gate of the transistor TG1 of the pixel the bias voltage regulating the glare threshold. The charges in excess of the photodiode can then be discharged to the potential Vdd by the transistor TG1 and the transistor RST.
- the RST transistors of the odd pixels are on. This causes the storage nodes C2o of the odd pixels to remain in the unloaded state.
- the RST transistors of even pixels denoted RSTe, are blocked, allowing the transfer of charges from the photodiodes to the even storage nodes C2e, and the reading thereof.
- the gates of the transistors TG1o and TG2o of the odd pixels are at their level of anti-glare, of the order of 200 mV with the current technologies. The transistor TG1o thus provides the anti-glare function for the odd pixel, via the transistor RSTo of the pixel.
- the transistor TG2o is polarized as the transistor TG1o, since the gates of these two transistors are connected to one another.
- this transistor TG2o provides the anti-glare function for the next even pixel, also via the transistor RSTo.
- Transistors TG1e and TG2e of this next even pixel are blocked, and can not in any case serve as anti-glare transistors, because the transistor RSTe of this pixel is blocked.
- the storage node C2e can receive the charges of the photodiode De / C1e and be read via the read transistor RD of the pixel.
- the anti-glare function is nevertheless provided for all the pixels without adding an additional component.
- the even RSTe transistors are turned on while the odd RSTo transistors are off.
- the odd transistors TGo (TG1o and TG2o) are off, while the transistors TGe (TG1e and TG2e) are in turn polarized to provide the anti-glare function.
- the transistors RST0 and RSTe have a short common conduction phase (between 0.1 and 2 ⁇ ), inside which the transistors TGo and TGe have a phase polarization at the level of anti-glare. This makes it possible to maintain the active anti-glare function only during the transition between the integrations of the odd and even pixels.
- the senor is in a configuration where the roles of odd and even pixels are exchanged to provide anti-glare.
- the even pixels are monopolized by the active RSTe transistors and provide the anti-glare function for all the pixels, by the transistors TG1e and TG2e, while the storage nodes C2o of the odd pixels can receive charges and be read.
- the transistors TGo are briefly activated, causing charge transfer from the pairs of adjacent photodiodes to the storage nodes C2o of the odd pixels, as has been described in relation with Figure 5.
- transistors RST and TG then remain in the same state until half of the second integration period, where they switch back to the described configuration of the beginning of the first integration period.
- transistors TGe are briefly activated, causing charges to be transferred from pairs of adjacent photodiodes to C2e storage nodes of even pixels, as has been described in connection with FIG. 5.
- the transistors TG and RST are thus controlled periodically, with a period of one line time and a half-period offset between the even and odd pixels.
- a period is the time interval between two successive activations of the transfer transistors (and thus two successive readings of the pixel level) and half a period corresponds to half of this period.
- the black levels stored on the capacitors C2 of the pixels of the same parity are read.
- the signal levels stored on the capacitors C2 are read.
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Description
CAPTEUR D'IMAGE LINEAIRE EN TECHNOLOGIE
CMOS A COMPENSATION D'EFFET DE FILE
Domaine technique de l'invention
L'invention est relative à un capteur d'image linéaire destiné à saisir une image par balayage, notamment à un capteur à retard temporel et intégration, plus connu sous l'acronyme TDI (de l'anglais « Time Delay and Intégration »).
État de la technique
Les principes d'un capteur d'image TDI sont décrits, par exemple, dans l'article intitulé « A Large Area TDI Image Sensor for Low Light Level Imaging », par Michael G. Farrier et al - IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, Août 1980.
Un capteur TDI est généralement utilisé pour saisir l'image d'un objet se déplaçant à vitesse élevée et observé sous de mauvaises conditions d'éclairage. Il est généralement réalisé en technologie CCD (de l'anglais « Charge-Coupled Device », ou dispositif à transfert de charges), qui a jusqu'à maintenant permis d'obtenir les meilleures performances en termes de sensibilité.
La figure 1 représente schématiquement un capteur TDI en technologie CCD, tel que décrit dans l'article susmentionné. Il comprend une matrice de sites photosensibles, ou photosites 10 dont les rangées sont généralement, comme cela est représenté, nettement plus longues que les colonnes. Dans l'exemple de l'article susmentionné, une rangée comporte 1028 photosites, tandis qu'une colonne en comporte seulement 128. Pour la photographie terrestre par satellite, une rangée peut comporter de l'ordre de 12000 photosites, et la matrice comporte quelques dizaines de rangées. Les rangées de la matrice sont disposées perpendiculairement au déplacement de l'objet dont on veut saisir l'image. Le déplacement de cette image, relatif au capteur, est représenté par des flèches descendantes. Ces flèches correspondent également au déplacement des charges électriques dans les registres CCD, en synchronisme avec le déplacement de l'image. Chaque rangée saisit une tranche correspondante de l'objet pendant un temps d'exposition compatible avec la vitesse de l'image. Cela provoque une accumulation de charges négatives (électrons) dans les photosites de la rangée.
Lorsqu'une tranche de l'image saisie par une rangée i s'est déplacée au niveau de la rangée i+1 , les charges accumulées dans la rangée i sont transférées dans la rangée i+1 , qui continue, pendant un nouveau temps d'exposition, à accumuler des charges pour la même tranche. Les transferts de charges d'une rangée à la suivante s'opèrent donc en synchronisme avec le déplacement de l'image.
La dernière rangée de la matrice contient ainsi, à chaque cycle de transfert, la somme des charges accumulées par toutes les rangées pour une même tranche. La sensibilité du capteur est donc, en théorie, multipliée par le nombre de rangées.
A la fin de chaque cycle de transfert de charges et d'exposition, les charges de la dernière rangée de la matrice sont transférées dans un registre à décalage 12 servant à la lecture des informations de la dernière rangée. Les charges stockées dans les photosites de ce registre sont décalées photosite par photosite vers un convertisseur charge-tension 14 en bout de rangée, où une tension correspondant à la charge totale de chaque photosite peut être prélevée par un circuit de traitement, généralement externe au capteur.
La technologie CCD étant de moins en moins utilisée pour les capteurs d'image, au profit de la technologie CMOS, l'utilisation de cette dernière technologie est envisagée pour les capteurs TDI.
L'article [Time-Delay-Integration Architectures in CMOS Image Sensors, Gérald Lepage, Jan Bogaerts, and Guy Meynants - IEEE Transactions on Electron Devices, Vol. 56, NO. 11 , November 2009] décrit des solutions pour obtenir la fonctionnalité TDI à l'aide d'un capteur d'image CMOS.
Dans un capteur d'image CMOS, la lumière est également captée sous forme de charges, au niveau de pixels. Par contre, chaque pixel étant muni de son propre circuit de lecture en tension, on ne peut pas transférer des charges d'un pixel à un autre.
La figure 2 représente schématiquement une architecture envisagée dans cet article de Lepage et al. À une matrice 10' de NxM pixels Px on associe une matrice 16 de cellules mémoire∑, de même taille et configuration (ici NxM = 5x5). Dans le principe, la matrice de pixels 10' prend des vues à une cadence correspondant au temps (appelé « temps ligne » TL) que met une tranche d'image à balayer le pas des rangées de pixels. Ainsi, au bout de N temps ligne, la même tranche d'image aura été saisie par chacune des N rangées de la matrice de
pixels. Chaque rangée de la mémoire 16 est associée temporairement à une même tranche de l'image. On y accumule les niveaux de luminosité enregistrés pour cette tranche par toutes les rangées de pixels. Une fois que tous les niveaux ont été accumulés pour la tranche, la rangée mémoire est lue, réinitialisée, et associée de manière circulaire à une nouvelle tranche d'image.
On s'aperçoit qu'on doit ainsi procéder à l'accumulation de toutes les rangées de la matrice de pixels à chaque temps ligne.
Alors qu'en technologie CCD les opérations d'accumulation de niveaux de luminosité correspondent à de simples transferts de charges, en technologie CMOS ces opérations sont notablement plus complexes. Elles impliquent des multiplexages sur des bus de lecture des pixels, des conversions analogique- numérique, des opérations d'addition, et des opérations d'accès mémoire. Il en résulte qu'on a des difficultés en technologie CMOS à tenir les mêmes cadences de prise de vue (ou temps ligne TL) qu'en technologie CCD. Ainsi, la résolution en nombre de rangées de la matrice de pixels doit être adaptée au temps ligne minimal envisagé et au pas des pixels souhaité.
Dans certaines applications, comme cela est décrit notamment dans l'article susmentionné de Lepage et al., on souhaite suréchantillonner spatialement l'image dans le sens du déplacement afin d'améliorer ce qu'on appelle la fonction de transfert de modulation (FTM) de filé, représentative de la netteté de l'image reproduite. Cela revient à augmenter le nombre de rangées de pixels tout en diminuant le pas pour conserver les dimensions du capteur. Les contraintes temporelles augmentent ainsi avec le carré du facteur de subdivision.
Pour certaines applications, on souhaiterait en outre que les pixels disposent d'une fonction d'anti-éblouissement, permettant, dans des conditions de forte luminosité, d'évacuer des charges en excès.
Résumé de l'invention
On constate qu'il existe un besoin de prévoir un capteur d'image de type TDI en technologie CMOS permettant d'améliorer la FTM de filé, sans augmenter notablement les contraintes temporelles, et permettant de réaliser une fonction d'anti-éblouissement.
On tend à satisfaire ce besoin en prévoyant un capteur d'image à retard temporel et intégration comprenant une matrice de pixels photosensibles organisés en
rangées et colonnes, chaque pixel d'une colonne comprenant un élément photosensible, un nœud de stockage, et un premier transistor de transfert reliant l'élément photosensible au nœud de stockage. Chaque pixel d'une colonne, excepté le dernier, comprend en outre un deuxième transistor de transfert qui relie le nœud de stockage du pixel à l'élément photosensible du pixel suivant de la colonne. Les deux transistors de transfert sont connectés pour être actifs en même temps. Chaque pixel comprend en outre un transistor de réinitialisation reliant le nœud de stockage du pixel à un potentiel d'alimentation.
On obtient la fonction d'anti-éblouissement en commandant ce capteur selon les étapes suivantes : a) activer périodiquement les premier et deuxième transistors de transfert de chaque pixel pour provoquer un transfert de charges vers le nœud de stockage du pixel ; b) lire le potentiel sur le nœud de stockage du pixel après chaque activation des premier et deuxième transistors de transfert ; c) dans un intervalle compris entre deux activations successives, porter la grille des transistors de transfert à un potentiel de polarisation définissant un seuil d'anti-éblouissement des éléments photosensibles ; d) rendre conducteur le transistor de réinitialisation du pixel pendant ledit intervalle ; e) bloquer le transistor de réinitialisation en dehors dudit intervalle.
Les étapes précédentes sont mises en œuvre en décalage d'une demi-période entre les pixels de rang pair et les pixels de rang impair d'une colonne.
Selon un mode de mise en œuvre, on procède à une première lecture du potentiel sur le nœud de stockage entre le début du blocage du transistor de réinitialisation et l'activation des transistors de transfert du pixel ; et on procède à une deuxième lecture du potentiel sur le nœud de stockage entre l'activation des transistors de transfert et la fin du blocage du transistor de réinitialisation.
La durée dudit intervalle est de préférence comprise entre une demi-période et une période.
Description sommaire des dessins
D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation donnés à titre d'exemples non limitatifs et illustrés à l'aide des dessins annexés, dans lesquels : - la figure 1 , précédemment décrite, représente schématiquement un capteur d'image TDI classique, réalisé en technologie CCD ; la figure 2, précédemment décrite, représente schématiquement un capteur TDI classique réalisé en technologie CMOS ; la figure 3 représente schématiquement un mode de réalisation de capteur TDI en technologie CMOS permettant d'améliorer la FTM de filé ; les figures 4a et 4b symbolisent un capteur du type de la figure 3 dans deux phases de mesure ; la figure 5 est un chronogramme illustrant un fonctionnement d'un capteur du type de la figure 3 ; - la figure 6 représente un mode de réalisation de capteur d'image TDI permettant de relâcher davantage les contraintes temporelles ; et la figure 7 est un chronogramme illustrant une variante de fonctionnement d'un capteur du type de la figure 3, offrant une fonction d'anti- éblouissement.
Description d'un mode de réalisation préféré de l'invention
Afin d'augmenter la FTM de filé on propose de subdiviser chaque pixel en deux (voire plus), comme cela a déjà été proposé dans l'art antérieur, mais on prévoit en outre une architecture particulière de matrice de pixels limitant l'augmentation des contraintes temporelles à la valeur du facteur de subdivision, au lieu de les augmenter avec le carré du facteur de subdivision. Ainsi, en subdivisant chaque pixel en deux, les contraintes temporelles augmentent d'un facteur 2 seulement, au lieu de 4.
On obtient cela en augmentant la résolution temporelle du capteur sans augmenter sa résolution spatiale. Par « résolution temporelle », on entend le nombre de mesures prises par unité de temps, tandis que par « résolution spatiale », on entend le nombre de mesures prises par unité de distance. Le fait
d'augmenter la résolution temporelle permet d'améliorer la FTM de filé, tandis que le fait de conserver la résolution spatiale permet de limiter les ressources nécessaires à traiter l'image. La résolution temporelle est augmentée en subdivisant chaque pixel, dans le sens du déplacement, en plusieurs sous-pixels couvrant la même surface que le pixel. La résolution spatiale est conservée en agrégeant en une seule valeur les valeurs d'un groupe glissant de sous-pixels consécutifs correspondant à la taille d'un pixel. Ce groupe « glisse » à la vitesse de déplacement de l'image, c'est-à-dire qu'il se décale d'un pixel en un temps ligne. Afin d'effectivement augmenter la résolution temporelle, une nouvelle agrégation a lieu à chaque fois que le groupe s'est décalé d'un sous-pixel.
La figure 3 représente schématiquement les premiers pixels d'une colonne d'un mode de réalisation de capteur TDI en technologie CMOS permettant de mettre en œuvre ce principe. Ce capteur est de type à « obturateur global » (« snapshot » en anglais), c'est-à-dire que tous les pixels du capteur réalisent une intégration en même temps.
Dans les modes de réalisation de capteur décrits ci-après à titre d'exemple, on subdivise chaque pixel en deux dans le sens du déplacement pour passer d'une FTM de filé de 0,64 à 0,9.
Chaque pixel Px comprend une photodiode D, dont la capacité intrinsèque C1 , ou capacité d'intégration, permet d'accumuler les charges générées par la lumière frappant le pixel. Un transistor de transfert TG1 relie la photodiode D1 à la grille d'un transistor suiveur M2. La capacité de grille du transistor M2 ainsi que les capacités des autres composants reliés à la grille du transistor M2 forment une capacité tampon C2, ou nœud de stockage. Un transistor de lecture RD relie la source du transistor suiveur M2 à un bus de colonne Bc. Les transistors de lecture RD des pixels d'une rangée sont commandés par une ligne de sélection commune à la rangée. Un transistor de réinitialisation RST relie la capacité C2 à une ligne d'alimentation positive Vdd.
Pour des raisons de commodité, les signaux de commande des transistors ont ci- après le même nom que les transistors. En outre, les références de certains éléments des pixels impairs ont un suffixe « o », tandis que les références des mêmes éléments des pixels pairs ont un suffixe « e ».
Ce type de pixel, tel que décrit jusqu'à maintenant, est un pixel classique de type « 4T » permettant de réaliser un capteur à obturateur global, c'est-à-dire un
capteur permettant d'exposer tous ses pixels en même temps et de lire les niveaux des pixels successivement après exposition. Le fonctionnement est en bref le suivant.
Initialement, les transistors TG1 , RST et RD sont bloqués. La capacité C1 intègre les charges engendrées par la lumière frappant la photodiode D. Avant la fin de l'exposition, le transistor RST est actionné brièvement pour réinitialiser la capacité tampon C2. En fin d'exposition, le transistor TG est actionné brièvement pour transférer les charges de la capacité C1 vers la capacité tampon C2. Ce transfert est total dans le cas où la photodiode D est de type « verrouillé » (ou « pinned » en anglais), ce qui a pour résultat la réinitialisation de la capacité C1 pour une nouvelle phase d'exposition.
Pendant chaque phase d'exposition, le niveau de tension correspondant à l'exposition précédente est stocké sur la capacité tampon C2. Ce niveau de tension peut être transféré à tout moment sur le bus Bc en actionnant le transistor de lecture RD, ceci avant une nouvelle réinitialisation par le transistor RST.
Chaque pixel de la figure 3, par rapport à un pixel « 4T » classique, comprend un transistor de transfert supplémentaire TG2, reliant la capacité C2 du pixel à la photodiode D du pixel suivant de la colonne. (Le dernier pixel de la colonne sera dépourvu d'un tel transistor de transfert supplémentaire.) Les transistors de transfert TG1 et TG2 d'un même pixel sont commandés en synchronisme - leurs grilles reçoivent pour cela un même signal de commande. De préférence, les deux transistors de transfert TG1 o et TG2o de tous les pixels impairs sont commandés en synchronisme par une ligne unique TGo, tandis que les deux transistors de transfert TG1e et TG2e de tous les pixels pairs sont commandés en synchronisme par une ligne unique TGe.
On peut souhaiter que le premier pixel Px1 de la colonne se comporte exactement comme les autres pixels. Pour cela, on prévoit par exemple un transistor de réinitialisation Trst relié entre la photodiode du pixel Px1 et la ligne Vdd. Ce transistor Trst est activé par la ligne TGe de commande des transistors de transfert des pixels pairs. Ainsi, la capacité C1 du pixel Px1 , dont le charge n'est pas transférable dans une capacité C2 d'un pixel précédent, est réinitialisée au moment où on commande les transistors de transfert des pixels pairs.
Par ailleurs, le dernier pixel de la colonne est un pixel classique - il ne comprend pas de deuxième transistor de transfert TG2, puisqu'il n'y a pas de pixel suivant auquel connecter ce transistor.
Les figures 4a et 4b représentent une colonne de pixels du type de la figure 3 à deux phases de fonctionnement du capteur. La colonne est parallèle au déplacement de l'image. Les cercles représentent les capacités C2 et les triangles les circuits de lecture (transistors M2 et RD).
Le cas représenté correspond à celui où la résolution temporelle est divisée par deux. Ainsi, chaque pixel représenté est en fait un sous-pixel, et deux sous-pixels consécutifs de la colonne, que l'on désignera « paire de pixels », forment un seul pixel à la résolution spatiale d'origine. Comme cela est représenté, une paire de pixels occupe de préférence une surface carrée, et chaque pixel est deux fois plus large que haut, afin que le facteur de forme d'origine soit conservé.
En face de la colonne, sous la forme d'une barre verticale, on a représenté une image de référence, ou mire, défilant du haut vers le bas. La mire comprend une alternance de tranches claires et de tranches sombres au pas des paires de pixels, c'est-à-dire à la limite de Nyquist pour la résolution spatiale d'origine. Chaque tranche est ainsi de la hauteur d'une paire de pixels et balaye la paire de pixels en un temps ligne TL. A la figure 4a, la première tranche sombre de Ja mire a défilé devant les deux premiers pixels Px1 et Px2 de la colonne, tandis que la première tranche claire a défilé devant les deux pixels suivants Px3 et Px4 de la colonne. Cette configuration est répétée le long de la colonne.
Comme cela est représenté par des flèches, on active les deux transistors de transfert de chacun des pixels impairs, d'où il résulte que les charges intégrées par les photodiodes des pixels Px1 et Px2, tous deux ayant vu la première tranche sombre de la mire, sont sommées dans la première capacité C2, tandis que les charges intégrées par les photodiodes des pixels Px3 et Px4, tous deux ayant vu la première tranche claire de la mire, sont sommées dans la troisième capacité C2. Cette configuration se répète le long de la colonne, de sorte que chaque capacité C2 de rang impair, c'est-à-dire chaque capacité C2o, reçoit la somme des charges de la paire de pixels voisins.
Les niveaux de tension des capacités C2o seront lus à tour de rôle sur le bus de colonne Bc pendant le demi temps ligne suivant, au cours duquel commence une nouvelle intégration sur les photodiodes.
A la figure 4b, correspondant à un demi temps ligne plus tard, la première tranche sombre de la mire s'est décalée d'un pixel vers le bas et a balayé les pixels Px2 et Px3, tandis que la première tranche claire a balayé les deux pixels suivants Px4 et Px5. Cette configuration est répétée le long de la colonne.
Comme cela est représenté par des flèches, on active les deux transistors de transfert de chacun des pixels pairs, d'où il résulte que les charges intégrées par les photodiodes des pixels Px2 et Px3, tous deux ayant vu la première tranche sombre de la mire, sont sommées dans la deuxième capacité C2, tandis que les charges intégrées par les photodiodes des pixels Px4 et Px5, tous deux ayant vu la première tranche claire de la mire, sont sommées dans la quatrième capacité C2. Cette configuration se répète le long de la colonne, de sorte que chaque capacité C2 de rang pair, c'est-à-dire chaque capacité C2e, reçoit la somme des charges de la paire de pixels voisins.
Les niveaux de tension des capacités C2e seront lus à tour de rôle sur le bus de colonne Bc pendant le demi temps ligne suivant. Les niveaux de tension des capacités impaires C2o auront été lus pendant le demi temps ligne en cours. On s'aperçoit qu'on parvient ainsi à échantillonner une même tranche d'image tous les demi temps ligne, c'est-à-dire qu'on atteint une résolution temporelle deux fois meilleure, en utilisant à chaque échantillonnage une paire de pixels dont les informations sont agrégées, c'est-à-dire qu'on n'augmente pas la résolution spatiale. II en résulte, comme on peut le constater à l'aide des figures 4a et 4b, que le nombre de niveaux à lire sur le bus pendant un temps ligne est proportionnel au facteur de subdivision, au lieu d'être proportionnel au carré du facteur de subdivision. Si les niveaux des pixels devaient être lus individuellement sur le bus Bc, on aurait deux fois plus de lectures à faire pour chacune des figures 4a et 4b, c'est-à-dire à chaque demi temps ligne.
La figure 5 est un chronogramme illustrant un exemple d'évolution des principaux signaux relatifs aux pixels Px1 et Px2 au cours des phases des figures 4a et 4b, et de phases ultérieures. Le chronogramme est subdivisé, par des traits mixtes verticaux, en des périodes égales à un demi temps ligne.
Le premier signal est représentatif de la moyenne des états de charge des capacités C1 des pixels Px1 et Px2. On remarquera qu'un niveau de charge nul des capacités C1 et C2 correspond à un potentiel haut (par exemple Vdd), tandis qu'un niveau de charge croissant, correspondant à un nombre d'électrons croissant, évolue en décroissant à partir du potentiel haut.
Au cours du premier demi temps ligne, correspondant à la figure 4a, le pixel Px1 voit une transition de la tranche sombre à une tranche claire et le pixel Px2 voit la tranche sombre pendant tout le demi temps ligne. Les capacités C1 des pixels Px1 et Px2 se chargent à des niveaux faibles. Avant la fin du premier demi temps ligne, le signal RST est activé pour réinitialiser les capacités C2. Une telle réinitialisation se répète avec une période d'un temps ligne ou, de préférence, d'un demi temps ligne, comme cela est représenté.
L'activation du signal RST peut survenir à tout instant à l'intérieur d'un demi temps ligne. De préférence, on l'active, comme cela est représenté, vers le milieu de chaque demi temps ligne, ce qui permettra d'effectuer un double échantillonnage corrélé pour compenser le bruit du niveau de noir. Ainsi, entre l'activation du signal RST et la fin du demi temps ligne, on transfère les niveaux de noir des capacités C2 sur le bus Bc, de sorte à pouvoir retrancher ces niveaux aux niveaux utiles transférés à la phase suivante. A la fin du premier demi temps ligne, on active les couples de transistors de transfert TGo des pixels impairs. Les charges des capacités C1 des pixels Px1 et Px2 sont transférées et sommées dans la capacité C2o du pixel Px1 , dont le niveau de tension présente un échelon d'amplitude correspondante (faible ici).
Les transistors TGo sont par la suite activés périodiquement avec une période d'un temps ligne.
Au cours du deuxième demi temps ligne, correspondant à la figure 4b, les capacités C1 des pixels Px2 et Px3 voient ce qu'avaient vu les pixels Px1 et Px2 au demi temps ligne précédent. Les capacités C1 des ces pixels (niveau non représenté pour le pixel Px3) se chargent à des niveaux faibles. Le pixel Px1 voyant pendant toute cette durée une tranche claire, sa capacité C1 se charge à un niveau élevé.
A la fin du deuxième demi temps ligne, on active les couples de transistors de transfert TGe des pixels pairs. Les charges des capacités C1 des pixels Px2 et
Px3 sont sommées dans la capacité C2e du pixel Px2, dont le niveau de tension présente un échelon d'amplitude correspondante (de nouveau faible).
Les transistors TGe sont par la suite activés périodiquement avec une période d'un temps ligne. Au cours du troisième demi temps ligne, les capacités C1 des pixels Px1 et Px2 qui voient défiler une tranche claire, se chargent à des niveaux élevés.
A la fin du troisième demi temps ligne, on active de nouveau les couples de transistors de transfert TGo des pixels impairs. Les charges des capacités C1 des pixels Px1 et Px2 sont sommées dans la capacité C2o du pixel Px1 , dont le niveau de tension présente un échelon d'amplitude correspondante (élevée cette fois).
Les demi temps ligne se succèdent ainsi de manière similaire. On s'aperçoit que les niveaux sur les capacités C2 présentent une variation sensible périodique avec une période d'un temps ligne, correspondant au pas du motif de la mire.
En augmentant ainsi la résolution temporelle d'un facteur 2, sans affecter la résolution spatiale, on fait passer la FTM de filé de 0,64 à 0,9.
Le principe décrit est valable pour un facteur N quelconque, bien que des facteurs supérieurs à 2 ne permettent pas d'améliorer de manière notable la FTM de filé (on obtient 0,955 pour un facteur 3, et 0,975 pour un facteur 4).
Pour augmenter la résolution temporelle d'un facteur N, qui augmentera les contraintes temporelles d'un facteur N également (au lieu de N2), chaque pixel de la figure 3 comprend un transistor de transfert TG1 reliant la photodiode D à la capacité de stockage C2 du pixel, et N-1 transistors de transfert supplémentaires (TG2, TG3... TGN) reliant la capacité de stockage C2 aux photodiodes respectives des N-1 pixels suivants. Ces N transistors de transfert du pixel sont activables en même temps pour sommer dans la capacité de stockage C2 du pixel les charges des N photodiodes du N-uplet de pixels ainsi formé. On prévoit un bus de N lignes de commande des transistors de transfert, la ligne de rang i étant activée à un temps iTL/N de chaque temps ligne, et commandant les transistors de transfert des pixels de rangs i + kN, où k = 0, 1 , 2,... La figure 6 représente une architecture de capteur TDI en technologie CMOS, offrant une solution optionnelle permettent de relâcher les contraintes temporelles encore d'un facteur 2, dans le cadre d'un capteur à obturateur global. En
combinant cette solution à celle qui vient d'être décrite (avec N = 2), on parvient à offrir une capteur TDI en technologie CMOS ayant une excellente FTM de filé sans avoir des contraintes temporelles plus difficiles à satisfaire que pour un capteur classique. On propose à l'aide de cette architecture de diviser par deux le temps nécessaire aux opérations d'accumulation des niveaux de luminosité en mémoire. En effet, un facteur important dans les contraintes temporelles est le temps nécessaire pour accumuler un niveau de luminosité courant avec une valeur stockée en mémoire dans une architecture du type de la figure 2. On prévoit, pour chaque colonne de pixels, deux voies d'accumulation indépendantes, chacune associée à une mémoire séparée, qu'on utilise de manière simultanée ou quasi-simultanée.
De façon générale, une mémoire d'accumulation 16a est associée à une première moitié des rangées, et une mémoire d'accumulation séparée 16b est associée à la deuxième moitié des rangées. On peut ainsi écrire dans la mémoire 16a une valeur correspondant à un pixel de la première moitié en même temps que l'on écrit dans la mémoire 16b une valeur correspondant à un pixel de la deuxième moitié.
A la figure 6, la matrice de pixels photosensibles Px est représentée avec six rangées et cinq colonnes, à titre d'exemple. La mémoire d'accumulation 16a est ici associée aux rangées de la moitié supérieure de la matrice de pixels, et la mémoire d'accumulation 16b est associée aux rangées de la moitié inférieure de la matrice de pixels. Les pixels de la moitié supérieure et les pixels de la moitié inférieure de chaque colonne sont reliés par des bus de lecture séparés à leurs mémoires respectives 16a et 16b. Dans chacun de ces bus, on prévoit un convertisseur analogique-numérique ADC. Ainsi, les niveaux analogiques fournis par les pixels sont convertis en numérique avant d'être accumulés dans les mémoires 16a et 16b.
L'accumulation a lieu, par exemple, comme cela est schématisé au niveau des mémoires, à l'aide d'un additionneur qui remplace le contenu d'une cellule mémoire par la somme de ce contenu et de la valeur fournie par le convertisseur ADC correspondant.
Les mémoires d'accumulation 16a et 16b et les pixels Px sont gérés par un circuit de commande 18, dont le fonctionnement sera décrit plus en détail ultérieurement.
Les contenus des mémoires 16a et 16b sont accessibles par des bus respectifs parvenant aux deux entrées d'un d'additionneur 20. On prévoit en fait un additionneur 20 par colonne, servant à compléter les accumulations partielles faites dans chacune des mémoires 16a et 16b. Chacune des mémoires d'accumulation 16a et 16b a de préférence la même configuration que la matrice de pixels, c'est-à-dire qu'elle est sous la forme d'une matrice de cellules mémoire de six rangées par cinq colonnes dans l'exemple représenté. En outre, comme cela est représenté, les mémoires 16a et 16b sont de préférence disposées physiquement de part et d'autre de la matrice de pixels, dans le sens des colonnes. Cela facilite l'acheminement des connexions.
Par rapport à la configuration classique de la figure 2, on double la taille mémoire. Cela n'a pas une influence notable sur l'encombrement du capteur, car ce dernier comporte généralement beaucoup moins de rangées que de colonnes. Ainsi, on ajoute un nombre relativement faible de rangées de mémoire qui affectent peu la largeur du capteur par rapport aux autres composants du capteur, notamment les plots d'entrée/sortie.
Dans certaines applications, on souhaite que les pixels disposent d'une fonction d'anti-éblouissement, permettant, dans des conditions de forte luminosité, d'évacuer des charges en excès vers les lignes d'alimentation plutôt que de les laisser déborder vers des pixels voisins. Cette fonction est habituellement disponible dans les pixels classiques à cinq transistors, ou « 5T ». Dans un tel pixel, le cinquième transistor, de type N, est relié entre la photodiode et le potentiel d'alimentation Vdd, et sa grille est polarisée à un potentiel fixe réglé de sorte que le transistor entre en conduction dès que le potentiel de la photodiode (connectée à la source du transistor) passe en dessous d'un seuil d'éblouissement. Ce potentiel de polarisation, avec les technologies actuelles, est légèrement positif, de l'ordre de 200 mV.
Un moyen simple de prévoir une fonction d'anti-éblouissement dans le capteur de la figure 3 est de rajouter dans chaque pixel un transistor entre la photodiode et le potentiel Vdd. Cela augmente néanmoins la complexité des pixels et réduit la taille de la photodiode.
On s'aperçoit que la structure de la figure 3 permet de se passer du transistor d'anti-éblouissement, en commandant de manière judicieuse les transistors de transfert TG et les transistors de réinitialisation RST.
En effet, on obtient la fonction d'anti-éblouissement en rendant conducteur le transistor RST du pixel, et en appliquant simultanément sur la grille du transistor TG1 du pixel la tension de polarisation réglant le seuil d'éblouissement. Les charges en excès de la photodiode peuvent alors être évacuées vers le potentiel Vdd par le transistor TG1 et le transistor RST.
Toutefois, cette commande des transistors TG1 et RST du pixel, du moins pendant l'ensemble de la période d'intégration de la photodiode où la fonction d'anti-éblouissement est souhaitable, n'est pas compatible avec le procédé de commande de l'ensemble du capteur, illustré en figure 5. On s'aperçoit qu'il est toutefois possible d'assurer la fonction d'anti-éblouissement en permanence en exploitant le fait que les pixels de rang pair et les pixels de rang impair sont gérés en décalage.
La figure 7 illustre comment.
Au début d'une première phase d'intégration sur les photodiodes du capteur, les transistors RST des pixels impairs, notés RSTo, sont passants. Cela provoque le maintien à l'état déchargé des nœuds de stockage C2o des pixels impairs. Les transistors RST des pixels pairs, notés RSTe, sont bloqués, permettant le transfert de charges des photodiodes vers les nœuds de stockage pairs C2e, et la lecture de ceux-ci. En même temps, les grilles des transistors TG1o et TG2o des pixels impairs sont à leur niveau d'anti-éblouissement, de l'ordre de 200 mV avec les technologies actuelles. Le transistor TG1o assure donc la fonction d'anti- éblouissement pour le pixel impair, par l'intermédiaire du transistor RSTo du pixel.
Il s'avère que le transistor TG2o est polarisé comme le transistor TG1o, puisque les grilles de ces deux transistors sont reliées l'une à l'autre. Ainsi, ce transistor TG2o assure la fonction d'anti-éblouissement pour le pixel pair suivant, également par l'intermédiaire du transistor RSTo. Les transistors TG1e et TG2e de ce pixel pair suivant sont bloqués, et ne peuvent en tout cas servir de transistors d'anti- éblouissement, car le transistor RSTe de ce pixel est bloqué. Par contre, le nœud de stockage C2e peut recevoir les charges de la photodiode De/C1e et être lu par l'intermédiaire du transistor de lecture RD du pixel.
Ainsi, dans cette configuration où seuls les pixels impairs sont monopolisés par leurs transistors de réinitialisation actifs, on assure néanmoins la fonction d'anti- éblouissement pour tous les pixels sans ajouter de composant supplémentaire.
Au voisinage du milieu de la période d'intégration, les transistors RSTe pairs sont rendus conducteurs tandis que les transistors RSTo impairs sont bloqués. Les transistors TGo (TG1o et TG2o) impairs sont bloqués, tandis que les transistors TGe (TG1e et TG2e) sont à leur tour polarisés pour assurer la fonction d'anti- éblouissement.
De préférence, comme cela est représenté à une échelle dilatée, les transistors RSTo et RSTe présentent une phase de conduction commune de courte durée (entre 0,1 et 2 με), à l'intérieur de laquelle les transistors TGo et TGe ont une phase de polarisation commune au niveau d'anti-éblouissement. Cela permet de ne maintenir la fonction d'anti-éblouissement active que pendant la transition entre les intégrations des pixels impairs et pairs.
A la suite de cette transition, le capteur est dans une configuration où les rôles des pixels impairs et pairs sont échangés pour assurer l'anti-éblouissement. Les pixels pairs sont monopolisés par les transistors RSTe actifs et assurent la fonction d'anti-éblouissement pour tous les pixels, par les transistors TG1 e et TG2e, tandis que les nœuds de stockage C2o des pixels impairs peuvent recevoir des charges et être lus.
A la fin de la première période d'intégration de charges dans les photodiodes, les transistors TGo sont brièvement activés, provoquant le transfert de charges des couples de photodiodes adjacentes vers les nœuds de stockage C2o des pixels impairs, comme cela a été décrit en relation avec la figure 5.
Les transistors RST et TG restent ensuite au même état jusqu'à la moitié de la deuxième période d'intégration, où ils basculent de nouveau dans la configuration décrite du début de la première période d'intégration. A la fin de la deuxième période d'intégration, les transistors TGe sont brièvement activés, provoquant le transfert de charges des couples de photodiodes adjacentes vers les nœuds de stockage C2e des pixels pairs, comme cela a été décrit en relation avec la figure 5.
Les transistors TG et RST sont ainsi commandés de manière périodique, avec une période d'un temps ligne et un décalage d'une demi-période entre les pixels pairs et impairs. En d'autres termes, une période est l'intervalle de temps qui sépare deux activations successives des transistors de transfert (et donc deux lectures successives du niveau pixel) et une demi-période correspond à une moitié de cette période.
Avec le fonctionnement qui vient d'être décrit, le transfert de charges de la photodiode vers le nœud de stockage C2 de chaque pixel survient sensiblement au milieu d'un intervalle, correspondant sensiblement à une demi-période, où le transistor RST du pixel est bloqué. Cela permet d'opérer un double- échantillonnage corrélé. Pendant l'intervalle entre le blocage du transistor RST et l'activation des transistors de transfert TG, on lit les niveaux de noir stockés sur les capacités C2 des pixels de même parité. Pendant l'intervalle entre l'activation des transistors TG et la mise en conduction suivante des transistors RST, on lit les niveaux de signal stockés sur les capacités C2. En soustrayant hors pixel les niveaux de noir aux niveaux de signal correspondants, on obtient des niveaux ayant un meilleur rapport signal sur bruit par suppression du bruit de précharge des nœuds de lecture.
Claims
Revendications
1. Procédé de commande d'un capteur d'image à retard temporel et intégration comprenant une matrice de pixels photosensibles (Px) organisés en rangées et colonnes, chaque pixel (Px1 ) d'une colonne comprenant :
• un élément photosensible (Do) ;
• un nœud de stockage (C2o) ;
• un premier transistor de transfert (TG1o) reliant l'élément photosensible au nœud de stockage ;
• un transistor de réinitialisation (RST) reliant le nœud de stockage (C2o) du pixel à un potentiel d'alimentation (Vdd) ; chaque pixel (Px1) d'une colonne, excepté le dernier, comprenant en outre :
• un deuxième transistor de transfert (TG2o) qui relie le nœud de stockage (C2o) du pixel à l'élément photosensible (De) du pixel suivant (Px2) de la colonne, et qui est connecté pour être actif en même temps que le premier transistor de transfert ; procédé comprenant les étapes suivantes : a) activer périodiquement les premier et deuxième transistors de transfert (TGo) de chaque pixel pour provoquer un transfert de charges vers le nœud de stockage (C2o) du pixel ; b) lire le potentiel sur le nœud de stockage (C2o) du pixel après chaque activation des premier et deuxième transistors de transfert (TG1 o, TG2o) ; c) dans un intervalle compris entre deux activations successives, porter la grille des transistors de transfert (TGo) à un potentiel de polarisation définissant un seuil d'anti-éblouissement des éléments photosensibles ; d) rendre conducteur le transistor de réinitialisation (RST) du pixel pendant ledit intervalle ; e) bloquer le transistor de réinitialisation (RST) en dehors dudit intervalle ; et
dans lequel les étapes précédentes sont mises en œuvre en décalage d'une demi- période entre les pixels de rangée paire et les pixels de rangée impaire d'une colonne.
2. Procédé selon la revendication 1 , comprenant les étapes suivantes :
• procéder à une première lecture du potentiel sur le nœud de stockage (C2o) entre le début du blocage du transistor de réinitialisation (RST) et l'activation des transistors de transfert du pixel ; et
• procéder à une deuxième lecture du potentiel sur le nœud de stockage entre l'activation des transistors de transfert et la fin du blocage du transistor de réinitialisation.
3. Procédé selon l'une des revendications 1 et 2, dans lequel la durée dudit intervalle est comprise entre une demi-période et une période.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1100073A FR2961021B1 (fr) | 2010-06-03 | 2011-01-10 | Capteur d'image linéaire en technologie cmos a compensation d'effet de file |
PCT/FR2012/000010 WO2012095582A1 (fr) | 2011-01-10 | 2012-01-09 | Capteur d'image lineaire en technologie cmos a compensation d'effet de file |
Publications (1)
Publication Number | Publication Date |
---|---|
EP2664132A1 true EP2664132A1 (fr) | 2013-11-20 |
Family
ID=45592742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP12703860.2A Withdrawn EP2664132A1 (fr) | 2011-01-10 | 2012-01-09 | Capteur d'image lineaire en technologie cmos a compensation d'effet de file |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP2664132A1 (fr) |
WO (1) | WO2012095582A1 (fr) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7009163B2 (en) * | 2001-06-22 | 2006-03-07 | Orbotech Ltd. | High-sensitivity optical scanning using memory integration |
US7800145B2 (en) * | 2004-12-30 | 2010-09-21 | Ess Technology, Inc. | Method and apparatus for controlling charge transfer in CMOS sensors with a transfer gate work function |
FR2906080B1 (fr) * | 2006-09-19 | 2008-11-28 | E2V Semiconductors Soc Par Act | Capteur d'image en defilement par integrations successives et sommation, a pixels cmos actifs |
JP4582198B2 (ja) * | 2008-05-30 | 2010-11-17 | ソニー株式会社 | 固体撮像装置、撮像装置、固体撮像装置の駆動方法 |
-
2012
- 2012-01-09 EP EP12703860.2A patent/EP2664132A1/fr not_active Withdrawn
- 2012-01-09 WO PCT/FR2012/000010 patent/WO2012095582A1/fr active Application Filing
Non-Patent Citations (1)
Title |
---|
See references of WO2012095582A1 * |
Also Published As
Publication number | Publication date |
---|---|
WO2012095582A1 (fr) | 2012-07-19 |
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