EP2936800A1 - Procédé de lecture d'un dispositif d'imagerie - Google Patents

Procédé de lecture d'un dispositif d'imagerie

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Publication number
EP2936800A1
EP2936800A1 EP13814964.6A EP13814964A EP2936800A1 EP 2936800 A1 EP2936800 A1 EP 2936800A1 EP 13814964 A EP13814964 A EP 13814964A EP 2936800 A1 EP2936800 A1 EP 2936800A1
Authority
EP
European Patent Office
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line
reading
read
pixels
pixel
Prior art date
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Ceased
Application number
EP13814964.6A
Other languages
German (de)
English (en)
Inventor
Bruno Bosset
Laurent CHARRIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Trixell SAS
Original Assignee
Trixell SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Trixell SAS filed Critical Trixell SAS
Publication of EP2936800A1 publication Critical patent/EP2936800A1/fr
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the invention relates to a method for reading an imaging device for taking an image in a detector comprising a large number of photosensitive pixels called pixels generally organized in a matrix.
  • a pixel represents the elementary sensing element of the detector.
  • Each pixel converts electromagnetic radiation, or a charge flow for a photoconductor, to which it is subjected in an electrical signal.
  • the electrical signals from the different pixels are collected during a reading phase of the matrix and digitized so that they can be processed and stored to form an image.
  • the pixels are often formed of a photosensitive zone delivering a current of electric charges as a function of the photon flux that it receives, and of an electronic circuit for processing this current.
  • the photosensitive zone generally comprises a photosensitive element, or photodetector, which may for example be a photodiode, a photoresistor or a phototransistor.
  • a radiation detector can be used for the imaging of ionizing radiation, and especially X or ⁇ radiation, in the medical field, for example for the detection of radiological images, or that of non-destructive testing in the industrial field.
  • the photosensitive elements make it possible to detect visible or near-visible electromagnetic radiation. These elements are not, or little, sensitive to radiation incident to the detector. Frequently, a radiation converter called a scintillator is used which converts the incident radiation, for example X-ray radiation, into radiation in a wavelength band to which the photosensitive elements present in the pixels are sensitive.
  • An alternative is to make the photosensitive element in another material, called photoconductor, performing the direct conversion of X-radiation into electrical charges. This is the case for example matrices in which a first substrate Pixelated cadmium telluride (CdTe) is connected pixel by pixel to a CMOS read circuit that no longer has the detection function.
  • CdTe Pixelated cadmium telluride
  • CDS Correlated Double Sampling
  • a major disadvantage of correlated double sampling is the lengthening of the detector's read time. Indeed, it is necessary for a row of the matrix to perform both read operations and the reset operation before starting to read the next line. Assuming that the read and reset operations each take the same amount of time, reading the entire correlated double-sampling matrix requires three times as much time as simple reading without double sampling.
  • the aim of the invention is to improve the reading of the matrix in correlated double sampling by reducing the time required to read all the rows of the matrix.
  • the subject of the invention is a method for reading an imaging device intended for image acquisition and comprising several pixels organized in rows and columns forming a matrix, the pixels of the same column being connected to a column conductor for successively reading photosignaux acquired by the pixels of the column, the method consisting for each of the pixels to perform a correlated double sampling read phase, the reading phase comprising a reset operation of the pixel followed by two read operations, the first, without photosignal, and the second with the photosignal, characterized in that for the pixels of the same column, three steps are successively linked:
  • step 2 takes advantage of the time between the two readings of the first line (step 2) to perform a read operation on the second line and possibly another operation.
  • step 2 the first line is reset.
  • step 2 the load transfer of the first line is performed. This makes it possible to reduce the duration of the complete reading of the matrix while preserving the advantages of correlated double sampling.
  • FIG. 1 represents an exemplary pixel matrix in which the invention can be implemented
  • FIG. 2 represents in the form of a timing diagram of the control signals for reading and resetting for four consecutive lines of the matrix of FIG. 1;
  • FIG. 3 represents an exemplary circuit for controlling a matrix according to the timing diagram of FIG. 2;
  • FIGS. 4 and 5 show timing diagram variants of control signals of the matrix of FIG. 1
  • FIG. 6 represents another example of a matrix of pixels in which the invention can be implemented
  • FIG. 7 is a timing diagram of the control signals of the matrix of FIG. 6. For the sake of clarity, the same elements will bear the same references in the different figures.
  • Figure 1 schematically shows a matrix of two rows and two columns to simplify understanding. Four pixels are formed, each at the intersection of a line and a column. It is understood that the actual matrices are generally much larger and have a large number of rows and columns.
  • Each pixel comprises a photosensitive zone represented here by a photodiode D and an electronic processing circuit formed of three transistors T1, T2 and T3.
  • the reference points of the photodiode D and of the three transistors are followed by two coordinates (i, j) that can take the rank of the line for i and the rank of the column for j.
  • this type of pixel may comprise other components, in particular other transistors. This is why this pixel is also called 3T type pixel because having at least three transistors whose function of each will be described later.
  • CMOS complementary Metal Oxide Semiconductor
  • the invention is not limited to this type of transistors, it can for example be used for matrices comprising thin-film field effect transistors known in the English literature as TFT for: "Thin -film transistor ".
  • Transistors of the TFT type may be based on metal oxides, for example amorphous or crystalline indium, gallium and zinc oxide-based transistors known by their abbreviation: IGZO.
  • IGZO amorphous or crystalline indium, gallium and zinc oxide-based transistors
  • Other families of TFT type transistors can be implemented, for example organic TFTs, amorphous silicon TFTs, polycrystalline silicon TFTs, etc.
  • the pixels of the same column or more generally of the same row share a transistor T5 and a reading circuit S located at the end of the column.
  • the transistor T5 and the reading circuit S are connected to the pixels of the column by means of a conductor Col. Pixels of the same line are connected to four conductors carrying signals Phijigne, Vdd, V_ran and Phi_ran for controlling each row of pixels.
  • the transistor T1 resets the voltage of the cathode of the photodiode D, at the voltage V_ran, during a reset operation during which the control signal Phi_ran is active.
  • the illumination received by the photodiode D decreases the potential of its cathode.
  • This imaging phase is followed by a reading phase during which the potential of the photodiode D is read.
  • the transistor T3 which thus has a switch function, is switched on thanks to the Phijigne command applied to its grid.
  • Transistor T2 operates as a follower, and transistor T5 operates as a current source.
  • the transistors T2 and T5 then form a voltage follower stage which copies the voltage present on the cathode of the photodiode D, and reproduces it, with an offset, on the input of the reading circuit S at the end of the column.
  • the transistor T2 requires a bias current flowing in its drain and its source. This current is imposed by a current generator formed by a transistor T5 common or not several pixels. In the example shown, the transistor T5 is common to a column of pixels.
  • the voltage Vs present at the input of the reading circuit S can be expressed as:
  • Vs Vp - V T - K (1)
  • Vp is the voltage of the cathode of the photodiode
  • V T is the threshold voltage of the transistor T2
  • K is a constant related inter alia to the value of the current delivered by the transistor T5.
  • Voltages V_ran and Vdd may be identical.
  • the addressing circuits generally shift registers, generating the control signals Phijigne and Phi_ran are not shown in Figure 1 and are arranged at the end of line.
  • a main characteristic of the type 3T pixel is that the charges accumulated on the cathode of the photodiode D are read directly as soon as the read transistor T3 is conducting. No other command than that of transistor T3 is necessary to read the photosignal.
  • the different outputs of the reading circuits S of the different columns are then multiplexed by a stage not shown in the figure, so as to obtain a video signal of a line or a portion of line.
  • the correlated duplicate reading consists in making two read operations for a given pixel, the first without the photosignal, just after a reset operation, the second with the photosignal, without there having been a reset. zero between these two readings.
  • an image taking operation during which the photosignal appears at the cathode of the diode D is between the two reading operations. All pixels in the same line are read simultaneously.
  • the transistor T3 is turned on by means of the signal Phijigne.
  • the transistor T1 is turned on by means of the signal Phi_ran.
  • FIG. 2 represents, in the form of a timing diagram, the reading signal Phijigne and the reset signal Phi_ran for four consecutive lines I, 1 + 1, I + 2 and I + 3 of the matrix represented in FIG. 1.
  • Phijigne and Phi_ran signals are two-state logic signals. For convenience, a signal in a logic high state is represented when this signal makes the corresponding transistor passing. This is only a convention and the voltage values of the logic states depend on the type of transistor used.
  • FIG. 2 also shows a read operation 14M corresponding to the previous frame t-1 just before the reset operation 1 1 t .
  • a resetting operation 15 t is carried out , a first read operation 16 t , an image pickup operation 17 t and a second read operation 18 t .
  • the reading operation 18 t -i of the previous frame t-1 there is also on the one hand the reading operation 18 t -i of the previous frame t-1 and on the other hand the resetting operation 15 t + i and the operation of reading 16 t + i of the following frame t + 1.
  • the read operation 14M of the first line I, the read operation 18M of the second line 1 + 1 and the read operation 12 t of the first line I are sequentially linked successively.
  • read operation 18 t- i and the reset operation 1 1 t are performed simultaneously.
  • the reading operation 12 t and the resetting operation 15 t can be performed simultaneously.
  • the durations of the read and reset operations are considered to be equal.
  • one of the operations may require a longer open time of the corresponding transistor. We sit on the longest operation. Moreover, for the same line, a slight dead time can be provided between the read and reset operations in order to prevent the transistors T1 and T2 from driving simultaneously, which would lead to reading a voltage influenced by V_ran on the driver. Col column instead of the only charges accumulated on the cathode of the photodiode D.
  • lines I + 2 and I + 3 we find the same sequence of read and reset signals as for lines I and 1 +1 without any simultaneity of signals between the two pairs of lines. More precisely, for the line I + 2, a second read signal 19 t i of the frame t-1 occurs after the first read signal 16 t of the frame t.
  • the control of the read and reset signals can be done by means of a programmable logic circuit, such as for example an in-situ programmable gate array well known in the English literature under the name of FPGA, for: Field-Programmable Spray Array. It is also possible to control these two signals by means of a specialized integrated circuit, well known in the Anglo-Saxon literature under the name of ASIC for: "Application-Specific Integrated Circuit".
  • a dedicated circuit 20 is shown in FIG. 3. In this example, this circuit makes it possible to drive the signals of two lines. It is of course possible to implement a dedicated circuit controlling a greater number of lines and / or other functions.
  • the circuit 20 comprises four D flip-flops 21, 22, 23 and 24 as well as two OR cells 25 and 26.
  • the clock inputs CP of the four flip-flops 21, 22, 23 and 24 receive an external clock signal CK and the inputs
  • Each of the four flip-flops 21, 22, 23 and 24 receive an external reset signal RST.
  • Input D of flip-flop 24 receives an input signal IN from another dedicated circuit driving the two lines I-2 and 1-1.
  • the output Q of the flip-flop 24 is connected to the input D of the flip-flop 23 and to a first input of the cell 26.
  • the output Q of the flip-flop 23 delivers the signal Phi_ran (I), is connected to the input D of the flip-flop 22 and at a first input of the cell 25.
  • the output Q of the flip-flop 22 delivers the signal Phi_ran (1 + 1), is connected to the input D of the flip-flop 21 and to a second input of the cell 26.
  • the output Q of the flip-flop 21 is connected to a second input of the cell 25 and delivers an output signal OUT intended to form the signal IN of the dedicated circuit controlling the lines I + 2 and I + 3.
  • the output of the cell 25 delivers the signal Phijigne (1 + 1) and the output of the cell 26 delivers the signal Phijigne (I).
  • Figures 2 and 3 describe the interleaving of read operations and a simultaneity of read and reset operations for two consecutive lines. In other words, the lines I, 1 + 1, I + 2 and I + 3 are consecutive.
  • FIG. 4 describes the interleaving and the simultaneity between two even lines I and I + 2 and between two odd lines 1 + 1 and I + 3.
  • FIG. 4 describes the interleaving and the simultaneity between two even lines I and I + 2 and between two odd lines 1 + 1 and I + 3.
  • a larger line break is also possible.
  • This variant makes it possible to avoid the command of successive lines.
  • This variant makes it possible to prevent the command of a line from disturbing the neighboring line. More precisely, it is avoided that the resetting of a line disturbs the reading of a neighboring line.
  • FIG. 5 describes another variant in which the interleaving and the simultaneity are not symmetrical.
  • the second reading operation 51 t -i of the frame t-1 is performed simultaneously with the resetting operation 52 t of the frame t for the line I.
  • the first read operation 53M of the frame t-1 for the line I + 3 is performed simultaneously with the reset operation 54 t of the frame t for the line 1 + 1.
  • the first read operation 55 t of the frame t for the line I + 2 is performed simultaneously with the resetting operation 56 t of the frame t for the line I + 3.
  • the reading operation 51 t -i of the line I + 2 is interposed between two read operations of the line I: the operation 57 t- i of the frame t-1 and the operation 58 t of the frame t .
  • the reading operation 53M of the line I + 3 is interposed between two read operations of the line 1 + 1: the operation 59M of the frame t-1 and the operation 60 t of the frame t.
  • Figure 6 depicts schematically another example of matrix of two rows and two columns of 4T type pixels. As before, it is understood that the actual matrices are generally much larger and have a large number of rows and columns.
  • the 4T type pixels comprise in addition to the photodiode D and the three transistors T1, T2 and T3 previously described using the figurel, a fourth transistor T4 and a storage capacitor C.
  • a PN junction is used. polarized in reverse to achieve this ability.
  • a capacitor can also be implemented.
  • a pinch D diode is generally used, well known in the Anglo-Saxon literature under the name "pinned diode”.
  • the transistor T4 isolates the photodiode D and the storage capacitor C.
  • the transistor T4 is controlled by a line transfer signal Tx specific to each line of the matrix. Arrays formed of 4T pixels are better suited for correlated double sampling. Indeed, for the same frame, the two read operations of a pixel can be performed after the image taking operation.
  • a load transfer operation is transferred from the diode D to the storage capacitor C.
  • the operation of resetting the pixel by means of the driven transistor T1 is performed. by the Phi_ran signal.
  • This reset operation acts only on the storage capacitor C, not on the diode D.
  • pixel type 4T pixels comprising the transistor T4 allowing a charge transfer between a photodiode D and a storage capacity C, whatever the functions and additional transistors that this pixel may have.
  • two commands are needed: a charge transfer control provided by the transistor T4 and a line read command provided by the transistor T3.
  • FIG. 7 represents in the form of a timing diagram of the piloting signals of four consecutive lines of the matrix of FIG. 6.
  • the image-taking operation does not appear, since the set of commands comes after this surgery.
  • a resetting operation 71, a first read operation 72, a charge transfer operation 73 from diode D to storage capacitor C and a second read operation 74 are linked together.
  • 1 + 1 a resetting operation 75, a first read operation 76, a charge transfer operation 77 from the diode D to the storage capacitor C and a second read operation 78 are linked together.
  • a resetting operation 79, a first read operation 80, a charge transfer operation 81 from the diode D to the storage capacitor C and a second read operation 82 are carried out.
  • a resetting operation 83, a first read operation 84, a charge transfer operation 85 of the diode D to the storage capacitor C and a second read operation 86 are carried out according to the invention. successively, the read operation 72 of the first line I, the read operation 76 of the second line 1 + 1 and the read operation 74 of the first line I are successively linked. In addition, the operation of transfer of load 73 of the first line I and the first read operation 76 of the second line 1 + 1 are performed simultaneously.
  • a read operation and a reset operation are performed simultaneously on two different lines. More specifically, the read operation 72 of the line I and the resetting operation 75 of the line 1 + 1 are simultaneous. The read operation 78 of the line 1 + 1 and the resetting operation 79 of the line I + 2 are simultaneous. The reading operation 80 of the line I + 2 and the resetting operation 83 of the line I + 3 are simultaneous.
  • the second read operation 74 of the first line I and the charge transfer operation 77 of the second line 1 + 1 can be performed simultaneously .
  • the charge transfer operation 81 and the first read operation 84 can be performed simultaneously.
  • the second read operation 82 and the load transfer operation 85 can be performed simultaneously.
  • the different lines for which a sequence of read operations is performed may be consecutive or not.

Abstract

L'invention concerne un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image dans un détecteur comprenant un grand nombre de points photosensibles appelés pixels organisés en matrice. Les pixels d'une même colonne sont reliés à un conducteur de colonne (Col(j)) permettant de lire successivement des photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel (11, 15) suivie de deux opérations de lecture (12, 14, 16, 18), la première, sans photosignal, et la seconde avec le photosignal. Selon l'invention, pour les pixels d'une même colonne, on enchaîne successivement trois étapes : 1 une première des opérations de lecture (14; 72) du pixel d'une première ligne (I), 2 une des opérations de lecture (18; 76) d'une seconde ligne (1+1) 3 une seconde des opérations de lecture (12; 74) du pixel de la première ligne (I).

Description

Procédé de lecture d'un dispositif d'imagerie
L'invention concerne un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image dans un détecteur comprenant un grand nombre de points photosensibles appelés pixels généralement organisés en matrice.
Dans un détecteur, un pixel représente l'élément sensible élémentaire du détecteur. Chaque pixel convertit un rayonnement électromagnétique, ou un flux de charges pour un photoconducteur, auquel il est soumis en un signal électrique. Les signaux électriques issus des différents pixels sont collectés lors d'une phase de lecture de la matrice puis numérisés de manière à pouvoir être traités et stockés pour former une image. Les pixels sont souvent formés d'une zone photosensible délivrant un courant de charges électriques en fonction du flux de photons qu'elle reçoit, et d'un circuit électronique de traitement de ce courant. La zone photosensible comprend généralement un élément photosensible, ou photodétecteur, qui peut par exemple être une photodiode, une photorésistance ou un phototransistor. On trouve des matrices photosensibles de grandes dimensions qui peuvent posséder plusieurs millions de pixels.
Un détecteur de rayonnement peut être utilisé pour l'imagerie de rayonnements ionisants, et notamment les rayonnements X ou γ, dans le domaine médical, par exemple pour la détection d'images radiologiques, ou celui du contrôle non destructif dans le domaine industriel. Les éléments photosensibles permettent de détecter un rayonnement électromagnétique visible ou proche du visible. Ces éléments ne sont pas, ou peu, sensibles au rayonnement incident au détecteur. On utilise alors fréquemment un convertisseur de rayonnement appelé scintillateur qui convertit le rayonnement incident, par exemple un rayonnement X, en un rayonnement dans une bande de longueurs d'onde auxquelles sont sensibles les éléments photosensibles présents dans les pixels. Une alternative consiste à réaliser l'élément photosensible dans un autre matériau, appelé photoconducteur, réalisant la conversion directe du rayonnement X en charges électriques. C'est le cas par exemple des matrices dans lesquelles un premier substrat pixellisé en Tellurure de Cadmium (CdTe) est connecté pixel par pixel à un circuit de lecture CMOS qui ne possède donc plus la fonction de détection.
Il est connu de réaliser un circuit électronique de traitement au moyen d'un suiveur de tension permettant de lire les charges accumulées dans l'élément photosensible, charges formant un photosignal. Une source de courant assure l'alimentation du pixel pendant sa lecture.
Pour améliorer la qualité de l'image utile et réduire le niveau de bruit dans l'image utile, on peut effectuer une lecture de chacun des pixels de la matrice en double échantillonnage corrélé, bien connu dans la littérature anglo-saxonne sous le nom de Correlated Double Sampling (CDS). Ce procédé consiste à réaliser deux opérations de lectures successives d'un même pixel, la première, sans le photosignal, juste après une remise à zéro, la seconde, avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. Une soustraction des niveaux obtenus lors de chacune des opérations de lecture permet de s'affranchir du niveau de bruit lié à la remise à zéro du pixel. La proximité temporelle des deux opérations de lecture permet de s'affranchir de certaines dérives en température du détecteur.
Un inconvénient majeur de la lecture en double échantillonnage corrélé est l'allongement du temps de lecture du détecteur. En effet, il est nécessaire pour une ligne de la matrice de réaliser les deux opérations de lecture ainsi que l'opération de remise à zéro avant d'entamer la lecture de la ligne suivante. En supposant que les opérations de lecture et de remise à zéro occupent chacune une même durée, la lecture complète de la matrice en double échantillonnage corrélé nécessite trois fois plus de temps qu'une lecture simple sans double échantillonnage.
L'invention vise à améliorer la lecture de la matrice en double échantillonnage corrélé en réduisant le temps nécessaire à la lecture de l'ensemble des lignes de la matrice.
A cet effet, l'invention a pour objet un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image et comprenant plusieurs pixels organisés en lignes et en colonnes formant une matrice, les pixels d'une même colonne étant reliés à un conducteur de colonne permettant de lire successivement des photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel suivie de deux opérations de lecture, la première, sans photosignal, et la seconde avec le photosignal, caractérisé en ce que pour les pixels d'une même colonne, on enchaîne successivement trois étapes :
1 . une première des opérations de lecture du pixel d'une première ligne,
2. une des opérations de lecture d'une seconde ligne,
3. une seconde des opérations de lecture du pixel de la première ligne.
Grâce à l'invention on met à profit le temps séparant les deux lectures de la première ligne (étape 2) pour effectuer une opération de lecture sur la seconde ligne et éventuellement une autre opération. Pour un pixel de type 3T, durant l'étape 2, on remet à zéro la première ligne. Pour un pixel de type 4T durant l'étape 2, on effectue le transfert de charge de la première ligne. Ceci permet de réduire la durée de la lecture complète de la matrice tout en conservant les avantages de la lecture en double échantillonnage corrélé.
L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée d'un mode de réalisation donné à titre d'exemple, description illustrée par le dessin joint dans lequel :
la figure 1 représente un exemple de matrice de pixels dans laquelle l'invention peut être mise en œuvre ;
la figure 2 représente sous forme de chronogramme des signaux de pilotage de la lecture et de la remise à zéro pour quatre lignes consécutives de la matrice de la figure 1 ;
la figure 3 représente un exemple de circuit permettant le pilotage d'une matrice selon le chronogramme de la figure 2 ;
les figures 4 et 5 représentent des variantes de chronogramme de signaux de pilotage de la matrice de la figure 1
la figure 6 représente un autre exemple de matrice de pixels dans laquelle l'invention peut être mise en œuvre ;
la figure 7 représente sous forme de chronogramme des signaux de pilotage de la matrice de la figure 6. Par souci de clarté, les mêmes éléments porteront les mêmes repères dans les différentes figures.
La figure 1 représente schématiquement une matrice de deux lignes et deux colonnes pour simplifier la compréhension. Quatre pixels sont formés, chacun à l'intersection d'une ligne et d'une colonne. Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes.
Chaque pixel comprend une zone photosensible représentée ici par une photodiode D et un circuit électronique de traitement formé de trois transistors T1 , T2 et T3. Sur la figure 1 , les repères de la photodiode D et des trois transistors sont suivi de deux coordonnées (i,j) pouvant prendre le rang de la ligne pour i et le rang de la colonne pour j. Dans la pratique ce type de pixel peut comprendre d'autres composants, notamment d'autres transistors. C'est pourquoi ce pixel est aussi appelé pixel de type 3T, car possédant au moins trois transistors dont la fonction de chacun va être décrite plus loin.
De façon générale, il est connu de réaliser des matrices de pixels comprenant des transistors mettant en œuvre des semi-conducteurs complémentaires en silicium cristallin connus dans la littérature anglo- saxonne par leur abréviation CMOS pour : « Complementary Métal Oxide Semiconductor ». L'invention ne se limite pas à ce type de transistors, on peut par exemple la mettre en œuvre pour des matrices comprenant des transistors à effet de champ à couches minces connus dans la littérature anglo-saxonne sous le nom de TFT pour : « Thin-film transistor ». Les transistors de type TFT peuvent être à base d'oxydes métalliques comme par exemple les transistors à base d'oxyde amorphe ou cristallin d'indium, de gallium et de zinc connus sous leur abréviation anglo-saxonne : IGZO. D'autres familles de transistors de type TFT peuvent être mises en œuvre comme par exemple les TFT organiques, les TFT en silicium amorphe, les TFT en silicium polycristallin ...
Les pixels d'une même colonne ou plus généralement d'une même rangée partagent un transistor T5 et un circuit de lecture S situés en extrémité de colonne. Le transistor T5 et le circuit de lecture S sont reliés aux pixels de la colonne au moyen d'un conducteur Col. Les pixels d'une même ligne sont raccordés à quatre conducteurs véhiculant des signaux Phijigne, Vdd, V_ran et Phi_ran permettant de commander chacune des lignes de pixels.
Le transistor T1 permet de réinitialiser la tension de la cathode de la photodiode D, à la tension V_ran, lors d'une opération de remise à zéro pendant laquelle le signal de commande Phi_ran est actif.
Lors d'une phase de prise d'image, intervenant après une opération de remise à zéro, l'éclairement reçu par la photodiode D fait décroître le potentiel de sa cathode. Cette phase de prise d'image est suivie d'une phase de lecture pendant laquelle, on lit le potentiel de la photodiode D. Pour ce faire, on rend passant le transistor T3, qui a donc un rôle d'interrupteur, grâce à la commande Phijigne appliquée à sa grille.
Le transistor T2 fonctionne en suiveur, et le transistor T5 fonctionne en source de courant. Les transistors T2 et T5 forment alors un étage suiveur de tension qui recopie la tension présente sur la cathode de la photodiode D, et la reproduit, à un décalage près, sur l'entrée du circuit de lecture S en extrémité de colonne. Pour réaliser sa recopie, le transistor T2 nécessite un courant de polarisation circulant dans son drain et sa source. Ce courant est imposé par un générateur de courant formé par un transistor T5 commun ou non à plusieurs pixels. Dans l'exemple représenté, le transistor T5 est commun à une colonne de pixels.
La tension Vs présente à l'entrée du circuit de lecture S peut s'exprimer :
Vs = Vp - VT - K (1 )
Où Vp est la tension de la cathode de la photodiode, VT est la tension seuil du transistor T2, et K est une constante liée entre autres à la valeur du courant délivré par le transistor T5.
Les tensions V_ran et Vdd peuvent être identiques.
Les circuits d'adressage, généralement des registres à décalage, générant les signaux de commande Phijigne et Phi_ran ne sont pas représentés sur la figure 1 et sont disposés en extrémité de ligne.
Une caractéristique principale du pixel de type 3T est que les charges accumulées sur la cathode de la photodiode D sont directement lues dès que le transistor de lecture T3 est passant. Aucune autre commande que celle du transistor T3 n'est nécessaire pour lire le photosignal. Les différentes sorties des circuits de lecture S des différentes colonnes sont ensuite multiplexées par un étage non représenté sur la figure, de façon à obtenir un signal vidéo d'une ligne ou d'une portion de ligne.
II est aussi possible de n'utiliser qu'un seul transistor T5 source de courant, pour toute la matrice, à condition de le commuter successivement sur les différentes colonnes, au fur et à mesure de la lecture de ces mêmes colonnes. La lecture en double échantillonnage corrélé consiste à réaliser pour un pixel donné deux opérations de lecture, la première, sans le photosignal, juste après une opération de remise à zéro, la seconde avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. Dans le cas de la matrice de la figure 1 possédant des pixels de type 3T, une opération de prise d'image au cours de laquelle le photosignal apparaît à la cathode de la diode D se fait entre les deux opérations de lecture. Tous les pixels d'une même ligne sont lus simultanément. Au cours d'une opération de lecture, le transistor T3 est rendu passant au moyen du signal Phijigne. Au cours d'une opération de remise à zéro, le transistor T1 est rendu passant au moyen du signal Phi_ran.
La figure 2 représente, sous forme de chronogramme, le signal de lecture Phijigne et le signal de remise à zéro Phi_ran pour quatre lignes consécutives I, 1+1 , I+2 et I+3 de la matrice représentée sur la figure 1 . Les signaux Phijigne et Phi_ran sont des signaux logiques pouvant prendre deux états. Par commodité, on représente un signal dans un état logique haut lorsque ce signal rend le transistor correspondant passant. Il ne s'agit là que d'une convention et les valeurs de tensions des états logiques dépendent du type de transistor utilisé.
Pour la ligne I, on enchaîne pour une trame t une opération de remise à zéro 1 1 t, une première opération de lecture 12t, une opération de prise d'image 13t et une seconde opération de lecture 14t. Après l'opération de lecture 14t, on reprend l'opération de remise à zéro 1 1 t+i et la première opération de lecture 12t+i pour la trame suivante t+1 . Sur la figure 2, apparaît également une opération de lecture 14M , correspondant à la trame précédente t-1 juste avant l'opération de remise à zéro 1 1 t. Pour la ligne 1+1 , on enchaîne une opération de remise à zéro 15t, une première opération de lecture 16t, une opération de prise d'image 17t et une seconde opération de lecture 18t. Pour la ligne 1+1 , on retrouve également d'une part l'opération de lecture 18t-i de la trame précédente t-1 et d'autre part l'opération de remise à zéro 15t+i et l'opération de lecture 16t+i de la trame suivante t+1 . Selon l'invention, on enchaîne successivement l'opération de lecture 14M de la première ligne I, l'opération de lecture 18M de la seconde ligne 1+1 et l'opération de lecture 12t de la première ligne I. Avantageusement, l'opération de lecture 18t-i et l'opération de remise à zéro 1 1 t sont réalisées simultanément. De même l'opération de lecture 12t et l'opération de remise à zéro 15t peuvent être réalisées simultanément. Pour simplifier la compréhension de l'invention on considère que les durées des opérations de lecture et de remise à zéro sont égales. Dans la pratique, une des opérations peut nécessiter une durée d'ouverture du transistor correspondant plus longue. On se cale sur l'opération la plus longue. Par ailleurs, pour une même ligne, on peut prévoir un léger temps mort entre les opérations de lecture et de remise à zéro afin d'éviter que les transistors T1 et T2 conduisent simultanément ce qui conduirait à lire une tension influencée par V_ran sur le conducteur de colonne Col à la place des seules charges accumulées sur la cathode de la photodiode D. Pour les lignes I+2 et I+3, on retrouve le même enchaînement des signaux de lecture et de remise à zéro que pour les lignes I et 1+1 sans aucune simultanéité de signaux entre les deux paires de lignes. Plus précisément, pour la ligne I+2, un second signal de lecture 19t-i de la trame t-1 intervient après le premier signal de lecture 16t de la trame t. De façon plus générale, on intercale une opération de lecture d'une ligne entre deux opérations de lecture d'une autre ligne. Autrement dit, les opérations de lecture de deux lignes différentes sont entrelacées. Et avantageusement, on a simultanéité d'une lecture et d'une remise à zéro pour deux lignes distinctes, et consécutives dans l'exemple représenté.
Le pilotage des signaux de lecture et de remise à zéro peut se faire au moyen d'un circuit logique programmable, comme par exemple un réseau de portes programmables in situ bien connu dans la littérature anglo- saxonne sous le nom de FPGA, pour : « Field-Programmable Gâte Array ». Il est également possible de piloter ces deux signaux au moyen d'un circuit intégré spécialisé, bien connu dans la littérature anglo-saxonne sous le nom d'ASIC pour : « Application-Specific Integrated Circuit ». Un exemple d'un tel circuit spécialisé 20 est représenté sur la figure 3. Dans cet exemple, ce circuit permet de piloter les signaux de deux lignes. Il est bien entendu possible de mettre en œuvre un circuit spécialisé pilotant un plus grand nombre de lignes et/ou d'autres fonctions.
Le circuit 20 comprend quatre bascules D 21 , 22, 23 et 24 ainsi que deux cellules OU 25 et 26. Les entrées d'horloge CP des quatre bascules 21 , 22, 23 et 24 reçoivent un signal d'horloge extérieur CK et les entrées de remise à zéro CD des quatre bascules 21 , 22, 23 et 24 reçoivent un signal de remise à zéro extérieur RST. L'entrée D de la bascule 24 reçoit un signal d'entrée IN provenant d'un autre circuit spécialisé pilotant les deux lignes I-2 et 1-1 . La sortie Q de la bascule 24 est reliée à l'entrée D de la bascule 23 et à une première entrée de la cellule 26. La sortie Q de la bascule 23 délivre le signal Phi_ran (I), est reliée à l'entrée D de la bascule 22 et à une première entrée de la cellule 25. La sortie Q de la bascule 22 délivre le signal Phi_ran (1+1 ), est reliée à l'entrée D de la bascule 21 et à une seconde entrée de la cellule 26. La sortie Q de la bascule 21 est relié à une seconde entrée de la cellule 25 et délivre un signal de sortie OUT destiné à former le signal IN du circuit spécialisé pilotant les lignes I+2 et I+3. La sortie de la cellule 25 délivre le signal Phijigne (1+1 ) et la sortie de la cellule 26 délivre le signal Phijigne (I). Les figures 2 et 3 décrivent l'entrelacement d'opérations de lecture ainsi qu'une simultanéité d'opérations de lecture et de remise à zéro pour deux lignes consécutives. Autrement dit, les lignes I, 1+1 , I+2 et I+3 sont consécutives. Cela permet de simplifier le pilotage des signaux Phijigne et Phi_ran correspondants. A titre de variante, il est possible de mettre en œuvre l'entrelacement et la simultanéité pour des lignes non consécutives. La figure 4 décrit l'entrelacement et la simultanéité entre deux lignes paires I et I+2 et entre deux lignes impaires 1+1 et I+3. Pour ne pas surcharger la figure, seule une partie du chronogramme a été représentée, sans les opérations de prise d'image. Autrement dit, on saute une ligne pour réaliser l'entrelacement et la simultanéité. Un saut de lignes plus important est également possible. Cette variante permet d'éviter la commande de lignes successives, Cette variante permet d'éviter que la commande d'une ligne ne perturbe la ligne voisine. Plus précisément, on évite que la remise à zéro d'une ligne ne perturbe la lecture d'une ligne voisine.
La figure 5 décrit une autre variante dans laquelle l'entrelacement et la simultanéité ne sont pas symétriques. Dans cette variante, pour la ligne 1+2, la seconde opération de lecture 51 t-i de la trame t-1 est réalisée simultanément avec l'opération de remise à zéro 52t de la trame t pour la ligne I. La première opération de lecture 53M de la trame t-1 pour la ligne I+3 est réalisée simultanément avec l'opération de remise à zéro 54t de la trame t pour la ligne 1+1 . La première opération de lecture 55t de la trame t pour la ligne I+2 est réalisée simultanément avec l'opération de remise à zéro 56t de la trame t pour la ligne I+3. L'opération de lecture 51 t-i de la ligne I+2 est intercalée entre deux opérations de lecture de la ligne I : l'opération 57t-i de la trame t-1 et l'opération 58t de la trame t. De même L'opération de lecture 53M de la ligne I+3 est intercalée entre deux opérations de lecture de la ligne 1+1 : l'opération 59M de la trame t-1 et l'opération 60t de la trame t. La figure 6 décrit représente schématiquement un autre exemple de matrice de deux lignes et deux colonnes de pixels de type 4T. Comme précédemment, Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes. Les pixels de type 4T comprennent en plus de la photodiode D et des trois transistors T1 , T2 et T3 précédemment décrits à l'aide de la figurel , un quatrième transistor T4 ainsi qu'une capacité de stockage C. On utilise avantageusement une jonction PN polarisée en inverse pour réaliser cette capacité. Un condensateur peut également être mis en œuvre. On utilise généralement une diode D pincée, bien connue dans la littérature anglo-saxonne sous le nom de « pinned diode ». Le transistor T4 permet d'isoler la photodiode D et la capacité de stockage C. Le transistor T4 est piloté par un signal de transfert de ligne Tx propre à chaque ligne de la matrice. Les matrices formées de pixels de type 4T sont mieux adaptées au double échantillonnage corrélé. En effet, pour une même trame, les deux opérations de lecture d'un pixel peuvent être réalisées après l'opération de prise d'image. Entre les deux opérations de lecture, on intercale une opération de transfert des charges de la diode D vers la capacité de stockage C. Avant la première opération de lecture, on effectue l'opération de remise à zéro du pixel au moyen du transistor T1 piloté par le signal Phi_ran. Cette opération de remise à zéro n'agit que sur la capacité de stockage C, pas sur la diode D. De façon générale, on regroupera sous l'appellation pixel de type 4T des pixels comprenant le transistor T4 permettant un transfert de charge entre une photodiode D et une capacité de stockage C, quelque soient les fonctions et transistors supplémentaires que peut avoir ce pixel. Dans un pixel de type 4T, pour lire un photosignal, deux commandes sont nécessaires : une commande de transfert de charge assurée par le transistor T4 et une commande de lecture de ligne assurée par le transistor T3.
Dans un pixel de type 4T, il est possible de réaliser les deux opérations de lecture en fermant le transistor T3 en continu et de réaliser le transfert de charge, à l'aide du transistor T4, pendant la fermeture du transistor T3. Durant cette lecture en continu, on effectue deux échantillonnages, le premier avant le transfert de charge et le second après. Ce mode opératoire présente un inconvénient. Plus précisément, la période séparant les deux échantillonnages doit être suffisante pour stabiliser le transfert de charge. Cette période représente un temps mort inutilisable du fait de la fermeture du transistor T3. En interrompant la lecture d'une ligne et en intercalant pendant ce temps mort la lecture d'une autre ligne, l'invention met à profit le temps mort nécessaire au transfert de charge. Ceci permet de réduire la durée totale de lecture de l'ensemble de la matrice.
La figure 7 représente sous forme de chronogramme des signaux de pilotage de quatre lignes consécutives de la matrice de la figure 6. Sur cette figure, l'opération de prise d'image n'apparait pas, car l'ensemble des commandes intervient après cette opération. Pour la ligne I, on enchaîne une opération de remise à zéro 71 , une première opération de lecture 72, une opération de transfert de charge 73 de la diode D vers la capacité de stockage C et une seconde opération de lecture 74. Pour la ligne 1+1 , on enchaîne une opération de remise à zéro 75, une première opération de lecture 76, une opération de transfert de charge 77 de la diode D vers la capacité de stockage C et une seconde opération de lecture 78. Pour la ligne I+2, on enchaîne une opération de remise à zéro 79, une première opération de lecture 80, une opération de transfert de charge 81 de la diode D vers la capacité de stockage C et une seconde opération de lecture 82. Pour la ligne I+3, on enchaîne une opération de remise à zéro 83, une première opération de lecture 84, une opération de transfert de charge 85 de la diode D vers la capacité de stockage C et une seconde opération de lecture 86. Selon l'invention, on enchaîne successivement l'opération de lecture 72 de la première ligne I, l'opération de lecture 76 de la deuxième ligne 1+1 et l'opération de lecture 74 de la première ligne I. De plus, l'opération de transfert de charge 73 de la première ligne I et la première opération de lecture 76 de la deuxième ligne 1+1 sont réalisées simultanément.
Avantageusement, on réalise simultanément une opération de lecture et une opération de remise à zéro sur deux lignes différentes. Plus précisément, l'opération de lecture 72 de la ligne I et l'opération de remise à zéro 75 de la ligne 1+1 sont simultanées. L'opération de lecture 78 de la ligne 1+1 et l'opération de remise à zéro 79 de la ligne I+2 sont simultanées. L'opération de lecture 80 de la ligne I+2 et l'opération de remise à zéro 83 de la ligne I+3 sont simultanées.
Avantageusement, une autre simultanéité d'opération de lecture et de transfert de charge peut être réalisée : la seconde opération de lecture 74 de la première ligne I et l'opération de transfert de charge 77 de la deuxième ligne 1+1 peuvent être réalisées simultanément. De même, l'opération de transfert de charge 81 et la première opération de lecture 84 peuvent être réalisées simultanément. La seconde opération de lecture 82 et l'opération de transfert de charge 85 peuvent être réalisées simultanément.
Dans les deux modes de réalisation mettant en œuvre des pixels de type 3T ou 4T, les différentes lignes pour lesquelles on réalise un enchaînement d'opérations de lecture peuvent être consécutives ou non.

Claims

REVENDICATIONS
1 . Procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image et comprenant plusieurs pixels organisés en lignes et en colonnes formant une matrice, les pixels d'une même colonne étant reliés à un conducteur de colonne (Col(j)) permettant de lire successivement des photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel (1 1 , 15 ; 71 , 75) suivie de deux opérations de lecture (12, 14, 16, 18 ; 72, 74, 76, 78), la première, sans photosignal, et la seconde avec le photosignal, caractérisé en ce que, pour les pixels d'une même colonne, on enchaîne successivement trois étapes :
1 . une première des opérations de lecture (14 ; 72) du pixel d'une première ligne (I),
2. une des opérations de lecture (18 ; 76) d'une seconde ligne (1+1 ), 3. une seconde des opérations de lecture (12 ; 74) du pixel de la première ligne (I),
2. Procédé selon la revendication 1 , caractérisé en ce qu'une opération de lecture du pixel (12 ; 72) de la première ligne (I) est réalisée simultanément avec une opération de remise à zéro du pixel (15 ; 75) de la seconde ligne (1+1 ).
3. Procédé selon l'une des revendications précédentes, caractérisé en ce que les pixels sont de type 3T, en ce que pour une première ligne (I), on enchaîne pour une trame courante (t) une opération de remise à zéro (1 1 t) une première opération de lecture (12t), une opération de prise d'image (13t) et une seconde opération de lecture (14t) et pour une trame postérieure (t+1 ) à la trame courante (t) une opération de remise à zéro (1 1 t+i ), en ce que pour une seconde ligne (1+1 ), on enchaîne pour une trame antérieure (t-1 ) à la trame courante (t), une seconde opération de lecture (18M), pour la trame courante (t) une opération de remise à zéro (15t), une première opération de lecture (16t>) une opération de prise d'image (17t) et une seconde opération de lecture (18t), et en ce que la seconde opération de lecture (18M) de la seconde ligne (1+1 ) pour la trame antérieure (t-1 ) réalisée à l'étape 2 et l'opération de remise à zéro (1 1 t) de la première ligne (I) pour la trame courante (t) sont réalisées simultanément.
4. Procédé selon les revendications 2 et 3, caractérisé en ce que la première opération de lecture (12t) de la première ligne (I) pour la trame courante (t) et l'opération de remise à zéro (15t) de la seconde ligne (1+1 ) pour la trame courante (t) sont réalisées simultanément.
5. Procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que les pixels sont de type 4T, et en ce que pour les pixels d'une même colonne, une opération de transfert de charge (73) de la première ligne (I) et la première opération de lecture (76) de la deuxième ligne (1+1 ) réalisée à l'étape 2 sont réalisées simultanément.
6. Procédé selon la revendication 5, caractérisé en ce que l'opération de lecture (74) du pixel d'une première ligne (I) réalisée à l'étape 3 est réalisée simultanément avec une opération de transfert de charge (77) du pixel d'une seconde ligne (1+1 ).
7. Procédé selon la revendication 2 et l'une des revendications 5 ou 6, caractérisé en ce que pour une première ligne (I), on enchaîne une opération de remise à zéro (71 ), une première opération de lecture (72), une opération de transfert de charge (73) et une seconde opération de lecture (74), en ce que pour une deuxième ligne (1+1 ), on enchaîne une opération de remise à zéro (75), une première opération de lecture (76), une opération de transfert de charge (77) et une seconde opération de lecture (78), en ce que pour une troisième ligne (I+2), on enchaîne une opération de remise à zéro (79), une première opération de lecture (80), une opération de transfert de charge (81 ) et une seconde opération de lecture (82), et en ce que la première opération de lecture (72) de la première ligne (I) réalisée à l'étape 1 et l'opération de remise à zéro (75) de la seconde ligne (1+1 ) sont réalisées simultanément.
8. Procédé selon la revendication 7, caractérisé en ce que l'opération de lecture (78) de la deuxième ligne (1+1 ) et l'opération de remise à zéro (79) de la troisième ligne (I+2) sont réalisées simultanément.
9. Procédé selon l'une des revendications précédentes, caractérisé en ce que les première (I) et seconde (1+1 ) lignes sont consécutives.
10. Procédé selon l'une des revendicationsl à 8, caractérisé en ce que les première (I) et seconde (I+2) lignes ne sont pas consécutives.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3563563B1 (fr) * 2016-12-30 2020-12-16 Sony Advanced Visual Sensing AG Commande de débit de données pour capteur de vision basé sur l'événement
EP3706409B1 (fr) * 2019-03-07 2022-05-11 Melexis Technologies NV Régulateur de tension de pixel
US10785436B1 (en) * 2019-09-11 2020-09-22 Pixart Imaging Incorporation Image sensor and transfer circuit and transfer method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898168A (en) * 1997-06-12 1999-04-27 International Business Machines Corporation Image sensor pixel circuit
US6433632B1 (en) * 1999-06-11 2002-08-13 Analog Devices, Inc. Correlated double sampling circuit with op amp
US7456879B2 (en) * 2003-08-29 2008-11-25 Aptina Imaging Corporation Digital correlated double sampling using dual analog path
JP4354854B2 (ja) * 2004-03-17 2009-10-28 富士通マイクロエレクトロニクス株式会社 固体撮像装置の駆動方法及び固体撮像装置
US8130300B2 (en) * 2007-12-20 2012-03-06 Aptina Imaging Corporation Imager method and apparatus having combined select signals
US7745773B1 (en) 2008-04-11 2010-06-29 Foveon, Inc. Multi-color CMOS pixel sensor with shared row wiring and dual output lines
JP2010114550A (ja) * 2008-11-05 2010-05-20 Sony Corp 撮像素子、撮像素子の駆動方法およびカメラ
JP5460342B2 (ja) * 2010-01-08 2014-04-02 パナソニック株式会社 固体撮像素子および固体撮像素子の駆動方法
JP5468939B2 (ja) * 2010-03-03 2014-04-09 オリンパス株式会社 固体撮像装置および駆動方法
WO2012137445A1 (fr) * 2011-04-08 2012-10-11 パナソニック株式会社 Procédé de pilotage de dispositif d'imagerie à semi-conducteurs
EP3103255B1 (fr) * 2014-02-07 2021-07-07 Rambus Inc. Capteur d'image à compensation de traversée

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None *
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US20150350581A1 (en) 2015-12-03

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