KR20140090235A - 다중페이즈 디지털 합산을 갖는 이동 이미지 센서 - Google Patents

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KR20140090235A
KR20140090235A KR1020147015149A KR20147015149A KR20140090235A KR 20140090235 A KR20140090235 A KR 20140090235A KR 1020147015149 A KR1020147015149 A KR 1020147015149A KR 20147015149 A KR20147015149 A KR 20147015149A KR 20140090235 A KR20140090235 A KR 20140090235A
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Abstract

본 발명은 CMOS 기술에서 액티브 화소들을 사용한 전하들의 인티그레이션을 갖는 이미지 센서들의 이동에 관한 것이다. 센서는 화소들의 N 개의 라인들을 포함하고, 각각의 화소는 일반적으로 정사각형이며, 2 개의 (그러나 3 개 또는 4 개도 또한 포함) 포토다이오드들 (PPDzi, PPDbi) 및 전하 저장 노드들 (NDCi, NDEi) 을 가지며, 각각의 포토다이오드로부터 저장 노드들의 하나 이상으로 전하들을 전송하는 수단을 갖는다. 저장 노드들 중 하나로 및 그 후 다른 하나로의 포토다이오드들의 전송의 제어는, 2 개의 페이즈들 동안 동일한 이미지 부분들을 검출했던 2 개의 포토다이오드들의 전하들을, 주기적 사이클의 2 개의 연속적인 페이즈들 동안, 저장 노드가 연속적으로 수신하는 그러한 방식으로 수행된다. 제 1 페이즈 동안 저장 노드들 중 하나에 의해 수신된 전하들은 그 다음 페이즈에서 다른 저장 노드에 의해 수신된 전하들에 부가된다.

Description

다중페이즈 디지털 합산을 갖는 이동 이미지 센서{MOVING IMAGE SENSOR HAVING MULTIPHASE DIGITAL SUMMATION}
본 발명은 복수의 감광성 로우 (row) 들에 수직으로 센서의 전방에서 장면이 지날 때, 장면의 주어진 라인을 연속적으로 관측하는 복수의 감광성 로우들에 의해 연속적으로 취해진 이미지들을 부가함으로써 관측된 장면의 점들의 라인의 이미지가 재구성되는 선형 시간 지연 및 인티그레이션 센서들 (TDI 센서들) 에 관한 것이다.
센서들은, 예를 들어 위성에 의해 지구를 관측하기 위한 시스템들에 사용된다. 센서들은 감광성 화소들의 복수의 평행한 로우들을 포함하며; 다양한 로우들을 제어하기 위한 회로들의 시퀀싱 (그 후 광생성된 전하들로부터 판독된 노출 시간의 제어) 이 센서 및 장면의 상대적 이동과 동기되어, 센서의 모든 로우들이 관측된 장면의 단일 라인들과 만난다. 그 후, 생성된 신호들은 관측된 라인의 각 점에 대해 점별 부가된다.
이론적인 신호 대 노이즈 비율은 센서에서 로우들의 개수 (N) 의 제곱근에 비례하여 향상된다. 이 개수는 애플리케이션 (산업적 품질 제어, 지상 관측, 파노라마 덴탈 방사선 또는 맘모그라피) 에 의존하여 수 개의 로우들에서 약 백개의 로우들의 범위일 수도 있다.
전하 전송 센서들 (CCD 센서들) 에서, 신호들의 점별 부가는 장면 및 센서의 상대적 이동과의 동기 시, 화소들의 선행 로우에서 생성되고 누산된 전하들을 화소들의 로우들로 흘러가게 함으로써 판독 노이즈 없이 자연스럽게 달성된다. 그 후, 관측된 장면 라인에 의해 생성된 전하들을 N 배 누산한 화소들의 마지막 로우가 출력 레지스터로 전송될 수도 있고, 판독 페이즈에서 전압 또는 전류로 변환될 수도 있다.
그러한 전하 전송 센서들은, 제 1 레벨을 제 2 레벨이 부분적으로 커버하는 적어도 2 개의 폴리실리콘 레벨들로부터 제작된 인접 전송 게이트들을 갖는 종래 기술들, 또는 단일 폴리실리콘 게이트 레벨을 채용하는 기술들 중 어느 하나로 만들어지며, 이 단일 레벨 기술들은 CMOS 로직 집적 회로들을 제조하는 현재의 기술들과 더 잘 호환될 수 있다.
하지만, 액티브 CMOS 기술 화소들을 사용하는 전하 센서들은 장점들이 있으며, 그 일 예가 특허출원 WO 2008/034794에 기재되어 있다. 액티브 화소들은 전하 전송 모드에서는 동작하지 않지만 컬럼 (column) 전도체로 전압을 전달하기 때문에, 전하들이 로우-투-로우로 전달되지 않는다. 다양한 화소 로우들에 의해 보여지는 주어진 이미지 라인에 대응하는 신호들을 부가하기 위해서, 아날로그/디지털 변환이 각각의 화소의 출력의 디지털 표시, 및 이동이 부가되는 동안 연속적으로 이미지 점을 보인 N 개의 화소들로부터 이슈되는 N 개의 디지털 값들을 전달하는데 사용된다. 하지만, 이 출원에 기재된 원리는 진정한 상관된 이중 샘플링 판독을 허용하지 않는다.
또한, 시간 지연 및 인티그레이션 센서들과 직면된 하나의 문제는, 센서의 전방에서 장면의 상대적인 이동이 연속적인 반면 화소 정보는 별개로 프로세싱된다는 사실로 인한 변조 전달 함수의 저하이다. 이로써, 이미지가 정지 상태인 경우 (전적으로 지오메트릭 변조 전달 함수를 생략), 단일 값의 피크 투 피크 신호 진폭을 센서로부터의 출력으로서 전달하게 되는 화소들의 피치의 블랙 및 화이트 바들의 이미지는, 그 이미지가 이동하는 경우 0.64의 피크 투 피크 진폭만을 전달한다. 이 0.64의 값은 변조 전달 함수의 이동 성분이다 (전체 변조 전달 함수를 더욱 저하시킬 수도 있는 다른 인자들과 관련된 다른 성분들이 있다).
물론, 이론적인 해상도를 증가시킴으로써 열악한 변조 전달 함수를 보상하기 위해 화소들의 크기가 감소될 수 있다. 화소들의 피치를 둘로 나눔으로써, 해상도는 2 배가 된다. 그러나, 이 경우 아날로그/디지털 컨버터들의 수가 또한 증가되어야 한다.
CMOS 기술 화소들을 갖는 이미지 캡처에 대한 또 다른 제약은, 가능하다면 조정가능한 기간의 동일한 시간 윈도우 동안 (글로벌 셔터 동작 모드) 및 동일한 기간의 연속 윈도우들 동안은 아니지만 시간 내에 하나의 로우에서 다음으로 시간 내에 시프트되는 동안 (롤링 셔터 동작 모드), 화소들의 모든 로우들을 노출시키는 것에 대한 필요성이다.
마지막으로, 4개 또는 5개의 트랜지스터들을 포함하는 CMOS 기술 화소들을 갖는 이미지 캡처는, 상관된 이중 샘플링 판독을 수행함으로써 감소를 시도할 필요가 있는 kTC 판독 노이즈를 받는다는 것이 상기될 것이다: 이것은 먼저 전하 저장 노드에 액티브 전하들을 전송하기 전에 이 노드의 리셋 레벨의 판독을 시도할 필요가 있다는 것을 의미한다. 알려진 CMOS 기술 센서들에서, 글로벌 셔터 동작 모드는 진정한 상관된 이중 샘플링과 호환가능하지 않다.
본 발명의 목적은 액티브 CMOS 화소들을 채용하는 TDI 센서 구조를 제공하는 것이며, 그 구조는 진정한 상관된 이중 샘플링 판독 및 바람직하게 조정가능한 인티그레이션 기간을 갖는 글로벌 셔터 동작 모드를 가능하게 하면서 이동-관련 변조 전달 함수의 값을 증가시킨다 이 목적을 위해, 센서에 화소들 (일반적으로 정사각형 형상) 이 제공되며, 화소들은 센서의 전방에서 이미지의 이동 방향으로 연속적으로 배열된, 2 개, 그리고 옵션으로 3 개 또는 심지어 4 개의 포토다이오드들을 포함하며, 화소들의 주어진 컬럼에서 인접 화소들의 포토다이오드들 사이에서 및 화소의 포토다이오드들 사이에서 전하 저장 노드들을 갖고, 포토다이오드 및 그것 측면에 있는 2 개의 노드들 사이에서, 각각의 포토다이오드와 연관된 2 개의 전송 게이트들을 갖는다. 랭크 (i) 의 화소의 저장 노드들은 컬럼 전도체에 접속되고, 컬럼에 화소들이 있는 만큼 많은 샘플링 및 아날로그/디지털 변환 회로들이 있다. 전송 게이트들은 하나의 포토다이오드로부터의 전하를 포토다이오드의 하류에 위치된 저장 노드 또는 상류에 위치된 노드 중 어느 하나로 전송하도록 제어된다. 이러한 게이트들의 제어는 복수의 페이즈들 (화소에 포토다이오드들 만큼 많은 페이즈들) 로 구성된 주기적인 사이클에서 수행된다. 사이클의 주기는 센서 및 장면이 화소의 높이와 동등한, 즉 컬럼에서 화소들의 피치와 동등한 거리만큼 서로에 대해 이동하는데 걸리는 시간이다. 각각의 페이즈에서, 포토다이오드들로부터 전하들을 수신하지 않는 저장 노드가 있고; 다른 것들은 그들에 인접한 포토다이오드들로부터 전하들을 수신하며; 전하를 수신하지 않는 노드는 각각의 새로운 페이즈에서 순환적으로 치환된다. 다른 저장 노드에 의해 수신된 전하들은 디지털화되고 주기의 다양한 페이즈들에 걸쳐 그리고 N 개의 연속 주기들에 걸쳐서, 시간 시프트와 함께 부가된다. 부가는 이동과의 동기로 수행되는데, 즉 상이한 포토다이오드들로부터 이슈되지만 다양한 페이즈들 동안 동일한 이미지 부분을 보인 전하가 부가된다.
가장 간단한 경우인, 2-페이즈 동작을 갖는 센서의 경우, 정사각형의 화소들은, 다운스트림 포토다이오드 및 업스트림 포토다이오드로서 지칭될 수도 있는, 2 개의 포토다이오드들, 2 개의 포토다이오드들 사이에 위치된 중앙 전하 저장 노드, 화소의 다운스트림 포토다이오드와 문제의 화소의 바로 하류에 위치된 화소의 업스트림 포토다이오드 사이에 위치된 다운스트림 전하 저장 노드, 및 문제의 화소의 업스트림 포토다이오드와 바로 상류에 위치된 화소의 다운스트림 포토다이오드 사이에 위치된 업스트림 저장 노드를 포함한다. 이에 따라, 업스트림 노드와 마찬가지로 다운스트림 노드가 2 개의 인접 화소들 사이에 공유된다.
보다 정확하게, 2-페이즈 동작의 경우, 본 발명에 따라 시간 지연 및 전하 합산 이미지 센서가 제공되고, 그 센서의 전하 합산은 센서의 전방에서 이미지의 상대적 이동과 동기되며, 센서는 피치 (D) 를 가지고 분산된 화소들의 N 개의 로우들을 포함하고; 바람직하게 이동 방향으로 컬럼에서 랭크 (i) 의 각각의 회소는 일반적으로 정사각형 형상을 갖고, 이동 방향으로 연속적으로 배열된 제 1 및 제 2 포토다이오드들, 및 전하 전송 게이트들에 의해 포토다이오드들로부터 분리된 3 개의 전하 저장 노드들을 포함하고; 저장 노드들은 2 개의 포토다이오드들 사이에 위치된 중앙 노드, 및 인접 화소들과 공유된 2 개의 다른 노드들을 포함하며, 이 노드들은 랭크 (i) 의 화소의 제 1 포토다이오드와 랭크 (i) 의 화소의 바로 하류에 위치된 랭크 (i+1) 의 화소의 제 2 포토다이오드 사이에 위치된 다운스트림 노드, 및 랭크 (i) 의 화소의 제 2 포토다이오드와 랭크 (i) 의 화소의 바로 상류에 위치된 랭크 (i-1) 의 화소의 제 1 포토다이오드 사이에 위치된 업스트림 노드이다. 센서는,
- 각각의 화소와 연관된 아날로그/디지털 변환 회로; 및
- 2 개의 페이즈들에 있어서, 주기 (Tp)(여기서, Tp는 이미지가 화소들의 로우들의 피치와 동등한 거리를 이동하는데 걸리는 시간임) 의 주기적인 사이클에서, 포토다이오드로부터의 전하들을 포토다이오드 옆에 위치하는 저장 노드들 중 어느 하나로 전송한 다음 이 전하들을 변환하기 위해서, 전송 게이트들 및 변환 회로들을 제어하는 수단으로서,
- 제 1 페이즈의 종료에서 2 개의 포토다이오드들의 전하들이 중앙 노드로 전송되고; 그리고
- 제 2 페이즈의 종료에서, 랭크 (i) 의 화소의 제 1 포토다이오드의 전하들 및 랭크 (i+1) 의 다운스트림 화소의 제 2 포토다이오드의 전하들이 다운스트림 노드로 전송된 다음, 다운스트림 노드에 존재하는 전하들이 랭크 (i) 의 화소와 연관된 랭크 (i) 의 아날로그/디지털 컨버터에서 변환되도록 하는, 제어하는 수단; 및
- 선행 사이클의 종료에서 랭크 (i-1) 의 컨버터에서 사전에 누산된 결과에 의해 2-페이즈 사이클 동안 수행되는 하나 이상의 변환들의 결과들을 랭크 (i) 의 컨버터에 누산하는 수단,
을 더욱 포함한다.
제 1 실시형태에서, 상부에 포함된 전하들을 판독하기 위하여 중앙 노드 또는 다운스트림 노드를 서로 독립적으로 선택하기 위해 선택 수단이 제공되며; 특히 노드들은 서로 독립적으로 리셋될 수도 있으며, 전하들은 각각의 노드에 대하여 독립적으로 전하 전송 후에 또는 리셋 후에 판독될 수도 있다. 이 경우, 제 1 페이즈의 종료에서, 전하들이 중앙 노드로 전송된 후, 이 노드 상의 전하가 랭크 (i) 의 화소와 연관된 랭크 (i) 의 변환 회로에서 변환된다.
다른 실시형태에서, 중앙 노드 및 다운스트림 노드는 전기적으로 공통 노드를 형성하도록 전도체에 의해 전기적으로 접속되고; 서로 독립적으로 노드들을 선택하는 수단은 제공되지 않으며; 이 경우, 전기적으로 공통 노드 상에 포함된 전하들은 제 1 페이즈의 종료에서는 아닌 제 2 페이즈의 종료에서만 랭크 (i) 의 변환 회로에서 변환되고; 다양한 포토다이오드들로터 유래하는 2 개의 페이즈들의 전하들은 디지털화되기 전에 공통 노드에서 아날로그로 부가된다. 전하들이 다운스트림 노드로 전송되기 전에 제 2 페이즈 동안은 아니고, 전하들이 중앙 노드로 전송되기 전 제 1 페이즈 동안, 공통 노드를 리셋하기 위해서 공통 노드를 리셋하는 수단이 제공된다.
3-페이즈 동작의 경우, 일반적으로 정사각형 형상이 바람직한 화소는, 이동 방향으로 연속적으로 배열된 3 개의 포토다이오드들, 포토다이오드들 사이의 2 개의 중앙 저장 노드들, 및 인접한 화소들과 공유된 2 개의 다른 노드들을 포함하고, 2 개의 노드들은 각각 랭크 (i) 의 화소의 제 1 포토다이오드와 바로 하류에 위치된 랭크 (i+1) 의 화소의 마지막 포토다이오드 사이의 다운스트림 저장 노드, 및 랭크 (i) 의 화소의 마지막 포토다이오드와 바로 상류에 위치된 랭크 (i-1) 의 화소의 제 1 포토다이오드 사이의 업스트림 저장 노드이며; 포토다이오드들과 저장 노드들 사이, 화소의 내측 및 2 개의 인접한 화소들의 포토다이오드들 사이 양자에 전하 전송 게이트들이 있다. 전송 게이트들은 저장 노드들 중 2 개는 전하들을 수신하지만 3번째는 수신하지 않도록 3 개의 연속 페이즈들 동안 작동된다. 전하들을 수신하지 않는 노드는, 저장 노드로 전송된 전하들이 화소에 의해 보여진 주어진 이미지 부분에 대해 매회 대응하는 그러한 방식으로, 하나의 페이즈에서 다음으로 순환적으로 치환된다. 이러한 저장 노드들 상의 전하들은 3 페이즈들 동안 판독되고 디지털화되고 (각각의 변환은 전하들을 수신한 저장 노드들 각각에 대한 각각의 페이즈에서 수행되며, 즉 여기에서는 페이즈 당 2 개의 변환들); 부가된 결과들이 3 페이즈들 동안 동일하지 않지만 3 페이즈들의 사이클 동안 동일한 이미지 부분을 보인 2 개의 인접 포토다이오드들로부터 매회 유래하는 그러한 방식으로 3 페이즈들에 걸쳐 부가가 수행된다. 이미지의 전방에서 센서의 이동 동안 동일한 이미지 부분을 보인 N 개의 화소들에 대한 변환 결과들의 디지털 부가가 또한 수행된다.
4 페이즈 동작 또는 4 페이즈보다 많은 페이즈을 수반하는 동작이 또한 예상될 수 있다; 하지만, 이것은 복잡성을 증가시키며 변조 전달 함수에서 획득된 개선이 미미해지게 된다.
보다 일반적으로, P 페이즈들에 대하여: 일반적으로 정사각형이 바람직한 각각의 화소는, 이미지의 전방에서 센서의 이동 방향으로 연속적으로 배열된 P 개의 포토다이오드들을 포함하고, 화소들의 주어진 컬럼에서 인접 화소들의 포토다이오드들 사이 및 화소의 포토다이오드들 사이에 전하 저장 노드들을 갖고, 그리고 포토다이오드와 그것에 인접한 2 개의 저장 노드들 사이에서, 각각의 포토다이오드와 연관된 2 개의 전송 게이트들을 갖으며; 저장 노드들은 컬럼 전도체에 그리고 컬럼에 화소들이 있는 것만큼 많은 아날로그/디지털 변환 회로들에 접속되도록 선택될 수 있고, 각각의 변환 회로는 P-1 저장 노드들 (즉, 화소와 연관된 변환 회로는 동시에 작동하는 P-1 샘플링 회로들 및 P-1 컨버터들을 포함한다) 상의 전하들에 대응하여 P-1 동시 변환들을 수행하는 것이 가능하고; 전송 게이트들은 하나의 포토다이오드로부터의 전하들을, 포토다이오드의 하류에 위치된 저장 노드로 또는 이미지가 거리 (D) 를 이동하는데 걸린 시간에 대응하는 주기 (Tp) 의 주기적인 사이클에서 상류에 위치된 노드로 전송하도록 제어되며; 사이클은 동등한 기간의 P 페이즈들을 포함하고; 게이트들의 제어는, 각각의 페이즈에서 포토다이오드들로부터 전하들을 수신하지 않는 저장 노드가 있도록 그리고 전하들을 수신하지 않는 저장 노드가 각각의 새로운 페이즈에서 순환적으로 치환되도록 하며; 다른 저장 노드에 의해 수신된 전하들은 디지털화되고, 부가된 결과들이 P 페이즈들 동안 동일하지 않지만 P 페이즈들의 사이클 동안 동일한 이미지 부분을 보인 2 개의 인접 포토다이오드들로부터 매회 유래하는 그러한 방식으로, 주기의 다양한 페이즈들에 걸쳐 함께 부가된다. 이미지의 전방에서 센서의 이동 동안 동일한 이미지 부분을 보인 N 개의 화소들에 대한 변환 결과들의 디지털 부가가 또한 수행된다.
다양한 페이즈들 동안의 디지털 부가 및 동일한 이미지 부분을 보인 N 개의 화소들 사이의 부가를 용이하게 하기 위해, 카운터 (또는 보다 일반적으로, P 페이즈들이 있는 경우 P-1 카운터들) 에 의해 동작하는 아날로그/디지털 변환 회로들의 각각에 대하여 준비가 이루어지고, 그 컨텐츠는 변환될 신호의 아날로그 값에 비례하여 증가되고; 동일한 사이클의 2 (또는 3 이상) 페이즈들 사이는 아닌 주기적인 2 페이즈들 (또는 3 이상 페이즈들 ) 사이클의 시작에서, 선행 랭크 (i-1) 의 변환 회로의 대응 카운터에 의해 누산된 결과인 값으로 설정될 랭크 (i) 의 화소에 대응하는 카운터의 컨텐츠에 대해 준비가 이루어진다.
발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 주어지는 다음의 상세한 설명을 읽으면 명백해지게 된다:
- 도 1은 본 발명에 따른 센서의 일반적인 아키텍쳐를 나타낸다;
- 도 2는 5 개의 트랜지스터들을 포함하는 액티브 CMOS 화소를 개략적으로 나타낸다;
- 도 3은 2 페이즈 동작 모드에 대하여 본 발명에 따라 배열된 화소들의 컬럼을 개략적으로 나타낸다;
- 도 4는 2 페이즈들의 주기적인 사이클들을 채용하는 동작 모드에 대하여 본 발명에 따른 센서의 연속 이미지 캡쳐들을 나타낸다;
- 도 5는 컬럼에서 화소들의 회로 다이어그램을 나타내며, 각각의 화소는 각각의 아날로그/디지털 변환 회로와 연관된다;
- 도 6은 도 3 내지 도 5에서 센서의 동작의 타이밍 다이어그램을 나타낸다;
- 도 7은 화소의 2 개의 저장 노드들이 전기적으로 접속되는 변형 실시형태에서의 회로 다이어그램을 나타낸다;
- 도 8은 도 7에서 센서의 동작의 타이밍 다이어그램을 나타낸다;
- 도 9는 3 페이즈 동작 모드에 대한 화소 구조를 나타낸다;
- 도 10은 3 페이즈 사이클에서 개략적인 이미지 캡쳐를 나타낸다;
- 도 11은 도 9의 구조의 동작의 타이밍 다이어그램을 나타낸다.
도 1은 일반적인 시간 지연 및 전하 합산 이미지 센서 구조를 나타낸다. 센서는 픽셀들의 N 개의 로우들을 포함하고; 관측되는 이미지는 로우들에 수직인, 즉 화소들의 컬럼들에 평행한, 화살표 (DPL) 로 나타낸 방향에서 센서에 대해 이동한다. 이동 속도는 인티그레이션의 시퀀스와 동기되고 광에 의해 생성된 전하들로부터 판독되어, 컬럼에서의 화소들의 피치가 D 이고 이동 속도가 V인 경우, 전하 인티그레이션 및 판독이 시간 주기 Tp = D/V 에 의해 순환적으로 수행된다. 일 주기 동안 화소들의 로우들 중 하나로부터 판독된 전하들은 선행 주기 동안 선행 (화살표 (DPL) 의 방향에 대해) 화소 로우로부터 판독된 전하들에 부가된다. 전하들은 연속적으로 화소들의 N 개의 로우들에 의해 주어진 이미지 부분의 관측에 대응하는 N 주기들에 걸쳐서 부가된다.
화소들은 CMOS 기술로 제작된 액티브 화소들이다. 이 화소들은 화소 내측에서 전하/전압 변환을 수행하고; 각각의 화소는 그것을 조명하는 광에 의해 생성된 전하들을 수집하고, 출력 전도체에 일 주기 동안 수집된 전하들에 대응하는 포텐셜을 전송한다. 출력 전도체는 주어진 컬럼의 모든 화소들에 공통인 컬럼 전도체이다. 컬럼 전도체가 다음의 로우의 화소에 대응하는 포텐셜을 수신한 후, 로우의 화소가 그것의 컬럼 전도체로 포텐셜을 전달하도록, 화소들이 로우별로 어드레싱된다. 로우 디코더 (DEC1) 는 이러한 로우들의 연속적인 어드레싱을 수행한다.
컬럼 전도체들 상에 존재하는 포텐셜들은, 바람직하게는 이중 샘플링에 의해 샘플링되고, 화소들의 N 개의 로우들의 매트릭스의 외측에 배치된 디지털/아날로그 컨버터들에 의해 디지털화된다. 도 1의 구조에서, 각각의 변환 회로가 매트릭스의 각각의 화소와 연관된, 변환 회로들의 매트릭스 (샘플링 및 아날로그/디지털 변환), 및 화소들의 연관된 로우가 컨버터 (DEC1) 에 의해 선택될 때 변환 회로들의 로우 선택을 제공하는 제 2 로우 디코더 (DEC2) 가 제공된다.
이로써, 주기 (Tp) 동안 화소들의 로우의 전방에서 이미지가 이동할 때, 이러한 로우의 화소들에 의해 생성된 신호들 (포텐셜들) 을 판독하기 위해 이러한 로우가 선택될 때, 컨버터들 및 샘플러들의 로우는 동시에 선택된다. 디지털 결과가 각각의 화소에 대해 생성된다. 이 결과는, 화소들의 로우가 선행 주기에서 동일한 이미지 부분을 참조하는, 화소들의 선행 로우에 의해 상기 선행 주기에서 획득된 결과에 부가된다. 이러한 부가는 디지털이다.
일반적인 시퀀싱 회로 (SEQ) 는 디코더들 (DEC1 및 DEC2) 에 의해 그리고 제어 회로 (ADCCTRL) 에 의해 필요한 제어 신호들을 생성한다. 회로 (SEQ) 는 그 전부에서 판독을 타이밍하는 클록 신호 (CLK) 에 의해 제어된다.
회로 (ADCCTRL) 는, 시간 내의 명확한 이동들에서, 카운팅 램프 및 클록 신호들과 변환 제어 펄스들을 전달하는, 컨버터들을 제어하는 회로이다.
마지막으로, 디코더 (DEC2) 는 또한 변환 회로들의 각각의 로우에 대해 샘플링 제어 펄스들을 생성한다.
도 2는 반도체 기판 상에 개별 화소가 형성된, 컬럼에서 랭크 (i) 의 개별 화소 (Pi) 의 일 예를 나타낸다. 화소들은, 일반적으로 정사각형 형상이 바람직하고 (점선으로 나타냄), 로우 방향 및 컬럼 방향 모두에서 피치 (D) 를 가지고 분포되며, 일반적인 경우 로우 방향 및 컬럼 방향 해상도가 동일하도록 요구된다. 화소 (Pi) 는 통상의 액티브 화소이며, 화소는:
- 일반적으로 핀형 포토다이오드라 칭하는, 즉 하나가 그것을 커버하는 얇은 도핑된 표면층에 의해 고정된 표면 포텐셜을 갖는, 포토다이오드 (PPD);
- 기판 내의 n+ 형 확산인 전하 저장 노드 (ND);
- 포토다이오드에서 생성된 전하들을 저장 노드로 전송하는 전송 신호 (TRA) 에 의해 제어될 수 있는, 포토다이오드와 저장 노드 사이의 전송 게이트 (해시형) ;
- 공급 전압 (Vdd) 에 접속된 드레인, 저장 노드 (ND) 에 접속된 게이트 (해시형) 및 소스를 갖는, 판독 트랜지스터; 이 트랜지스터는 저장 노드의 포텐셜을 나타내는 포텐셜을 그의 소스로 전달한다;
- 주어진 로우의 모든 화소들에 공통인 로우 전도체를 통해 전달되고 디코더 (DEC1) 로부터 유래하는 신호 (SEL) 에 의해 제어된 게이트를 갖는 로우 선택 트랜지스터; 이 선택 트랜지스터의 드레인은 판독 트랜지스터의 소스에 접속되고 (또는 소스와 동일한 확산으로 제조된다); 선택 트랜지스터의 소스는 주어진 컬럼의 모든 화소들의 출력을 형성하는 컬럼 전도체 (CC) 에 접속되며; 화소가 신호 (SEL) 에 의해 선택될 때 저장 노드의 포텐셜이 컬럼 전도체에 전달된다;
- 저장 노드의 포텐셜을 리셋하는 게이트로서, 이 게이트는 리셋 신호 (RST) 에 의해 제어되고, 기준 포텐셜 (Vref) 로 상승하는 드레인과 저장 노드 사이에 위치된다;
- 그리고 마지막으로, 옵션으로, 포토다이오드의 포텐셜을 전체 리셋하는 게이트로서, 이 게이트는 Vref 일 수도 있는 기준 포텐셜로 상승하는 드레인과 포토다이오드 사이에 위치되며; 신호 (GR) 에 의해 제어되는 이 게이트는, 매트릭스의 모든 화소들에 대하여 원하는 전하 인티그레이션 시간을 정의하기 위해, 포토다이오드가 전하들을 누산하는 것을 방지하는 것을 가능하게 한다.
화소 (Pi) 는, 컬럼 전도체 (CC) 에:
- 먼저, 신호 (RST) 에 의해 노드 (ND) 가 리셋된 후 리셋 포텐셜을 전달하고;
- 그 다음, 전하들이 신호 (TRA) 에 의해 포토다이오드로부터 노드 (ND) 로 전송된 후, 유용한 신호 포텐셜을 전달한다.
이러한 동작들의 순서는, kTC 타입 판독 노이즈가 최소화되도록 하는 진정한 상관된 이중 샘플링 측정이 샘플링 순간에 획득된다면 중요하다.
이러한 2 개의 포텐셜들은, 랭크 (i) 의 로우가 디코더 (DEC1) 에 의해 선택되었을 때, 디코더 (DEC2) 에 의해 동시에 선택되는 랭크 (i) 의 샘플링 회로로 전달된다.
도 3은 본 발명에 따른 센서의 화소들의 컬럼도를 나타낸다. 이 컬럼은 도 1에 따른 일반적인 구조의 부분을 형성하지만, 화소의 구조는 도 2와는 상이하고 도 2에서의 화소와 비교하여 설명될 것이다.
여기서 다시, 화소는 일반적으로 점선들로 나타낸 정사각형 형상을 갖으며, 화소들의 분포 피치는, 바람직하게 로우 방향에서 및 컬럼 방향에서 모두, D이다. 화소의 전하들의 판독 사이클 및 인티그레이션의 기간은 Tp = D/V 이다. 대조적으로 이제 화소는 2 개의 포토다이오드들 및 3 개의 저장 노도들: 다운스트림 저장 노드, 업스트림 저장 노드 및 중앙 저장 노드을 포함한다. 하지만, 다운스트림 저장 노드는 바로 하류에 위치된 화소와 공유되고, 업스트림 저장 노드는 바로 상류에 위치된 화소와 공유되어, 컬럼에 N 개의 화소들이 있는 경우, 컬럼에 3N이 아닌 전체 2N 저장 노드들이 있다. 상류 측 및 하류 측은 화살표 (DPL) 로 나타낸, 이미지의 이동 방향을 참조하여 정의된다.
도 3에서, 랭크 (i) 의 화소 (Pi) 는 포토다이오드 (PPDai) 및 포토다이오드 (PPDbi), 포토다이오드들 사이에 위치되지만 각각의 전송 게이트에 의해 그들 각각으로부터 분리된 중앙 저장 노드 (NDCi), 화소 (Pi) 의 바로 하류에 위치된 화소 (Pi+1) 의 업스트림 저장 노드인 다운스트림 저장 노드 (NDEi), 및 마지막으로 업스트림 화소 (Pi -1) 의 다운스트림 노드인 업스트림 저장 노드 (NDEi -1) 를 포함한다. 각각의 전송 게이트들은 포토다이오드 (PPDai) 로부터 중앙 노드 (NDCi) 또는 다운스트림 노드 (NDEi) 로의 전하들의 전송이 제어되도록 한다. 마찬가지로, 각각의 게이트들은 전하들이 포토다이오드 (PPDbi) 로부터 중앙 노드 (NDCi) 또는 업스트림 노드 (NDEi -1) 로 전송되게 한다. 중앙 노드에 대응하는 게이트들은 화소 내측에서 내부 전하 전송에 대응하여 전송 신호 (TRA) 에 의해 동시에 제어되고; 외부, 다운스트림 및 업스트림 노드들에 대응하는 게이트들은, 화소들 중 하나에 대한 다운스트림 노드 및 다른 화소에 대한 업스트림 노드인, 하나 및 동일한 저장 노드로의, 2 개의 상이한 화소들로부터 생성하는 전하들의 전송을 제어하는 전송 신호 (TRA') 에 의해 제어된다.
여기에 나타낸 포토다이오드들은, 2 개의 포토다이오드들, 중앙 저장 노드, 절반의 업스트림 및 다운스트림 저장 노드들, 전송 게이트들 및 각각의 노드와 연관된 다른 동작 엘리먼트들이 측면 (D) 의 정사각형에 맞도록 하기 위해서 직사각형 표면들을 갖는다. 이러한 다른 엘리먼트들 (판독 트랜지스터, 선택 트랜지스터, 리셋 게이트들 및 드레인들) 은 하기에서 요약되는 바와 같이, 도 2에서의 화소와 동일한 레이아웃 및 동일한 기능들을 갖는다:
- 리셋 신호들에 의해 제어되는 각각의 저장 노드를 리셋하기 위한 게이트들;
- 저장 노드에 접속된 게이트 및 컬럼 전도체 (CC) 에 접속된 소스를 갖는 판독 트랜지스터;
- 선택 신호에 의해 제어되는 로우 선택 트랜지스터 (주의: 저장 노드들은 개별적으로 선택되고, 즉 상이한 선택 신호들은 임의의 저장 노드의 포텐셜이 판독되도록 한다); 및
- 신호 (GR) 에 의해 제어되는, 포토다이오드들의 포텐셜의 전체 리셋을 위한 옵션 게이트.
본 발명의 원리는 다음과 같다: 도 1에서와 같이, 랭크 (i) 의 각각의 아날로그/디지털 변환 회로 (CONVi) 는 랭크 (i) 의 각 화소와 연관된다; 여기서, 변환될 포텐션들을 샘플링하기 위한 회로 및 샘플링된 포텐셜 (사실상, 2 개의 샘플링된 포텐션들 사이의 차이) 을 디지털 값으로 변환하는 실제 아날로그/디지털 컨버터의 양자는, 간략화된 명칭 "변환 회로" 하에서 그룹화된다. 또한, 알게 되는 바와 같이, 화소와 연관된 변환 회로는 선행 사이클에서의 또 다른 화소로부터 이슈된 결과 및 하나의 주기적인 사이클에서의 화소로부터 이슈된 결과를 부가하기 위하여, 디지털 부가 기능을 직접 실행하는 것이 바람직하다. 이러한 경우, 동일한 이미지 부분을 만나는 N 개의 상이한 화소들로부터 이슈된 N 개의 값들을 부가하기 위한 기능이 다양한 변환 회로들에 분포되며; 이에 따라, 명칭 "변환 회로" 는 또한 이러한 분포된 부가 기능을 포함하는 것을 이해하게 될 것이다.
본 발명에 따라, 전송 게이트들을 제어하는 수단 및 샘플링 및 변환 회로들은, 동등한 기간의 2 개의 페이즈들을 갖는, 다음의 주기적인 사이클을 설립하기 위해 제공되며, 주기 (Tp) 는 화소들의 로우들의 피치 (D) 에 걸친 이미지의 이동에 대응한다. 2 개의 페이즈들은 하기에서 알게 되는 바와 같이 부분적으로 오버랩한다.
1. 제 1 페이즈
이 페이즈 동안 2 개의 포토다이오드들에 의해 인티그레이션된 전하들은 중앙 노드 (NDCi) 로 전송되고, 그 다음 중앙 노드 상의 전하가, 다른 중앙 노드들 상의 전하가 다른 화소들과 연관된 변환 회로들에서 변환되는 것과 동시에, 랭크 (i) 의 화소와 연관된 랭크 (i) 의 변환 회로 (CONVi) 에서 변환된다.
2. 제 2 페이즈
a) 이 페이즈 동안 랭크 (i) 의 화소의 제 1 포토다이오드 (PPDai) 에 의해 인티그레이션된 전하들, 및 이 페이즈 동안 랭크 (i+1) 의 화소 (다운스트림 바로 옆의 화소) 의 제 2 포토다이오드 (PPDbi +1) 에 의해 인티그레이션된 전하들은, 다운스트림 노드 (NDEi) 로 전송되고; 마찬가지로, 랭크 (i) 의 화소의 제 2 포토다이오드 (PPDbi) 의 전하들 및 화소 랭크 (i-1) (업스트림 화소) 의 제 1 포토다이오드 (PPDai-1) 의 전하들은 업스트림 노드 (NDEi -1) 로 전송되며;
b) 다음, 다운스트림 노드 (NDEi) 상에 존재하는 전하들은 랭크 (i) 의 변환 회로 (CONVi) 에서 변환되고; 마찬가지로, 업스트림 노드 (NDEi -1) 상에 존재하는 전하들은, 화소 (Pi -1) 의 다운스트림 노드가 랭크 (i-1) 의 변환 회로 (CONVi -1) 에 의해 변환되는 것과 동시이다.
이러한 2 개의 페이즈들 동안 랭크 (i) 의 변환 회로에 의해 수행되는 변환의 결과들은 이 회로에 누산되고, 선행 사이클의 종료에서 랭크 (i-1) 의 변환 회로에서 누산된 결과에 부가된다.
동일한 이미지 부분을 보인 다양한 화소들에 관한 디지털 부가는 다음의 방식으로 수행되는 것이 바람직하다: 바람직하게 변환 회로 (CONVi) 는 변환될 포텐셜 차이에 의해 정의된 시간 길이 동안 주어진 주파수에서 카운트하는 카운터를 포함하는 램프 컨버터를 포함하고; 카운터의 최종 컨텐트와 초기 컨텐트 사이의 차이는 이러한 포텐셜 차이와 유사한 값을 나타낸다. 그 후, 다양한 변환 회로들의 카운터들은, 랭크 (i-1) 의 회로의 카운터의 컨텐트가 새로운 변환이 트리거되기 전에 랭크 (i) 의 회로의 카운터의 초기 컨텐츠로서 사용되도록 접속된다.
2 개의 페이즈들의 변환 결과들의 디지털 누산은, 제 1 페이즈의 종료 후 카운터의 컨텐트를 리셋하지 않음으로써, 즉 제 1 페이즈의 종료에서의 카운터의 컨텐트를 제 2 페이즈의 시작에서의 카운터의 초기 컨텐트로서 보존함으로써 달성된다. 제 2 페이즈의 종료에서의 카운터의 컨텐트는 2 개의 페이즈들의 변환 결과들의 합을 나타낸다.
도 4는 방금 기재한 프로세스를 도시한다. 이 도면은 화소들의 포토다이오드들의 전하들이 대안으로 중앙 노드 쪽으로 지향된 후 다운스트림 및 업스트림 노드들 쪽으로 지향되어, 이미지가 2 개의 페이즈들 사이에서 D/2 이동하더라도 제 1 페이즈에서와 동일한 이미지 부분을 보인 포토다이오드들의 전하들로부터 유래하는 전하들이 제 2 페이즈에서 부가되는 방식을 나타낸다.
4 개의 단계들이 나타나 있으며, 4 개의 단계들은 이미지가 폭 (D) 의 이미지 라인의 전방에서 피치 (D) 의 2 배를 이동하는 동안, 2 개의 연속 사이클들의 각각의 페이즈 (PH1a, PH1b, PH2a, PH2b) 의 종료에 각각 대응한다. 화소들은 폭 (D) 의 인접 정사각형들로 표시되고; 다운스트림 및 업스트림 저장 노드들은 2 개의 정사각형들 사이에서 경계 라인으로 표시되며; 중앙 저장 노드들은 정사각형의 중간에서 수평 파선으로 표시된다. 이미지 라인은, 고정된 위치에서, 폭 (D) (이동 방향에서 측정되는 폭) 의 스펙클트 존 (speckled zone) 으로 표시되고; 이미지에 대한 센서의 화소들의 상대적 이동은 이러한 스트립의 전방에서 하류에서 상류로 (도면에서 상부로부터 저부로) 발생한다. 스펙클트 이미지 라인은 도면을 알기 쉽게 하기 위해 센서 옆에 나타나 있다.
곡선형 화살표들은, 전하들이 먼저 중앙 노드들 (사이클들의 각각의 제 1 페이즈 (PH1a, PH2a)) 로 전송한 후, 다운스트림 및 업스트림 노드들, 즉 2 개의 화소들 사이의 노드들 (사이클들의 제 2 페이즈 (PH1b, PH2b)) 로 전송하는 것을 나타낸다.
각각의 저장 노드의 포지션에 대향하여 화소들의 우측으로 나타낸 변환 회로 번호들은, 어느 회로가 그것을 샘플링하고 변환하기 위해 각각의 노드에 대응하는 포텐셜을 수신하는 지를 지시한다.
- 랭크 (i-1) 의 컨버터는 먼저 화소 (Pi -1) 의 2 개의 포토다이오드들에 의해 누산된 전하들을 중앙 노드들로부터 변환 (PH1a) 한 다음, 화소 (Pi -1) 의 다운스트림 포토다이오드 및 화소 (Pi) 의 업스트림 포토다이오드로부터 이슈된 전하들을 다운스트림 노드로부터 변환 (PH1b) 하고; 이에 따라, 제 2 페이즈에서, 용도가 제 1 페이즈과 동일한 이미지 라인을 보인 2 개의 포토다이오드들의 그룹으로 이루어지고;
- 다음의 사이클 (PH2a, PH2b) 에서, 동일한 것이 행해지지만, 동일한 이미지 라인이 고려되는 경우, 그것은 동작들이 시작하는 컨버터 (CONVi) 및 화소 (Pi) 에 의해서이며; 이는 제 2 사이클이 변환 회로 (CONVi) (화소 (Pi) 와 연관된) 에 의해 수행된 변환의 결과들을 변환 회로 (CONVi -1) 에 의해 선행 사이클에서 수행된 변환의 결과들에 부가하여야 하는 이유라는 것임을 알 수도 있다.
도 5는 이러한 화소들과 연관된 변환 회로들 (CONVi -1, CONVi, CONVi +1) 을 갖는 화소들 (연속적으로 3 개의 화소들 (Pi -1, Pi, Pi +1)) 의 컬럼을 나타낸다. 컬럼 전도체 (CC) 는 모든 화소들의 출력들을 접속시키고, 저장 노드들의 포텐셜들을 변환 회로들로 전송한다. 화소들은 전기 회로들의 형태로 표시되며, 도 2 및 도 3에 관하여 주어진 물리적 설명에 대응한다.
하기에 기재된 구성은, 판독이 다음의 동작들: 저장 노드의 리셋, 리셋 레벨의 샘플링, 그 다음 포토다이오드들로부터 저장 노드들로의 전하들의 전송, 및 마지막으로 전하들을 표시하는 유용한 포텐셜 레벨의 샘플링을 위하여 수행되는, 상관된 이중 샘플링이라고 가정한다.
게다가, 도 5에 나타낸 실시형태에서, 랭크 (i) 의 변환 회로는 다음을 포함한다:
- 2 개의 샘플링 캐패시터, 하나는 제 1 샘플링 신호 (SHRi) 의 제어하에서 리셋 전위 레벨을 저장하고, 다른 하나는 제 2 샘플링 신호 (SHSi) 의 제어 하에서 유용한 포텐셜 레벨을 저장하며; 신호들 (SHRi 및 SHSi) 이 저장 노드 (NDCi 또는 NDEi) 의 신호 (SELi 또는 SEL'i) 에 의해서, 컬럼 전도체와 접속한 동기 시에 나온다;
- 모든 변환 회로들에 공통일 수도 있고 전압 램프 (RMP) 를 전달하는 선형 전압 램프 생성기; 이 램프는 제 2 캐패시터의 단자에 적용된다;
- 비교기 (CMP), 그 입력들이 2 개의 캐패시터들에 접속되고, 비교기는 초기에 변환의 시작에서 제 1 상태를 가지며, 그 제 2 입력 상의 포텐셜이, 제 2 캐패시터에 인가되는 램프의 영향하에서, 그 제 1 입력 상의 포텐셜에 도달할 때, 제 2 상태로 스위칭한다; 그리고,
- 램프의 시작으로부터 일 세트의 주파수에서 펄스들을 카운팅하고 비교기가 스위칭할 때, 비교기의 제어하에서 카운팅을 정지하는 카운터 (CPT); 단순화를 위하여, 클록 신호 (CLK) 가 나타나 있지만, 카운터는 전압 램프 (RMP) 의 시작으로부터만 카운팅을 허용하는 것을 이해해야 한다.
카운터의 컨텐트는 리셋 포텐셜과 유용한 포텐셜 사이의 차이를 표시하는 값에 의해 전압 램프 동안 증가된다. 하지만, 하기에서 알게 되는 바와 같이, 랭크 (i) 의 변환 회로 (CONVi) 에서 현재의 결과와 선행 사이클의 종료에서 선행 랭크 (CONVi -1) 의 회로의 카운터에서 획득된 컨텐츠를 직접 합산하기 위해, 카운터의 초기 컨텐츠는, 상류에 위치된 카운터의 최종 컨텐츠 (선행 사이클에서) 로부터 설정될 수도 있다. 이로써, N 번째 사이클의 종료에서 카운터의 컨텐츠들은, N 개의 연속적인 판독 사이클들 동안, 동일한 이미지 부분을 보인 N 개의 화소들에서 수집된 전하들의 변환의 결과의 합을 나타낸다. 신호 (SHIFT) 는 컨버터 (CONVi -1) 의 결과가 컨버터 (CONVi) 의 카운터로 전송되는 것을 허용한다.
화소 (Pi) 의 중앙 저장 노드는 로우 선택 전도체 (SELi) 에 의해 컬럼 전도체에 접속될 수도 있다. 다운스트림 저장 노드 (NDEi) 는 로우 선택 전도체 (SEL'i) 에 의해 별도로 선택될 수도 있다. 중앙 저장 노드들 (NDCi) 은 모두 신호 (RST) 에 의해 동시에 리셋될 수도 있으며, 마찬가지로 다운스트림 및 업스트림 저장 노드들은 모두 신호 (RST') 에 의해 동시에 리셋될 수도 있다. 전하들은 모든 화소들에 공통인 신호 (TRA) 에 의해 화소의 2 개의 포토다이오드들로부터 중앙 노드 (NDCi) 로 전송될 수도 있으며; 마찬가지로, 전하들은 모든 화소들에 공통인 신호 (TRA') 에 의해 2 개의 포토다이오드들로부터 다운스트림 및 업스트림 노드들로 전달될 수도 있다.
모든 화소들에 공통인 신호 (GR) 는 모든 포토다이오드들의 포텐셜이 선택된 인티그레이션 기간 후 리셋되도록 한다.
전송 신호들 (TRA 및 TRA') 이 모든 화소들에 공통이라는 사실은, 글로벌 셔터 동작 모드에서 작동하는 것을 가능하게 하며, 이는 모든 화소들이 동일한 인티그레이션 기간에 대해서는 동시에 조명되고 화소들의 로우의 랭크 (i) 에 의존하여 스테거 (stagger) 되는 시간의 주기에 대해서는 조명되지 않기 때문에 이롭다. 글로벌 리셋 신호 (GR) 가 모든 화소들에 공통이라는 사실은 또한 공통 인티그레이션 기간이 조정되게 한다.
도 5에서 회로는, 주기 (Tp) 의 2 개의 측정 사이클들의 2 개의 페이즈들 (PH1a 및 PH1b, 그 다음 PH2a, PH2b) 을 나타내는, 도 6에서의 타이밍 다이어그램을 참조하여 설명되는 다음의 방식으로 기능한다.
다음의 신호들이 나타나 있다:
- 주기성 (Tp) 을 가지고 포토다이오드들로부터 중앙 노드들로 전하들의 전송을 제어하는 TRA, 및 주기성 (Tp) 을 또한 가지고 다운스트림 및 업스트림 노드들로의 전송을 제어하는 TRA', 신호들 (TRA') 는 신호들 (TRA) 에 비해 Tp/2 만큼 시프트된다;
- 서로에 대해 Tp/2 만큼 시프트된, 주기성 (Tp) 의 신호들을 제로화하는 RST 및 RST';
- 주기성 (Tp/2) 의 옵션의 GR, 신호 (GR) 의 종료는 신호 (TRA') 의 종료에 대해 그리고 신호 (TRA) 의 종료에 대해 시간 내에서 동일한 포지션을 갖는다;
- 로우들 (1 내지 N) 을 선택하는 신호들, SEL1 내지 SELN로서, 이러한 신호들 동안 중앙 저장 노드들은 컬럼 전도체 (CC) 에 접속되며, 이는 조명 포텐셜의 측정에 대한 것인지 또는 리셋 포텐셜의 측정에 대한 것인지이다.
- 로우들 (1 내지 N) 을 선택하는 연속 신호들, SEL'1 내지 SEL'N 로서, 여기에서도 다시 유용한 포텐셜의 측정에 대하여 또는 리셋 포텐셜의 측정에 대하여, 이러한 신호들 동안 다운스트림 저장 노드들이 컬럼 전도체에 접속된다;
- 각각의 변환 회로들 (CONV1 내지 CONVN) 의 제 1 캐패시터에 대해 리셋 포텐셜 레벨들을 샘플링하는 신호들, SHR1 내지 SHRN 로서, 이 신호들은 로우 선택 신호들에 대응하여 생성된다: 회로 (CONVi) 의 신호 (SHRi) 는, 신호 (SELi) 가 랭크 (i) 의 로우의 중앙 노드들을 선택했을 때 나오고 그것은 신호 (SEL'i) 가 이 로우의 다운스트림 노드들을 선택했을 때 한번 더 나오며; 이에 따라, 리셋 레벨들 (동일 캐패시터에 대해) 의 샘플링은 각각의 변환 회로에서 사이클당 2 회 발생한다.
- 각각의 변환 회로들 (CONV1 내지 CONVN) 의 제 2 캐패시터에 대해 조명 포텐셜 레벨들을 샘플링하는 신호들 SHS1 내지 SHSN 로서; 이 신호들은 또한 로우 선택 신호들에 대응하여 생성되며: 회로 (CONVi) 의 신호 (SHSi) 는, 신호 (SELi) 가 랭크 (i) 의 로우의 중앙 노드들을 선택했을 때 나오고, 그것은 신호 (SEL'i) 가 이 로우의 다운스트림 노드들을 선택했을 때 한번 더 나오며; 이에 따라 유용한 포텐셜 레벨들 (동일 캐패시터에 대해) 의 샘플링이 각각의 변환 회로에서 사이클당 2 회 발생한다.
- CONV: 마지막 로우의 샘플링 신호 (SHSN) 이후, 모든 변환 회로들에 대해 동시에 전달되는, 변환 제어 신호; 변환 제어 신호는 전압 램프를 트리거하고 카운터들에 의해 카운팅하며; 변환은 사이클당 2 회 발생하는데, 모든 중앙 노드들의 유용한 포텐셜들의 샘플링 후에 먼저 발생하고, 그 다음 다운스트림 노드들의 유용한 포텐셜들의 샘플링 후에 발생한다; 그리고
- 마지막으로, 모든 컨버터들에 공통인 신호 (SHIFT) 로서, 랭크 (i) 의 컨버터와 동일한 이미지 부분을 보인 랭크 (1 내지 i-1) 의 로우들의 변환 결과들의 러닝 총계를 표시하는 값에서 카운터를 초기화하기 위해, 랭크 (i) 의 컨버터의 카운터로의 랭크 (i-1) 의 컨버터의 컨텐츠의 전송을 허용하며; 변환은 이러한 초기 컨텐츠들에 부가될 결과를 생성하게 된다.
각각의 페이즈 내측에서 전하 인티그레이션의 기간은 Tp/2 또는 Tp/2 보다 작은 Tint/2 기간이며, 이러한 신호가 사용될 때, 신호 (GR) 의 포지션의 조정에 의해 조정가능하다. 신호 (GR) 의 종료는 모든 화소들에 대하여 인티그레이션 기간의 시작을 정의한다. 펄스들 (TRA 및 TRA') 의 종료는 제 1 및 제 2 페이즈의 인티그레이션 기간의 종료를 각각 정의하는데, 이는 이러한 신호들이 포토다이오드들의 컨텐츠들을 저장 노드들로 흐르게 하기 때문이다. 신호 (GR) 가 사용되지 않을 때, 펄스들 (TRA 또는 TRA') 의 종료는 또한 새로운 인티그레이션 기간의 시작점을 정의한다.
주기적인 2-페이즈 사이클은 다음의 방식으로 진행한다:
제 1 페이즈 ( PH1a )
- a) 기간 (Tint/2) 동안 포토다이오드들에서의 전하 인티그레이션; 이 기간 동안, 컨버터들은 선행 페이즈에서 샘플링된 신호들을 변환한다;
- b) 선행 사이클의 신호들이 변환되었을 때, 인티그레이션 기간 (Tint/2) 의 종료 쪽으로, 새로운 변환 전에 이러한 결과들에 의존하여 카운터들을 초기화하기 위해, 신호 (SHIFT) 가 모든 변환 회로들에 대하여, 랭크 (i-1) 의 카운터들에서 누산된 결과들을 랭크 (i)의 카운터들로 전송한다;
- c) 신호 (SHIFT) 이전 또는 동안 또는 이후에, 인티그레이션 기간의 종료 쪽으로, 글로벌 신호 (RST) 가 나와서 모든 중앙 저장 노드들의 포텐셜을 리셋한다;
- d) 신호 (RST) 이후, 로우들 (1 내지 N) 의 중앙 저장 노드들이 신호들 (SEL1 내지 SELN) 에 의해 연속적으로 선택되며; 컬럼 전도체는 각각의 리셋 포텐셜을 매회 수신하고, 샘플링 신호들 (SHR1 내지 SHRN) 은 대응하는 컨버터의 제 1 커패시터에 대해 이러한 포텐션들을 매회 샘플링하며; 신호들 (SEL'i) 은 여전히 비활성이다:
- e) 신호 (TRA) 가 나오고 중앙 노드들로 포토다이오드들의 모든 전하들을 전송하며; 제어 신호 (TRA') 는 여전히 비활성이다;
- f) 신호 (TRA) 이후, 로우들 (1 내지 N) 의 중앙 저장 노드들은 신호들 (SEL1 내지 SELN) 에 의해 연속적으로 한번 더 선택되고; 컬럼 전도체는 중앙 저장 노드에 저장된 전하들을 표시하는 유용한 전위를 매회 수신하고; 샘플링 신호들 (SHR1 내지 SHRN) 은 대응 컨버터의 제 2 캐패시터에 대해 이러한 유용한 포텐셜들을 매회 샘플링하고; 신호들 (SEL'i) 은 여전히 비활성이며; 이에 따라 유용한 포텐셜들은, 그 리셋 포텐셜이 사전에 샘플링되었던 노드들로 전하들이 전송된 후 샘플링되며, 이로써 진정한 상관된 이중 샘플링을 가능하게 한다; 그리고
- g) 모든 리셋 포텐셜들 및 유용한 포텐셜들이 샘플링된 후, 변환 제어 신호 (CONV) 가 모든 컨버터들에 동시에 인가되고; 이 제어 신호는 전압 램프 및 카운터들의 카운팅을 트리거하며; 카운터 양은 컨버터에 대해 샘플링된 포텐셜 차이들에 의존하여 증가한다.
단계 f 및 g는 페이즈 (PH1a) 동안 인티그레이션된 전하들과 관련되기 때문에, 페이즈 (PH1a) 의 부분을 형성하기 위해 상기 및 하기에서 고려되지만, 이들 단계들은 제 2 페이즈 (PH1b) 이 시작된 후, 즉 전송 신호 (TRA) 의 종료 후 포토다이오드들에서의 전하들의 인티그레이션이 재시작한 후, 계속된다. 이에 따라, 2 개의 페이즈들은 동일하지만 어느 정도 오버랩한다.
제 2 페이즈 ( PH1b )
제 2 페이즈은 동일한 방식으로 진행하지만 하류와 관련되고 중앙 노드에는 관련되지 않는다. 따라서, 제 2 페이즈에서, 신호 (TRA) 는 비활성이 되고 신호 (TRA ') 로 대체되고; 신호들 (SEL1 내지 SELN) 은 비활성이 되고 신호들 (SEL'1 내지 SEL'N) 로 대체된다.
또한, 제 2 페이즈과는 대조적으로, 신호 (SHIFT) 가 나오지 않으며, 즉 카운터가 리셋되지 않는다. 그들은 제 1 페이즈에서 인티그레이션된 전하들의 변환의 종료에서 획득된 결과를 유지하고; 이에 따라 제 2 페이즈 (PH1b) 에서 생성된 전하들의 변환이 제 1 페이즈에서 획득된 결과로부터 카운터들을 증가시킨다. 신호 (SHIFT) 가 한번 더 나오게 되는 것은 단지 이러한 제 2 변환의 종료 후 뿐이다.
랭크 (N) 의 변환 회로들 (CONVN) 은 N 개의 연속적인 사이클들에서 N 개의 변환 회로들에 의해 보여지고 동일한 이미지 부분에 대응하는 조명의 결과들을 누산한다. 그들은 전체 측정 결과를 전달한다. 이러한 결과는 주기성 (Tp) 을 갖는 출력이다.
본 발명에 따른 구조는 2 개의 인접한 포토다이오드들의 각각이 그의 전하들을 그 자신의 저장 노드로 전송하는 종래의 구조로 제작되게 된 것보다 적은 노이즈를 생성한다. 구체적으로, 본 발명의 구조에서의 전송은 전하들을 노이즈 없이 부가하고 노이즈를 생성하는 디지털 합산들이 이러한 아날로그 전하 합산들 이후에만 수행된다.
상기에서, 다운스트림 저장 노드 및 중앙 저장 노드는 각각 리셋 트랜지스터, 판독 트랜지스터 및 로우 선택 트랜지스터와 연관되도록 고려되었다. 이는 다운스트림 노드가 중앙 노드의 로우 선택 신호 (SELi) 와 상이했던 로우 선택 신호 (SEL'i) 를 필요로 했기 때문이다. 하지만, 약간 상이한 솔루션이 또한 예상될 수도 있다: 각각의 포토다이오드 측면에 있는 상이한 저장 노드들 및 상기 기재된 바와 같은 별도의 신호들 (TRA 및 TRA') 을 여전히 제공하면서, 2 개의 노드들이 전기 전도체를 통해 전기적으로 접속되도록 제공이 이루어질 수도 있다 (이러한 전도체는 실제로 집적 회로에서 n 형 확산들인 2 개의 노드들과 컨택한다). 이러한 변형 실시형태가 도 7에 나타나 있으며, 도 7에는 전도체에 의해 접속된 중앙 노드들 (NDCi) 및 다운스트림 노드들 (NDEi) 이 나타나 있다.
물리적으로 상이한 2 개의 노드들, 하나는 전하들을 수신하게 되지만 다른 하나는 그렇지 않아서, 전기적으로 말하면, 동시에 리셋된 후 동시에 판독된다는 의미에서 공통 노드가 된다.
페이즈 (PH1a) 에서, 2 개의 노드들은 단일 신호 (RST) 에 의해 제어되는 단일 리셋 트랜지스터에 의해 동시에 리셋되고; 그 공통 리셋 레벨은 샘플링되고 (신호 (SELi) 및 동시적으로 신호 (SHRi)); 다음, 2 개의 포토다이오드들의 전하들은 신호 (TRA) 에 의해 노드로 전송되며 (여기서, 이 노드 측면에 있는 2 개의 포토다이오드들로부터 전하들을 수신하는 것이 중앙 노드이다); 페이즈 (PH1b) 에서, 전하들은 포토다이오드들에서 인티그레이션되도록 지속하고, 그 다음, 신호 (TRA') 에 의해, 중간 리셋 없이, 공통 노드로 한번 더 전송된다 (여기서, 공통 노드 측면에 있는 2 개의 포토다이오드들로부터 전하들을 수신하는 것이 다운스트림 노드이다). 2 개의 페이즈들에서 수신된 전하들은 공통 저장 노드에 아날로그로 (노이즈없이) 부가되고 이러한 부가 후에만 디지털화된다. 이에 따라, 각각의 주기 (Tp) 에서 단일 변환이 수행되고, 이로써 노이즈를 감소시키고 컨버터의 속도에 대한 제약들을 완화한다.
그로부터 야기되는 공통 노드 상의 포텐셜은 2 개의 접속된 노드들에 공통인 선택 트랜지스터 (SELi) 및 판독 트랜지스터에 의해 컬럼 전도체에 인가되고; 이러한 포텐셜은 SELi와 동시에 펄스 (SHSi) 에 의해 샘플링된다. 선택 전도체 (SEL'i) 는 없다.
본 실시형태에서, 타이밍 다이어그램은 도 8에 있는 것이며; 도 6에 대한 차이들은 다음과 같다:
- 신호 (TRA) 이전이지만 TRA' 이전은 아닌, 주기성 (Tp/2) 의 하나의 리셋 신호 (RST) 만이 있다;
- 신호를 따르는 신호들 (SHR 및 SHS) 은 Tp 이고 Tp/2 가 아닌 주기성을 가지며, 신호들 (SHR) 은 펄스 (RST) 를 따르며 신호 (TRA) 를 선행하고, 신호들 (SHS) 은 펄스들 (TRA') 을 따른다;
- 신호들 (SEL1 내지 SELN) 은 신호들 (SHR1 내지 SHRN) 과 각각 동기이고, 그리고 신호들 (SHS1 내지 SHSN) 과 동기이며, 신호들 (SEL') 은 없다; 그리고
- 변환 펄스들은 주기성이 Tp 이고 Tp/2는 아니며, 마지막 신호 (SHSN) 를 따른다.
여기서 다시, 조정가능한 인티그레이션 기간 및 진정한 상관된 이중 샘플링 판독을 갖는 글로벌 셔터 동작 모드가 가능하다.
도 3 내지 도 8의 기재는 2 개의 페이즈들을 가지고 주기적으로 동작하는 센서에 관련되고; 하지만 다수의 페이즈들을 예상하는 것이 또한 가능하다. 일반적으로 정사각형 형상의 화소는 다수의 포토다이오드들로 분할되고, 화소의 포토다이오드들 사이에 복수의 중앙 저장 노드를 가지며, 또한 다운스트림 화소와 공유된 다운스트림 저장 노드 및 업스트림 화소와 공유된 업스트림 저장 노드를 갖는다.
그 다음, 변환 회로들이 주어진 페이즈에서 복수의 유용한 포텐셜 값들 및 복수의 저장 노드 리셋 포텐셜 값들을 샘플링할 수 있는 것이 필요하고; 회로들은 각각의 변환 단계에서 다중 변환들을 수행한다 (각각의 페이즈에 하나의 변환 단계가 있다). 보다 정확하게, P 페이즈들이 있다면, 페이즈 동안, P-1 리셋 레벨들 및 P-1 유용한 레벨들을 샘플링하고, P-1 포텐셜 차이들을 별도로 변환하는 것이 필요하며; P-1 변환들의 결과가 디지털로 부가된다.
예를 들어, 3 개의 페이즈들이 있다면, 각각의 화소에 3 개의 포토다이오드들, 하나의 공유된 다운스트림 저장 노드, 하나의 공유된 업스트림 저장 노드, 및 다운스트림 중앙 노드 및 업스트림 중앙 노드로서 지칭될 수도 있는 2 개의 중앙 저장 노드들이 있다.
그 다음, 저장 노드들의 사용은 순환적으로 치환되어, 각각의 페이즈에서 변화하는 노드들의 그룹으로 전송하기 쉬운 방향으로 포토다이오드로부터 전하들이 전송되도록 하며, 포토다이오드들의 전하들은 이러한 페이즈들 동안 동일한 이미지 부분을 보인다. P-1 노드들이 사용되며, P 번째 노드는 사용되지 않고 이 노드는 순환적으로 치환된다.
?하나 대신 2 개의 페이즈들이 사용될 때, 0.64 로부터 0.90 로 증가하는 변조 전달 함수는, 더욱더 개선되고 3 개의 페이즈을 가지고 0.95에 도달한다.
4-페이즈 구조가 또한 사용될 수 있으며, 이는 변조 전달 함수를 더욱 개선하게 되지만, 획득된 개선은 페이즈들의 수가 증가함에 따라 작아지게 되고 덜 현저해지게 된다. 4 페이즈에 의해, 함수의 이론적인 값은 0.97이고, 이에 따라 획득된 개선은 단지 약 2% 이다.
도 9는 일반적으로 정사각형 형상의 화소 당 3 개의 포토다이오드들 (PPDai, PPDbi, PPDci) 를 갖는, 3 페이즈들의 구조를 나타낸다. 도 10은 다음의 도 4와 동일한 원리, 사용되지 않는 노드의, 상류에서 하류로의 순환 치환을 나타내는, 3 개의 페이즈들 (PH1a, PH1b, PH1c) 에서의 이미지 캡처의 개략도를 나타낸다.
도 11은 화소의 3 개의 저장 노드들의 각각과 연관되고 모든 화소들에 공통인, 전송 신호들 (TRA, TRA' 및 TRA''), 화소의 노드들의 각각과 연관되고 모든 화소들에 공통인 리셋 신호들 (RST, RST' 및 RST''), 및 화소의 노드들의 각각과 연관되고 1 부터 N 까지 각각의 화소에 특정되는 로우 선택 신호들 (SEL, SEL' 및 SEL'') 을 포함하는, 3-페이즈 동작의 타이밍 다이어그램을 나타낸다. 샘플링 신호들 (SHR 및 SHS) 은 도면을 복잡하게 하지 않도록 나타내지 않았으며; 그들은 로우 선택 신호들과 동기되지 않으며, 3 에서 2 개의 저장 노드들이 각각의 페이즈에서 인접 포토다이오드들로부터 전하들을 수신하기 때문에 각각의 페이즈에서 샘플링들의 2 개의 시리즈 및 변환들의 2 개의 시리즈가 수행된다는 것을 이해하게 된다. 이러한 샘플링들은 하나의 컬럼 전도체만이 존재한다면 연속적으로 취해진다. 변환 신호 (CONV) 는 2 개의 아날로그 포텐셜 차이들의 연속적인 변환을 제어하는 신호이다. 이에 따라, 그것은 각각의 페이즈에서, 주기성 (Tp/3) 을 가지고 반복된다. 신호 (SHIFT) 는 선행 사이클의 종료에서 선행 랭크의 카운터의 컨텐츠로 변환 회로들의 카운터들을 초기화한다. 그것은 주기성 (Tp) 을 가지고 나온다.
각각의 페이즈에서, 2 개의 동시 리셋 신호들이 있으며, 세 번째는 비활성이며, 순환 치환은 페이즈들이 변화할 때 발생한다. 마찬가지로, 2 개의 동시 전송 신호들이 있으며, 세 번째는 여전히 비활성이다. 로우 선택 신호들과 관련하여, 그들은 단지 하나의 컬럼 전도체만이 있다면 동시일 수 없고, 이 경우 그들은 서로 연속적이며; 일련의 신호들 (SEL'1 내지 SEL'N) 이 일련의 신호들 (SEL1 내지 SELN) 을 잇따른다. 여기서 다시, 각각의 페이즈들은 2 개의 일련의 신호들, 예를 들어 SEL1 내지 SELN 및 SEL'1 내지 SEL'N 을 사용하며, 세 번째는 비활성이고, 순환 치환이 다른 페이즈들에 대해 수행된다.
랭크 (i) 의 변환 회로에 의해 판독된 랭크 (i) 의 화소에 대하여:
페이즈 1: 먼저 랭크 (i) 의 화소의 업스트림 노드 및 업스트림 중앙 노드가 리셋된다; 2 개의 리셋 포텐셜들이 로우마다 샘플링된다; 다음, 이러한 2 개의 노드들로의 포토다이오드들로부터의 전하들의 전송이 허용된다 (2 개의 노드들 사이에 있는 포토다이오드의 전하들은 2 개의 노드들 사이에서 공유된다); 이러한 노드들의 유용한 포텐셜들이 로우마다 샘플링된다; 2 개의 포텐셜 차이들은 동일한 이미지 부분을 보였던 선행 화소로부터 사전에 초기화된 랭크 (i)의 변환 회로에서 동시에 또는 연속적으로 변환된다; 다운스트림 중앙 노드는 사용되지 않으며 전하들을 수신하지 않는다.
페이즈 2: 2 개의 중앙 노드들이 리셋된다; 2 개의 리셋 포텐셜들은, 페이즈 1 이후에 리셋되지 않는, 동일한 변환 회로로 샘플링된다; 그 후 문제의 2 개의 노드들로의 포토다이오드들로부터의 전하들의 전송이 허용된다 (2 개의 노드들에 인접한 포토다이오드들의 전하들이 공유된다); 한번 더, 2 개의 샘플 차이들이 변환 회로로 샘플링되고 변환 회로에서 변환된다; 다운스트림 노드는 여전히 사용되지 않는다.
페이즈 3: 거의 유사한 다운스트림 중앙 노드 및 다운스트림 노드가 사용된다; 업스트림 중앙 노드는 사용되지 않는다. 이에 따라 사용되지 않은 노드는 순환 치환을 겪는다.
페이즈 3 이후, 필요한 러닝 총계를 획득하기 위해서, 랭크 (i+1) 의 컨버터의 카운터들로, 랭크 (i) 의 컨버터에서 누산된 카운팅 결과들이 모든 화소들에 대하여 전달된다.
이로써, 제 1 페이즈 (PH1a) 동안, 인덱스 (i) 의 3 개의 인접 저장 노드들이 고려되는 경우:
- 다음의 신호 (RST) 를 획득한 제 1 저장 노드의 리셋 레벨이, 제 1 선택 펄스 (SELi) 동안 샘플링 캐패시터에 대해 샘플링되고;
- 다음, RST 와 동시인 다음의 신호 (RST') 를 획득한 제 2 노드의 리셋 레벨이, 선택 펄스 (SEL'i) 동안 또 다른 캐패시터에 대해 샘플링되고;
- 다음, 유용한 레벨들이 또 다른 펄스 (SELi) 및 또 다른 펄스 (SEL'i) 동안 2 개의 다른 캐패시더들에 저장되며 (동시 전달 펄스들 (TRA 및 TRA') 이후);
- 다음, 4 개의 캐패시터들에 저장된 샘플들에 기초하여 2 개의 아날로그/디지털 변환들이 수행된다.
다음의 페이즈들에서, 프로세스는 RST 및 RST' 대신의 리셋 신호들 (RST' 및 RST''), SEL 및 SEL' 대신의 선택 신호들 (SEL' 및 SEL''), TRA 및 TRA' 대신의 동시 전송 신호들 (TRA' 및 TRA'') 등을 사용하여, 제 2 및 제 3 저장 노드들에 의해 재시작한다.
그리고 순환 치환을 통해 제 3 페이즈에 대해서도 마찬가지이다.
카운터들은, 여기에서는 페이즈 (PH1a) 에서 인티그레이션된 전하들의 변환 전에, 3 페이즈들의 각각의 새로운 주기 사이클 상에서만 리셋된다.
본 발명에 따른 이미지 센서는 2 개의 방향들에서 기능할 수 있는 구조를 가지며, 즉 이미지의 이동 방향이 TDI 동작의 이익을 잃지 않으면서 반전될 수도 있다; 그 후, 예를 들어 카운터들의 접속들의 반전 또는 심지어 랭크 (N-i) 의 컨버터와 연관되는 랭크 (i) 의 화소를 제공할 필요가 있다.
또한, 원한다면, N 보다 작은 화소들의 수 (n) 에 걸쳐 전하들을 누산하는 것이 선택될 수도 있다. 그러면 n 주기들 이후의 카운터들을 제로화하고 n 번째 카운터로부터 출력의 결과를 판독하는 것이 필요하다.

Claims (7)

  1. 시간 지연 및 전하 합산 이미지 센서로서,
    상기 센서의 전하 합산은, 상기 센서와 이미지 사이의 상대적인 이동과 동기되고, 상기 센서는 피치 (D) 를 가지고 분포된 화소들의 N 개의 로우들을 포함하고,
    컬럼에서 랭크 (i) 의 각각의 화소는, 이동 방향으로 연속적으로 배열된 제 1 및 제 2 포토다이오드들 (PPDai, PPDbj), 및 전하 전송 게이트들에 의해 상기 포토다이오드들로부터 분리된 3 개의 전하 저장 노드들을 포함하고,
    이 저장 노드들은 2 개의 포토다이오드들 사이에 위치된 중앙 노드 (NDCi), 및 인접 화소들과 공유된 2 개의 다른 노드들을 포함하며, 상기 2 개의 다른 노드들은 랭크 (i) 의 화소의 제 1 포토다이오드와 상기 랭크 (i) 의 화소의 바로 하류에 위치된 랭크 (i+1) 의 화소의 제 2 포토다이오드 사이에 위치된 다운스트림 노드 (NDEi), 및 랭크 (i) 의 화소의 제 2 포토다이오드와 랭크 (i) 의 화소의 바로 상류에 위치된 랭크 (i-1) 의 화소의 제 1 포토다이오드 사이에 위치된 업스트림 노드 (NDEi -1) 이며,
    상기 센서는,
    - 랭크 (i) 의 각각의 화소와 연관된 랭크 (i) 의 아날로그/디지털 변환 회로 (CONVi);
    - 2 개의 페이즈들에 있어서, 주기 (Tp) (여기서, Tp는 이미지가 화소들의 로우들의 피치와 동등한 거리를 이동하는데 걸리는 시간임) 의 주기적인 사이클에서, 포토다이오드로부터의 전하들을 상기 포토다이오드 옆에 위치하는 저장 노드들 중 어느 하나로 전송한 다음 이 전하들을 변환하기 위해서, 상기 전송 게이트들 및 상기 변환 회로들을 제어하는 수단으로서,
    - 제 1 페이즈의 종료에서 상기 2 개의 포토다이오드들의 전하들이 상기 중앙 노드로 전송되고; 그리고
    - 기간 (Tp/2) 의 제 2 페이즈의 종료에서, 랭크 (i) 의 화소의 제 1 포토다이오드의 전하들 및 랭크 (i+1) 의 다운스트림 화소의 제 2 포토다이오드의 전하들이 상기 다운스트림 노드로 전송되고, 그 다음 다운스트림 노드에 존재하는 전하들이 랭크 (i) 의 화소와 연관된 랭크 (i) 의 변환 회로 (CONVi) 에서 변환되도록하는, 상기 제어하는 수단; 및
    - 2-페이즈 사이클 동안 수행되는 하나 이상의 변환들의 결과들과, 선행 사이클의 종료에서 랭크 (i-1) 의 변환 회로에서 사전에 누산된 결과를, 랭크 (i) 의 변환 회로에서 누산하는 수단을 더욱 포함하는, 시간 지연 및 전하 합산 이미지 센서.
  2. 제 1 항에 있어서,
    상기 화소는 일반적으로 정사각형 형상을 갖는 것을 특징으로 하는, 시간 지연 및 전하 합산 이미지 센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상부에 포함된 상기 전하들을 판독하기 위하여 상기 중앙 노드 또는 상기 다운스트림 노드를 서로 독립적으로 선택하기 위해 선택 수단이 제공되고,
    상기 제 1 페이즈의 종료에서, 상기 전하들이 상기 중앙 노드로 전송된 후, 이 노드 상의 상기 전하들이 랭크 (i) 의 화소와 연관된 랭크 (i) 의 변환 회로에서 변환되는 것을 특징으로 하는, 시간 지연 및 전하 합산 이미지 센서.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 중앙 노드 및 상기 다운스트림 노드는 전기적으로 공통 노드를 형성하도록 전도체에 의해 전기적으로 접속되고,
    상기 전기적으로 공통 노드 상에 포함된 전하들은 상기 제 1 페이즈의 종료에서가 아닌 상기 제 2 페이즈의 종료에서만 랭크 (i) 의 변환 회로에서 변환되는 것을 특징으로 하는, 시간 지연 및 전하 합산 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제 2 페이즈 동안이 아닌, 전하들이 상기 중앙 노드로 전송되기 전 상기 제 1 페이즈 동안, 상기 공통 노드를 리셋하기 위해서 상기 공통 노드를 리셋하는 수단이 제공되는 것을 특징으로 하는, 시간 지연 및 전하 합산 이미지 센서.
  6. 제 1 항에 있어서,
    상기 아날로그/디지털 변환 회로들은 각각 카운터를 포함하고,
    상기 카운터의 컨텐츠는 변환될 신호의 아날로그 값에 비례하여 증가되며, 랭크 (i) 의 화소에 대응하는 상기 카운터의 컨텐츠는, 동일한 사이클의 2 페이즈들 사이에서가 아닌 주기적인 2-페이즈 사이클의 시작에서, 다음 랭크 (i-1) 의 상기 변환 회로의 상기 카운터에 의해 누산된 결과인 값으로 설정되는 것을 특징으로 하는, 시간 지연 및 전하 합산 이미지 센서.
  7. 시간 지연 및 전하 합산 이미지 센서로서,
    상기 센서의 상기 전하 합산은, 상기 센서와 상기 이미지 사이의 상대적인 이동과 동기되고, 상기 센서는 피치 (D) 를 가지고 분포된 화소들의 N 개의 로우들을 포함하고,
    각각의 화소는 일반적으로 정사각형 형상이고, 상기 이미지의 전방에서 상기 센서의 이동 방향으로 연속적으로 배열된 P 개 (P 는 2 보다 큰 정수임) 의 포토다이오드들을 포함하고, 화소들의 주어진 컬럼에서 인접 화소들의 상기 포토다이오드들 사이 및 상기 화소의 포토다이오드들 사이에 전하 저장 노드들을 갖고, 그리고 상기 포토다이오드들과 상기 저장 노드들 사이에 전송 게이트들을 갖으며,
    상기 저장 노드들은 컬럼 전도체에 그리고 컬럼에 화소들이 있는 것만큼 많은 아날로그/디지털 변환 회로들에 가능한 접속되고,
    각각의 변환 회로는 각각의 페이즈에서 P-1 동시 아날로그/디지털 변환들을 수행하는 것이 가능하고, 이 변환들은 P-1 저장 노드들 상의 전하들에 대응하며,
    상기 전송 게이트들은 하나의 포토다이오드로부터의 전하들을, 상기 포토다이오드의 하류에 위치된 저장 노드로 또는 이미지가 거리 (D) 를 이동하는데 걸리는 시간에 대응하는 주기의 주기적인 사이클에서 상류에 위치된 노드로 전송하도록 제어되며,
    상기 사이클은 동등한 기간의 P 페이즈들을 포함하고,
    상기 게이트들의 제어는, 각각의 페이즈에서, 상기 포토다이오드들로부터 전하들을 수신하지 않는 저장 노드가 있도록, 그리고 상기 전하들을 수신하지 않는 저장 노드가 각각의 새로운 페이즈에서 순환적으로 치환되도록 하며,
    부가된 결과들이 P 페이즈들 동안 동일하지 않지만 P 페이즈들의 사이클 동안 동일한 이미지 부분을 보인 2 개의 인접 포토다이오드들로부터 매회 유래하는 방식으로, 다른 저장 노드들에 의해 수신된 전하들은 디지털화되고 이동과의 동기 시 N 개의 연속 주기들에 걸쳐서 그리고 주기의 다양한 페이즈들에 걸쳐 함께 부가되는, 시간 지연 및 전하 합산 이미지 센서.
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