JP5513732B2 - 照度センサ - Google Patents

Description

本発明は、周囲の明るさを検出する照度センサに関するものである。

従来より、照度センサを用いて周囲の明るさを検出し、その検出結果に応じて種々の制御を行う電子機器が実用されている。例えば、デジタルスチルカメラやデジタルビデオカメラに代表される撮像装置の分野では、照度センサの検出結果に応じて、露出制御やフラッシュ制御が行われる。また、液晶テレビや液晶モニタに代表される液晶表示装置の分野では、照度センサの検出結果に応じて、バックライトの輝度制御が行われる。

なお、上記に関連する従来技術の一例としては、本願出願人が開示・提案する特許文献１を挙げることができる。
特開２００２−１７６１９２号公報

ところで、従来の照度センサは、一般に、フォトダイオード等の光電変換素子を用いて周囲の明るさに応じた光電流を生成し、これをカレントミラーアンプで増幅することにより、所望の出力信号（出力電流）を生成する構成とされていた。

そのため、上記構成から成る照度センサにおいて、周囲の明るさに比例する出力信号を得るには、カレントミラーアンプのミラー比を常に一定に維持する必要があった。

しかしながら、カレントミラーアンプをバイポーラトランジスタで形成した場合には、光電流が大きくなるにつれて出力信号が頭打ちとなり、カレントミラーアンプのミラー比が所定の目標値からずれてしまうため、光電流が比較的小さい領域でしか出力信号の線形性を維持することができなかった。

一方、カレントミラーアンプをＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタで形成した場合には、光電流が小さくなるにつれて出力信号のばらつきが大きくなり、カレントミラーアンプのミラー比が所定の目標値からずれてしまうため、光電流が比較的大きい領域でしか出力信号の線形性を維持することができなかった。

本発明は、上記の問題点に鑑み、幅広い照度範囲で出力信号の線形性を良好に維持することが可能な照度センサを提供することを目的とする。

また、照度センサの分野においては、受光特性（分光感度）が異なる第１、第２の光電変換素子で各々生成される光電流の差分演算を行うことにより、目的とする波長のみを測定する技術が開発されている。

しかしながら、上記従来の照度センサは、常に一定の比率で光信号の差分演算を行う構成とされていたため、照度の測定対象となる光源の種類によっては、差分演算結果がマイナスとなって出力信号がゼロとなり、光源の照度を正確に測定することができない、という課題があった。

本発明は、上記の問題点に鑑み、光源の種類に依らず、一定の照度に対して一定の出力を行うことが可能な照度センサを提供することを目的とする。

上記目的を達成するために、本発明に係る照度センサは、周囲の明るさに応じた光電流を生成する受光部と、前記受光部で得られた光電流を増幅して出力信号を生成する電流増幅部と、を有して成る照度センサであって、前記電流増幅部は、バイポーラトランジスタで形成された第１カレントミラーアンプと、電界効果トランジスタで形成された第２カレントミラーアンプと、を並列に具備する電流増幅段と；前記電流増幅段への入力電流を監視し、その電流値に応じて、第１、第２カレントミラーアンプの切替制御を行う切替制御回路と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る照度センサにおいて、前記切替制御回路は、前記電流増幅段への入力電流を監視し、その電流値に応じた比率で、前記電流増幅段への入力電流を第１、第２カレントミラーアンプに分配供給することにより、第１、第２カレントミラーアンプの切替制御を行う構成（第２の構成）にするとよい。

また、上記第２の構成から成る照度センサにおいて、前記切替制御回路は、第１、第２カレントミラーアンプの切替制御に際して、各々に分配供給する入力電流を相補的に、かつ、緩やかに増減させる構成（第３の構成）にするとよい。

また、上記第３の構成から成る照度センサは、受光特性が異なる第１、第２の光電変換素子で各々生成される光電流の差分演算を行う受光ユニットを複数具備し、各々の差分演算結果を合算して出力信号を生成する照度センサであって、前記複数の受光ユニットは、互いに異なる比率で、前記光電流の差分演算を行う構成（第４の構成）とされている。

なお、第４の構成から成る照度センサにおいて、第１、第２の光電変換素子は、前記複数の受光ユニット毎に、互いの受光面積比が異なる値とされている構成（第５の構成）にするとよい。

また、第５の構成から成る照度センサにおいて、第１、第２の光電変換素子は、前記複数の受光ユニット毎の光学特性が同一となるように、チップの上面に配置されている構成（第６の構成）にするとよい。

また、第６の構成から成る照度センサにおいて、第１、第２の光電変換素子のうち、一部の光電変換素子は、前記複数の受光ユニット毎の光学特性が同一となるように、チップ上面の異なる位置に分割して配置されている構成（第７の構成）にするとよい。

また、第４〜第７いずれかの構成から成る照度センサは、第１、第２の光電変換素子の両端電位差を一定に維持するバイアス回路を有する構成（第８の構成）にするとよい。

本発明に係る照度センサであれば、幅広い照度範囲で出力信号の線形性を良好に維持することが可能となる。

また、本発明に係る照度センサであれば、光源の種類に依らず、一定の照度に対して一定の出力を行うことが可能となる。

図１は、本発明に係る半導体装置の一実施形態を示すブロック図である。

まず、本実施形態の半導体装置１０の概要について述べる。

図１に示す半導体装置１０は、電流出力のアナログ照度センサＩＣであり、例えば、液晶画面の輝度調整を行うための照度データを出力することができる。また、照度データに応じて、液晶ディスプレイやキーパッドの輝度を調整することによって、セットの低消費電力化や画面の視認性向上を実現することが可能となる。

次に、半導体装置１０の特長について述べる。

第１の特長は、小型面実装パッケージ（３．０［ｍｍ］×１．６［ｍｍ］）を採用している点である。第２の特長は、視感度に近い分光感度特性（ピーク感度波長：５６０［ｎｍ］（typ.））を有する点である。第３の特長は、明るさに比例した電流出力を行う点である。第４の特長は、駆動電圧２．４〜５．５［Ｖ］の広範囲で動作可能な点である。第５の特長は、シャットダウン機能を内蔵している点である。第６の特長は、電流出力ゲインを３段階に制御可能な点である。第７の特長は、１．８［Ｖ］ロジック入力インターフェイスに対応している点である。第８の特長は、感度ばらつきが小さい（±１５％）という点である。

なお、半導体装置１０は、携帯電話、液晶テレビ、プラズマテレビ、ノートパソコン、携帯ゲーム機、デジタルスチルカメラ、デジタルビデオカメラ、カーナビゲーション、ＰＤＡ［Personal Digital/Data Assistant］、液晶ディスプレイなどの電子機器に搭載され、周囲の照度を検出する手段として好適に用いることができる。

上記の特徴を有する本実施形態の半導体装置１０は、図１に示す通り、受光部１１と、電流増幅部１２と、ロジック部１３と、を集積化して成る。

受光部１１は、視感度に近い分光感度特性を示す受光手段であり、本実施形態では、複数のフォトダイオードを有して成る。

電流増幅部１２は、受光部１１で得られた光電流を増幅して出力信号を生成する手段であり、ロジック部１３の制御に応じて、そのゲインを３段階（Ｈ／Ｍ／Ｌ）に変更することが可能である。

ロジック部１３は、ＧＣ１端子及びＧＣ２端子の入力電圧に応じて、装置内部の動作モード（シャットダウンモード／Ｈゲインモード／Ｍゲインモード／Ｌゲインモード）を設定するための論理回路である。

また、本実施形態の半導体装置１０は、外部との電気的接続を確立する手段として、６本の外部端子（１ピン〜６ピン）を有して成る。

図２は、外部端子のピン番号、端子名、入出力等価回路、及び、機能を示した対応表である。

ＩＯＵＴ端子（１ピン）は、明るさに応じた検出電流を出力する端子であり、ＧＮＤとの間に外付けの抵抗ＲＬを接続して使用される（図１を参照）。なお、ＩＯＵＴ端子とＶＣＣ端子（３ピン）との間、及び、ＩＯＵＴ端子とＧＮＤ端子（２ピン）との間には、それぞれ静電保護用ダイオードが接続されている。

ＧＮＤ端子（２ピン）は、ＧＮＤ端子である。

ＶＣＣ端子（３ピン）は、電源電圧端子である。

ＮＣ端子（４ピン）は、通常時には用いられないノンコネクト端子であり、通常時にはオープン、若しくは、ＧＮＤと短絡しておくことが望ましい。

ＧＣ１端子（５ピン）及びＧＣ２端子（６ピン）は、１．８［Ｖ］ロジックインターフェイスに対応したモード設定端子であり、各々の信号経路には、静電保護用抵抗が接続されている。また、ＧＣ１端子及びＧＣ２端子とＶＣＣ端子との間、及び、ＧＣ１端子及びＧＣ２端子とＧＮＤ端子との間には、それぞれ静電保護用ダイオードが接続されている。

なお、半導体装置１０は、図３に示す小型面実装パッケージ（３．０［ｍｍ］×１．６［ｍｍ］）とされており、パッケージ上面の光学設計については、図４に示すように、パッケージ上面の中央部分に受光エリアＸ（０．２５［ｍｍ］×０．３［ｍｍ］）が設けられている。従って、少なくとも図４中の円形部分Ｙで示す範囲に光が当たるように、セット設計を行うことが望ましい。

図５は、上記構成から成る半導体装置１０の電気的特性を示す表である。なお、図６に示す電気的特性は、特に指定のない限り、ＶＣＣ＝３［Ｖ］、周囲温度Ｔａ＝２５［℃］での数値を示している。

次に、受光部１１の構成及び動作について詳細に説明する。

図６は、受光部１１の一構成例を示す回路図である。

図６に示す通り、本構成例の受光部１１は、フォトダイオードＰＤｖ１、ＰＤｖ２、ＰＤｖ３と、フォトダイオードＰＤｉｒ１、ＰＤｉｒ２、ＰＤｉｒ３と、ダイオードＤ１、Ｄ２と、定電流源Ｉ１、Ｉ２と、を有して成る。

フォトダイオードＰＤｖ１、ＰＤｖ２、ＰＤｖ３のカソードは、いずれも電源電圧ＶＣＣの印加端に接続されている。フォトダイオードＰＤｖ１、ＰＤｖ２、ＰＤｖ３のアノードは、それぞれ、トランジスタＱｖ１、Ｑｖ２、Ｑｖ３のエミッタに接続されている。トランジスタＱｖ１、Ｑｖ２、Ｑｖ３のコレクタは、それぞれ、トランジスタＱｉｒ１、Ｑｉｒ２、Ｑｉｒ３のコレクタに接続されている。トランジスタＱｉｒ１、Ｑｉｒ２、Ｑｉｒ３のエミッタは、それぞれ、フォトダイオードＰＤｉｒ１、ＰＤｉｒ２、ＰＤｉｒ３のカソードに接続されている。フォトダイオードＰＤｉｒ１、ＰＤｉｒ２、ＰＤｉｒ３のアノードは、いずれも接地端に接続されている。ダイオードＤ１のアノードは、電源電圧ＶＣＣの印加端に接続されている。ダイオードＤ１のカソードは、トランジスタＱｖ１、Ｑｖ２、Ｑｖ３のベースに接続される一方、定電流源Ｉ１を介して接地端にも接続されている。ダイオードＤ２のカソードは、接地端に接続されている。ダイオードＤ２のアノードは、トランジスタＱｉｒ１、Ｑｉｒ２、Ｑｉｒ３のベースに接続される一方、定電流源Ｉ２を介して電源電圧ＶＣＣの印加端にも接続されている。

フォトダイオードＰＤｖ１、ＰＤｖ２、ＰＤｖ３はいずれも、Ｐ型不純物拡散層（Ｌ／Ｉ層）と、その下層に形成されたＮ型不純物拡散層（Ｂ／Ｌ層）とのＰＮ接合から成り、そのピーク感度波長λｐ１は、約６００［ｎｍ］に設計されている。このように、半導体チップの浅い領域でＰＮ接合を形成することにより、可視光領域にピーク感度波長λｐ１を有する光電変換素子を形成することができる。

図７は、単位面積の可視光検出用フォトダイオードＰＤｖで生成される光電流の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

一方、フォトダイオードＰＤｉｒ１、ＰＤｉｒ２、ＰＤｉｒ３はいずれも、Ｎ型不純物拡散層（Ｂ／Ｌ層）と、Ｐ型基板（Ｐｓｕｂ）とのＰＮ接合から成り、そのピーク感度波長λｐ２は、約８６０［ｎｍ］に設計されている。このように、半導体チップの深い領域でＰＮ接合を形成することにより、赤外光領域にピーク感度波長λｐ２を有する光電変換素子を形成することができる。

図８は、単位面積の赤外光検出用フォトダイオードＰＤｉｒで生成される光電流の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

上記構成から成る受光部１１において、トランジスタＱｖ１のコレクタとトランジスタＱｉｒ１のコレクタとの接続ノードからは、フォトダイオードＰＤｖ１で生成される光電流ｉｖ１からフォトダイオードＰＤｉｒ１で生成される光電流ｉｉｒ１を差し引いた差分電流ｉａ１が引き出される。

すなわち、上記構成から成る受光部１１では、可視光検出用のフォトダイオードＰＤｖ１と赤外光検出用のフォトダイオードＰＤｉｒ１とを直列に接続することにより、各々生成される光電流ｉｖ１、ｉｉｒ１の差分演算を行う第１受光ユニットが形成されている。

なお、フォトダイオードＰＤｖ１、ＰＤｉｒ１は、図９で示す通り、互いの受光面積比が第１の比率（図９の例では、ＰＤｖ１：ＰＤｉｒ１＝２５．６：１１．７）となるように、チップ上面に配置されている。

図１０は、光電流ｉｖ１、光電流ｉｉｒ１、及び、差分電流ｉａ１の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

また、上記構成から成る受光部１１において、トランジスタＱｖ２のコレクタとトランジスタＱｉｒ２のコレクタとの接続ノードからは、フォトダイオードＰＤｖ２で生成される光電流ｉｖ２からフォトダイオードＰＤｉｒ２で生成される光電流ｉｉｒ２を差し引いた差分電流ｉａ２が引き出される。

すなわち、上記構成から成る受光部１１では、可視光検出用のフォトダイオードＰＤｖ２と赤外光検出用のフォトダイオードＰＤｉｒ２とを直列に接続することにより、各々生成される光電流ｉｖ２、ｉｉｒ２の差分演算を行う第２受光ユニットが形成されている。

なお、フォトダイオードＰＤｖ２、ＰＤｉｒ２は、図９で示す通り、互いの受光面積比が第２の比率（図９の例では、ＰＤｖ２：ＰＤｉｒ２＝２５．６：４．５）となるようにチップ上面に配置されている。このように、第２受光ユニットでは、第１受光ユニットに比べて、可視光成分から赤外光成分を差し引く際の減算比率が低減されている。

図１１は、光電流ｉｖ２、光電流ｉｉｒ２、及び、差分電流ｉａ２の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

また、上記構成から成る受光部１１において、トランジスタＱｖ３のコレクタとトランジスタＱｉｒ３のコレクタとの接続ノードからは、フォトダイオードＰＤｖ３で生成される光電流ｉｖ３からフォトダイオードＰＤｉｒ３で生成される光電流ｉｉｒ３を差し引いた差分電流ｉａ３が引き出される。

すなわち、上記構成から成る受光部１１では、可視光検出用のフォトダイオードＰＤｖ３と赤外光検出用のフォトダイオードＰＤｉｒ３とを直列に接続することにより、各々生成される光電流ｉｖ３、ｉｉｒ３の差分演算を行う第３受光ユニットが形成されている。

なお、フォトダイオードＰＤｖ３、ＰＤｉｒ３は、図９で示す通り、互いの受光面積比が第３の比率（図９の例では、ＰＤｖ２：ＰＤｉｒ２＝３０．５：１．７）となるようにチップ上面に配置されている。このように、第３受光ユニットでは、第２受光ユニットに比べて、可視光成分から赤外光成分を差し引く際の減算比率がさらに低減されている。

図１２は、光電流ｉｖ３、光電流ｉｉｒ３、及び、差分電流ｉａ３の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

受光部１１で得られた差分電流ｉａ１、ｉａ２、ｉａ３は、次段の電流増幅部１２で合算して増幅され、光源の明るさに応じた検出電流としてＩＯＵＴ端子から出力される。

上記したように、本実施形態の半導体装置１０は、可視光検出用のフォトダイオードＰＤｖ１〜ＰＤｖ３で各々生成される光電流ｉｖ１〜ｉｖ３と、赤外光検出用のフォトダイオードＰＤｉｒ１〜ＰＤｉｒ３で各々生成される光電流ｉｉｒ１〜ｉｉｒ３との差分演算を行う受光ユニットを複数具備し、各々の差分演算結果（差分電流ｉａ１、ｉａ２、ｉａ３）を合算して出力信号を生成する構成であって、上記複数の受光ユニットは、互いに異なる比率で、光電流の差分演算を行う構成とされている。

このような構成とすることにより、例えば、赤外光成分を多く含む光を照射するハロゲンランプを光源として用いた場合、第１受光ユニットでは、可視光成分から赤外光成分を差し引いた差分演算結果がマイナスとなって、差分電流ｉａ１がゼロとなってしまうが、赤外光成分の減算比率を第１受光ユニットよりも低減した第２受光ユニットや第３受光ユニットでは、差分演算結果がマイナスとならず、差分電流ｉａ２、ｉａ３が何らかの電流値を持って出力される。また、さらに多くの赤外光成分を含む光を照射する白熱灯を光源として用いた場合、第２受光ユニットの差分電流ｉａ２もゼロとなってしまうが、赤外光成分の減算比率を最も低減した第３受光ユニットの差分演算結果はマイナスとならず、差分電流ｉａ３が何らかの電流値を持って出力される。一方、赤外光成分をあまり含まない光を照射する蛍光灯や白色ＬＥＤを光源として用いた場合には、第１〜第３受光ユニットでの差分演算結果がいずれもプラスとなり、全ての差分電流ｉａ１〜ｉａ３が何らかの電流値を持って出力される。

すなわち、差分電流ｉａ１〜ｉａ３の合計電流（ｉａ１＋ｉａ２＋ｉａ３）に着目した場合、本実施形態の半導体装置１０は、光源の種類に応じて赤外光成分の減算比率を自動的に切り替えているように動作する。

従って、本実施形態の半導体装置１０であれば、第１〜第３受光ユニットの差分演算比率（本実施形態の例に即して言えば、フォトダイオードＰＤｖ１〜ＰＤｖ３とフォトダイオードＰＤｉｒ１〜ＰＤｉｒ３との受光面積比率）を適宜調整しておくことにより、光源の種類に依らず、一定の照度に対して一定の出力を行うことが可能となる。

図１３は、差分電流ｉａ１、ｉａ２、ｉａ３の合計電流（ｉａ１＋ｉａ２＋ｉａ３）の大きさを示す図であり、上から順に、蛍光灯、白熱灯、ハロゲンランプ、白色ＬＥＤを光源としたときの電流値（蛍光灯を光源としたときに単位面積の可視光検出用フォトダイオードＰＤｖで得られる光電流を１とした比率）が示されている。

図１３に示すように、本実施形態の半導体装置１０では、光源の種類に依らず、一定の照度に対して一定の出力が行われる。

なお、本実施形態の半導体装置１０において、フォトダイオードＰＤｖ１〜ＰＤｖ３、及び、フォトダイオードＰＤｉｒ１〜ＰＤｉｒ３は、第１〜第３受光ユニット毎に、互いの受光面積比が異なる値とされている。このような構成とすることにより、第１〜第３受光ユニットの差分演算比率を容易に調整することができる。

また、本実施形態の半導体装置１０において、フォトダイオードＰＤｖ１〜ＰＤｖ３、及び、フォトダイオードＰＤｉｒ１〜ＰＤｉｒ３は、第１〜第３受光ユニット毎の光学特性（指向性など）が同一となるように、チップの上面に配置されている（先出の図９を参照）。特に、一部のフォトダイオード（図９の例に即して言えば、面積比の大きいフォトダイオードＰＤｖ１、ＰＤｉｒ１、ＰＤｖ２、ＰＤｖ３）は、第１〜第３受光ユニット毎の光学特性（指向性など）が同一となるように、チップ上面の異なる位置に分割して配置されている。このような構成であれば、半導体装置１０に対していずれの方向から光が入射された場合であっても、正確な照度測定を行うことが可能となる。

また、本実施形態の半導体装置１０において、受光部１１は、フォトダイオードＰＤｖ１〜ＰＤｖ３の両端電位差を一定に維持する第１バイアス回路（ダイオードＤ１、トランジスタＱｖ１〜Ｑｖ３、及び、定電流源Ｉ１）と、フォトダイオードＰＤｉｒ１〜ＰＤｉｒ３の両端電位差を一定に維持する第２バイアス回路（ダイオードＤ２、トランジスタＱｉｒ１〜Ｑｉｒ３、及び、定電流源Ｉ２）と、を有して成る。このような構成であれば、フォトダイオードＰＤｖ１〜ＰＤｖ３、及び、フォトダイオードＰＤｉｒ１〜ＰＤｉｒ３の両端電位差をほぼゼロ値（ダイオードＤ１（Ｄ２）の順方向降下電圧とトランジスタＱｖ１〜Ｑｖ３（Ｑｉｒ１〜Ｑｉｒ３）のベース・エミッタ間電圧との差分値）に維持することができるので、半導体装置１０が高温になっても、フォトダイオードＰＤｖ１〜ＰＤｖ３、及び、フォトダイオードＰＤｉｒ１〜ＰＤｉｒ３のリーク電流を低減することが可能となる。

次に、電流増幅部１２の構成及び動作について詳細に説明する。

図１４は、電流増幅部１２の一構成例を示す回路図である。

図１４に示すように、本構成例の電流増幅部１２は、電流増幅段ＡＭＰ１〜ＡＭＰ４を有して成る。

電流増幅段ＡＭＰ１は、受光部１１から入力される差分電流ｉａ１、ｉａ２、ｉａ３を各々増幅し、これを合算して増幅電流ｉｂを生成する手段であり、ｎｐｎ型バイポーラトランジスタＱ１１〜Ｑ１６を有して成る。

トランジスタＱ１１のコレクタは、差分電流ｉａ１の入力端に接続されている。トランジスタＱ１１、Ｑ１２のベースは、いずれもトランジスタＱ１１のコレクタに接続されている。トランジスタＱ１１、Ｑ１２のエミッタは、いずれも接地端に接続されている。トランジスタＱ１１、Ｑ１２のエミッタ面積比は、１：１６とされている。すなわち、トランジスタＱ１１、Ｑ１２により、差分電流ｉａ１を１６倍に増幅して出力するカレントミラーアンプが形成されている。

トランジスタＱ１３のコレクタは、差分電流ｉａ２の入力端に接続されている。トランジスタＱ１３、Ｑ１４のベースは、いずれもトランジスタＱ１３のコレクタに接続されている。トランジスタＱ１３、Ｑ１４のエミッタは、いずれも接地端に接続されている。トランジスタＱ１３、Ｑ１４のエミッタ面積比は、１：１６とされている。すなわち、トランジスタＱ１３、Ｑ１４により、差分電流ｉａ２を１６倍に増幅して出力するカレントミラーアンプが形成されている。

トランジスタＱ１５のコレクタは、差分電流ｉａ３の入力端に接続されている。トランジスタＱ１５、Ｑ１６のベースは、いずれもトランジスタＱ１５のコレクタに接続されている。トランジスタＱ１５、Ｑ１６のエミッタは、いずれも接地端に接続されている。、トランジスタＱ１５、Ｑ１６のエミッタ面積比は、１：１６とされている。すなわち、トランジスタＱ１５、Ｑ１６により、差分電流ｉａ３を１６倍に増幅して出力するカレントミラーアンプが形成されている。

なお、トランジスタＱ１２、Ｑ１４、Ｑ１６のコレクタは、いずれも増幅電流ｉｂの出力端に接続されている。従って、増幅電流ｉｂは、上記３系統のカレントミラーアンプで各々得られるミラー電流の合計値（＝（ｉａ１＋ｉａ２＋ｉａ３）×１６）となる。

電流増幅段ＡＭＰ２は、電流増幅段ＡＭＰ１から入力される増幅電流ｉｂをさらに増幅して増幅電流ｉｃを生成する手段であり、ｐｎｐ型バイポーラトランジスタＱ２１〜Ｑ２３と、スイッチＳ２１、Ｓ２２と、を有して成る。

トランジスタＱ２１のコレクタは、増幅電流ｉｂの入力端（電流増幅段ＡＭＰ１の出力端）に接続されている。トランジスタＱ２１、Ｑ２２のエミッタは、いずれも電源ラインに接続されている。トランジスタＱ２３のエミッタは、スイッチＳ２２を介して電源ラインに接続されている。トランジスタＱ２１、Ｑ２２、Ｑ２３のベースは、いずれもトランジスタＱ２１のコレクタに接続される一方、スイッチＳ２１を介して電源ラインにも接続されている。トランジスタＱ２２、Ｑ２３のコレクタは、いずれも増幅電流ｉｃの出力端に接続されている。トランジスタＱ２１、Ｑ２２、Ｑ２３のエミッタ面積比は、１：１：９とされている。すなわち、トランジスタＱ２１、Ｑ２２、Ｑ２３により、増幅電流ｉｂを１倍或いは１０倍に増幅して出力するカレントミラーアンプが形成されている。

電流増幅段ＡＭＰ３は、電流増幅段ＡＭＰ２から入力される増幅電流ｉｃをさらに増幅して増幅電流ｉｄを生成する手段であり、ｎｐｎ型バイポーラトランジスタＱ３１〜Ｑ３４と、スイッチＳ３１、Ｓ３２と、を有して成る。

トランジスタＱ３１、Ｑ３３のコレクタは、増幅電流ｉｃの入力端（電流増幅段ＡＭＰ２の出力端）に接続されている。トランジスタＱ３１、Ｑ３２のエミッタは、いずれも接地端に接続されている。トランジスタＱ３３のエミッタは、スイッチＳ３１を介して接地端に接続されている。トランジスタＱ３１、Ｑ３２、Ｑ３３のベースは、いずれもトランジスタＱ３１のコレクタに接続される一方、スイッチＳ３２を介して接地端にも接続されている。トランジスタＱ３２のコレクタは、増幅電流ｉｄの出力端に接続されている。トランジスタＱ３４のコレクタは、切替制御回路ＳＷの増幅電流検出端に接続されている。トランジスタＱ３４のエミッタは、接地端に接続されている。トランジスタＱ３４のベースは、トランジスタＱ３１のベースに接続される一方、トランジスタＱ３４のコレクタにも接続されている。トランジスタＱ３３、Ｑ３１、Ｑ３２のエミッタ面積比は、９：１：α（ただし、α＝１２．２５〜２８であり、デフォルトでは、α＝１７．５）とされている。すなわち、トランジスタＱ３１、Ｑ３２、Ｑ３３により、増幅電流ｉｃをα倍或いはα／１０倍に増幅して出力するカレントミラーアンプが形成されている。

電流増幅段ＡＭＰ４は、電流増幅段ＡＭＰ３から入力される増幅電流ｉｄをさらに増幅して増幅電流ｉｅを生成する手段であり、ｐｎｐ型バイポーラトランジスタＱ４１、Ｑ４２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ４３、Ｑ４４と、スイッチＳ４１〜Ｓ４４と、を有して成る。

トランジスタＱ４１のコレクタは、スイッチＳ４１を介して増幅電流ｉｄの入力端（電流増幅段ＡＭＰ３の出力端）に接続されている。トランジスタＱ４１、Ｑ４２のエミッタは、いずれも電源ラインに接続されている。トランジスタＱ４１、Ｑ４２のベースは、いずれもトランジスタＱ４１のコレクタに接続される一方、スイッチＳ４２を介して電源ラインにも接続されている。トランジスタＱ４１、Ｑ４２のエミッタ面積比は、１：２３とされている。すなわち、トランジスタＱ４１、Ｑ４２により、増幅電流ｉｄを２３倍に増幅して出力する第１カレントミラーアンプが形成されている。

トランジスタＱ４３のドレインは、スイッチＳ４３を介して増幅電流ｉｄの入力端（電流増幅段ＡＭＰ３の出力端）に接続されている。トランジスタＱ４３、Ｑ４４のソースはいずれも電源ラインに接続されている。トランジスタＱ４３、Ｑ４４のゲートは、いずれもトランジスタＱ４３のドレインに接続される一方、スイッチＳ４４を介して電源ラインにも接続されている。トランジスタＱ４３、Ｑ４４のソース面積比は、１：２３とされている。すなわち、トランジスタＱ４３、Ｑ４４により、増幅電流ｉｄを２３倍に増幅して出力する第２カレントミラーアンプが形成されている。

なお、トランジスタＱ４２のコレクタとトランジスタＱ４４のドレインは、いずれもＩＯＵＴ端子に接続されている。従って、半導体装置１０の検出電流（増幅電流ｉｅ）は、上記した第１、第２カレントミラーアンプで各々得られるミラー電流の合計値となる。

次に、上記構成から成る電流増幅部１２のゲイン切替について詳細に説明する。

ロジック部１３は、ＧＣ１端子及びＧＣ２端子から、レベルシフタ回路ＬＳを介して入力される２ビットのゲインコントロール信号に基づいて、電流増幅部１２の動作モードを４通りに可変制御する機能を備えている。

図１５は、ＧＣ１端子及びＧＣ２端子を用いたモード設定の論理値表である。

ＧＣ１端子及びＧＣ２端子の入力電圧がいずれもローレベルであるときには、半導体装置１０がシャットダウンモードとなる。シャットダウンモードでは、スイッチＳ２１、Ｓ３２、Ｓ４２、Ｓ４４がオン状態とされ、電流増幅段ＡＭＰ２〜ＡＭＰ４のゲインがゼロとなるので、電流増幅部１２のトータルゲインもゼロとなる。ただし、シャットダウンモード時であっても、電流増幅段ＡＭＰ１のゲインは１６倍に固定されている。このような構成であれば、シャットダウンモードからの起動時間（ウェイクアップタイム）を短縮することが可能となる。ただし、シャットダウンモード時の消費電流低減を優先するのであれば、電流増幅段ＡＭＰ１のゲインを低減しても構わない。

ＧＣ２端子の入力電圧がローレベルで、ＧＣ１端子の入力電圧がハイレベルであるときには、半導体装置１０がＨゲインモードとなる。Ｈゲインモードでは、スイッチＳ２２がオン状態とされて、電流増幅段ＡＭＰ２のゲインが１０倍に設定される。また、スイッチＳ３１がオフ状態とされて、電流増幅段ＡＭＰ３のゲインが１７．５倍（デフォルト）に設定される。従って、電流増幅部１２のトータルゲインは、６４４００倍となる。

ＧＣ２端子の入力電圧がハイレベルで、ＧＣ１端子の入力電圧がローレベルであるときには、半導体装置１０がＭゲインモードとなる。Ｍゲインモードでは、スイッチＳ２２がオフ状態とされて、電流増幅段ＡＭＰ２のゲインが１倍に設定される。また、スイッチＳ３１がオフ状態とされて、電流増幅段ＡＭＰ３のゲインが１７．５倍（デフォルト）に設定される。従って、電流増幅部１２のトータルゲインは、６４４０倍となる。

ＧＣ１端子及びＧＣ２端子の入力電圧がいずれもハイレベルであるときには、半導体装置１０がＬゲインモードとなる。Ｌゲインモードでは、スイッチＳ２２がオフ状態とされて、電流増幅段ＡＭＰ２のゲインが１倍に設定される。また、スイッチＳ３１がオン状態とされて、電流増幅段ＡＭＰ３のゲインが１．７５倍（デフォルト）に設定される。従って、電流増幅部１２のトータルゲインは、６４４倍となる。

このように、ＧＣ１端子及びＧＣ２端子を用いて、３段階のゲイン切替制御を行うことにより、低照度から高照度まで幅広い入力ダイナミックレンジで、線形性の高い検出動作を行うことが可能となる。

図１６は、電流増幅段ＡＭＰ３の一変形例を示す回路図である。

本変形例の電流増幅段ＡＭＰ３は、先出のトランジスタＱ３１、Ｑ３２、Ｑ３３のほかに、ｎｐｎ型バイポーラトランジスタＱ３５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１〜Ｎ３４と、スイッチＳ３３、Ｓ３４と、を有して成る。

トランジスタＱ３１、Ｑ３２、Ｑ３５のエミッタはいずれも接地端に接続されている。トランジスタＱ３３のエミッタは、スイッチＳ３３の共通端に接続されている。スイッチＳ３３の第１選択端は、トランジスタＱ３３のベースに接続されている。スイッチＳ３３の第２選択端は、接地端に接続されている。トランジスタＱ３１、Ｑ３２、Ｑ３３、Ｑ３５のベースは、いずれもトランジスタＱ３５のコレクタに接続されている。トランジスタＱ３１のコレクタは、トランジスタＮ３１のソースに接続されている。トランジスタＱ３２のコレクタは、トランジスタＮ３３のソースに接続されている。トランジスタＱ３３のコレクタは、トランジスタＮ３４のソースに接続されている。トランジスタＱ３５のコレクタは、トランジスタＮ３２のソースに接続されている。トランジスタＮ３１〜Ｎ３４のゲートは、いずれもトランジスタＮ３１のドレインに接続されている。トランジスタＮ３１のドレインは、増幅電流ｉｃの入力端に接続されている。トランジスタＮ３２のドレインは、電源ラインに接続されている。トランジスタＮ３３のドレインは、増幅電流ｉｄの出力端に接続されている。トランジスタＮ３４のドレインは、スイッチＳ３４の共通端に接続されている。スイッチＳ３４の第１選択端は、電源ラインに接続されている。スイッチＳ３４の第２選択端は、トランジスタＮ３１のドレインに接続されている。

上記構成から成る電流増幅段ＡＭＰ３において、半導体装置１０が先述のＨゲインモード或いはＭゲインモードであるときには、スイッチＳ３３、Ｓ３４の共通端と第１選択端が導通され、カレントミラーアンプのミラー比が８：β（ただし、β＝９８〜２２４であり、デフォルトでは、β＝１４０）に設定される。このとき、トランジスタＱ３３のコレクタは、電流増幅段ＡＭＰ３から回路的に切り離される。一方、半導体装置１０が先述のＬゲインモードであるときには、スイッチＳ３３、Ｓ３４の共通端と第２選択端が導通され、カレントミラーアンプのミラー比が８０：βに設定される。

また、本変形例の電流増幅段ＡＭＰ３では、カレントミラーアンプがカスコード接続とされているので、増幅電流ｉｄの電源電圧依存性を低減することが可能となる。

次に、レベルシフタ回路ＬＳの構成及び動作について詳細に説明する。

図１７は、レベルシフタ回路ＬＳの一構成例を示す回路図である。

図１７に示すように、本構成例のレベルシフタ回路ＬＳは、ＧＣ１端子及びＧＣ２端子に入力される２ビットのゲインコントロール信号のレベルシフトを行い、各々をロジック部１３に正転出力する手段であり、インバータＩＮＶ１〜ＩＮＶ４を有して成る。

インバータＩＮＶ１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１ａ、Ｎ１ｂと、抵抗Ｒ１と、を有して成る。インバータＩＮＶ２は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２と、を有して成る。

トランジスタＰ１のソースは、電源ラインに接続されている。トランジスタＰ１のドレインは、抵抗Ｒ１を介して、トランジスタＮ１ａのドレインに接続されている。トランジスタＮ１ａのソースは、トランジスタＮ１ｂのドレインに接続されている。トランジスタＮ１ｂのソースは、接地端に接続されている。トランジスタＰ１、Ｎ１ａ、Ｎ１ｂのゲートはいずれも、静電保護用抵抗Ｒｅｓｄ１を介して、ＧＣ１端子に接続されている。トランジスタＰ２のソースは、電源ラインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ２、Ｎ２のゲートは、いずれもトランジスタＮ１ａのドレインに接続されている。トランジスタＰ２、Ｎ２のドレインは、いずれもゲインコントロール信号の正転出力端ＧＣ１Ａとして、ロジック部１３（不図示）の信号入力端に接続されている。

従って、ＧＣ１端子から静電保護用抵抗Ｒｅｓｄ１を介して入力されるゲインコントロール信号は、インバータＩＮＶ１、ＩＮＶ２を介してレベルシフトされた後、正転出力端ＧＣ１Ａからロジック部１３に出力される。

インバータＩＮＶ３、ＩＮＶ４についても、上記と同様の構成から成り、ＧＣ２端子から静電保護用抵抗Ｒｅｓｄ２を介して入力されるゲインコントロール信号は、インバータＩＮＶ３、ＩＮＶ４を介してレベルシフトされた後、正転出力端ＧＣ２Ａからロジック部１３に出力される。

なお、半導体装置１０では、ＧＣ１端子及びＧＣ２端子に入力されるゲインコントロール信号のハイレベル電圧として１．８［Ｖ］が想定されており、電源電圧ＶＣＣの入力範囲としては、２．４〜３．６［Ｖ］が設定されている（先出の図５を参照）。

ここで、ゲインコントロール信号がハイレベルとされたときには、インバータＩＮＶ１を形成するトランジスタＰ１をオフし、トランジスタＮ１ａ、Ｎ１ｂをオンすることで、次段のインバータＩＮＶ２にローレベルの信号を伝達する必要がある。

しかしながら、電源電圧ＶＣＣとして３．６［Ｖ］が入力されている場合には、ゲインコントロール信号がハイレベル（１．８［Ｖ］）とされたときでも、トランジスタＰ１のゲート・ソース間電圧が１．８［Ｖ］となるため、トランジスタＰ１を完全にオフすることができず、トランジスタＰ１、Ｎ１ａ、Ｎ１ｂを介して貫通電流が流れる形となる。

そこで、本構成例のレベルシフタ回路ＬＳは、トランジスタＰ１のオン抵抗を高くするように素子設計（例えば、チャネル幅Ｗ／チャネル長Ｌ＝３／３００）を行うとともに、トランジスタＰ１のドレインとトランジスタＮ１ａのドレインとの間に、電流制限用の抵抗Ｒ１を挿入した構成（抵抗型レベルシフタ）とされている。

このような構成とすることにより、トランジスタＰ１を完全にオフさせることができない場合でも、トランジスタＰ１、Ｎ１ａ、Ｎ１ｂを介して流れる貫通電流を低減し、次段のインバータＩＮＶ２にローレベルの信号を伝達することが可能となる。

なお、トランジスタＰ１のオン抵抗については、ゲインコントロール信号のハイレベル電圧がさらに低下した場合や、電源電圧ＶＣＣがさらに上昇した場合でも、トランジスタＰ１のリーク電流を充分に低減し得るように、適切な素子設計を行うことが望ましい。

また、上記構成から成るレベルシフタ回路ＬＳの論理反転スレッショルド電圧は、トランジスタＮ１ａ、Ｎ１ｂのオンスレッショルド電圧Ｖｔｈで決まるが、この論理反転スレッショルド電圧は高い方がよい。そのため、トランジスタＮ１ａ、Ｎ１ｂとしては、よりオンスレッショルド電圧Ｖｔｈの高い高耐圧素子（ＨＶ系）を用いることが望ましい。

次に、電流増幅段ＡＭＰ３のゲイン微調整（トランジスタＱ３２のレーザリペアトリミング）について詳細に説明する。

図１８は、トランジスタＱ３２の一構成例を示す回路図である。

図１８に示すように、電流増幅段ＡＭＰ３のカレントミラーアンプを形成するトランジスタＱ３２は、７つのｎｐｎ型バイポーラトランジスタＱａ、Ｑｂ、Ｑｃ、Ｑｄ、Ｑｅ、Ｑｆ、Ｑｘと、６つのスイッチＳａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅ、Ｓｆと、を有して成る。

トランジスタＱａ〜Ｑｆ、Ｑｘのコレクタは、いずれもトランジスタＮ３３のソースに接続されている。トランジスタＱａ〜Ｑｆ、Ｑｘのベースは、いずれもトランジスタＱ３１のベースに接続されている。トランジスタＱａ〜Ｑｆのエミッタは、それぞれ、スイッチＳａ〜Ｓｆを介して、接地端に接続されている。トランジスタＱｘのエミッタは、直接接地端に接続されている。トランジスタＱａ〜Ｑｆ、Ｑｘのエミッタ面積比は、２：４：８：１６：３２：６４：９８とされている。

ヒューズ回路ＦＳは、６ビットのヒューズ（不図示）がレーザリペアトリミングによって溶断されているか否かに応じて、スイッチＳａ〜Ｓｆのオン／オフ制御を行い、延いては、トランジスタＱ３２のエミッタ面積の微調整を行う。なお、いずれのヒューズも溶断されていないデフォルト状態では、スイッチＳａ、Ｓｃ、Ｓｅがオンとされ、スイッチＳｂ、Ｓｄ、Ｓｆがオフとされる。従って、デフォルト状態におけるトランジスタＱ３１、Ｑ３２のエミッタ面積比は、８：１４０（＝１：１７．５）となる。

また、電流増幅段ＡＭＰ３の入力端には、ゲイン調整の評価に際して試験電流を流すためのパッドＴ１が設けられている。すなわち、電流増幅段ＡＭＰ３のゲイン調整を行う際には、まず、パッドＴ１から試験電流を与えて、ＩＯＵＴ端子に現れる出力電流をモニタして目標値からのずれを測定し、そのずれを最小限とするように、ヒューズ回路ＦＳのレーザリペアトリミングを行えばよい。

上記したように、本実施形態の半導体装置１０であれば、電流増幅段ＡＭＰ３のゲインをレーザリペアトリミングによって微調整することができるので、照度に対する感度ばらつきを大幅に低減（素子：±２０％→±２％、トータル：±３５％→±１５％）することが可能となる。

なお、パッドＴ１は、半導体装置１０のパッケージング後には、装置外部に現れない内部パッドであり、ウェハレベル（未パッケージ段階）でのゲイン調整時のみ用いられる。このような構成とすることにより、半導体装置１０の完成品については、不要なピン数の増大を招かずに済む。

また、本構成例では、スイッチＳａ〜Ｓｆのオン／オフ制御に用いる６ビット信号の保持機構として、ヒューズ回路ＦＳを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、不揮発性メモリを用いても構わない。

次に、電流増幅段ＡＭＰ４におけるカレントミラーアンプの切替制御について、先出の図１４を参照しながら、詳細に説明する。

先述した通り、電流増幅段ＡＭＰ４は、ｐｎｐ型バイポーラトランジスタＱ４１、Ｑ４２で形成された第１カレントミラーアンプと、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ４３、Ｑ４４で形成された第２カレントミラーアンプと、を並列に具備して成り、切替制御回路ＳＷは、電流増幅段ＡＭＰ４に入力される増幅電流ｉｄ（図１４の例に即して言えば、増幅電流ｉｄと同等の挙動を示すモニタ電流ｉｍ）を監視し、その電流値に応じて第１、第２カレントミラーアンプの切替制御を行う構成とされている。

なお、本実施形態の半導体装置１０において、切替制御回路ＳＷは、モニタ電流ｉｍの電流値に応じた比率で、電流増幅段ＡＭＰ４に入力される増幅電流ｉｄを第１、第２カレントミラーアンプに分配供給することにより、第１、第２カレントミラーアンプの切替制御を行う構成とされている。より具体的に述べると、切替制御回路ＳＷは、モニタ電流ｉｍの電流値が小さければ、入力電流が比較的小さい領域で出力電流の線形性が高くなる第１カレントミラーアンプに対して、より多くの増幅電流ｉｄを分配供給し、逆に、モニタ電流ｉｍの電流値が大きければ、入力電流が比較的大きい領域で出力電流の線形性が高くなる第２カレントミラーアンプに対して、より多くの増幅電流ｉｄを分配供給する。

このような構成とすることにより、電流増幅段ＡＭＰ４全体として見れば、そのゲイン（カレントミラーアンプのミラー比）を常に所望値に維持することができるので、幅広い照度範囲で出力信号の線形性を良好に維持することが可能となる。

特に、切替制御回路ＳＷは、図１９に示すように、第１、第２カレントミラーアンプの切替制御に際して、各々に分配供給する入力電流を相補的に、かつ、緩やかに増減させる構成とされている。このような構成とすることにより、カレントミラーアンプの切替制御に伴うノイズの発生を防止することが可能となる。

ただし、第１、第２カレントミラーアンプの切替制御に関しては、上記の手法に限定されるものではなく、モニタ電流ｉｍの電流値が所定の閾値に達しているか否かに応じて、ロジック的に増幅電流ｉｄの供給経路を切り替える構成としても構わない。

次に、半導体装置１０の出力飽和リミッタ機能について説明する。

図２０Ａは、出力飽和リミッタ回路の一構成例を示す回路図である。

図２０Ａに示す通り、本実施形態の電流増幅部１２は、ＩＯＵＴ端子と電流増幅段ＡＭＰ２の入力端（増幅電流ｉｂの入力端）との間に、出力飽和リミッタ回路ＬＭを有して成る。出力飽和リミッタ回路ＬＭは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５１と、抵抗Ｒ５１と、を有して成る。トランジスタＰ５１のソースは、抵抗Ｒ５１を介してＩＯＵＴ端子に接続されている。トランジスタＰ５１のドレイン及びゲートは、いずれも電流増幅段ＡＭＰ２の入力端（増幅電流ｉｂの入力端）に接続されている。

上記構成から成る電流増幅部１２において、増幅電流ｉｅが過大となり、Ａ点電圧ＶＡがＢ点電圧ＶＢよりも所定値（トランジスタＰ５１のゲート・ソース間降下電圧Ｖｇｓ＋抵抗Ｒ５１の降下電圧）だけ高くなると、出力飽和リミッタ回路ＬＭを介して、ＩＯＵＴ端子から電流増幅段ＡＭＰ２の入力端に電流が流れ込む。すなわち、増幅電流ｉｂは、電流増幅段ＡＭＰ２の入力端とＩＯＵＴ端子の双方から引き込まれる形となるので、電流増幅段ＡＭＰ２に入力される増幅電流ｉｂの分配量が減少する。その結果、電流増幅段ＡＭＰ２、ＡＭＰ３で各々生成される増幅電流ｉｃ、ｉｄがいずれも減少するので、電流増幅段ＡＭＰ４で生成される増幅電流ｉｅが減少する。このような帰還が掛かることにより、トランジスタＱ４２のコレクタ電圧は、所定の上限値にリミットされるので、トランジスタＱ４２が飽和に至ることはなく、出力飽和時の不要な電流増加（電源ラインからチップ基板に流れるリーク電流）を防止することが可能となる。

なお、出力飽和リミッタ回路ＬＭは、図２０Ｂで示すように、ＩＯＵＴ端子と電流増幅段ＡＭＰ４の入力端（増幅電流ｉｄの入力端）との間に挿入しても構わない。このような構成とすることにより、出力の発振を招きにくくなるので、安定した電流増幅を行うことが可能となる。ただし、出力飽和リミッタ回路ＬＭに流れる電流を極力小さく抑えるためには、上記のように、ＩＯＵＴ端子と電流増幅段ＡＭＰ２の入力端（増幅電流ｉｂの入力端）との間に、出力飽和リミッタ回路ＬＭを挿入する方が望ましい。また、出力飽和リミッタ回路ＬＭを形成するトランジスタとしては、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５１に代えて、ｐｎｐ型バイポーラトランジスタを用いても構わない。また、出力飽和時の不要な電流増加防止よりも、出力の発振回避を優先するのであれば、図２０Ｃで示すように、出力飽和リミッタ回路ＬＭを取り除いても構わない。

次に、検出電流の電源電圧依存性を改善するための技術について、詳細に説明する。

半導体装置１０の電源入力範囲は、２．４〜５．５［Ｖ］と広く設定されているため、ＩＯＵＴ端子から出力される検出電流（増幅電流ｉｅ）については、その電源電圧依存性をできる限り小さく抑えることが望ましい。

そこで、本実施形態の半導体装置１０では、電流増幅部１２を形成する電流増幅段ＡＭＰ１〜ＡＭＰ４のカレントミラーアンプをいずれもカスコード接続としている。

なお、先出の図２０Ａ〜図２０Ｃでは、電流増幅段ＡＭＰ２、ＡＭＰ３、ＡＭＰ４のカレントミラーアンプを各々カスコード接続とした回路例が示されている。

電流増幅段ＡＭＰ２は、トランジスタＱ２１、Ｑ２２のほかに、ｐｎｐ型バイポーラトランジスタＱ２４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１〜Ｐ２３とを有して成る。トランジスタＱ２１、Ｑ２２、Ｑ２４のエミッタは、いずれも電源ラインに接続されている。トランジスタＱ２１、Ｑ２２、Ｑ２４のベースは、いずれもトランジスタＱ２４のコレクタに接続されている。トランジスタＱ２１のコレクタは、トランジスタＰ２１のソースに接続されている。トランジスタＱ２２のコレクタは、トランジスタＰ２３のソースに接続されている。トランジスタＱ２４のコレクタは、トランジスタＰ２２のソースに接続されている。トランジスタＰ２１〜Ｐ２３のゲートは、いずれもトランジスタＰ２１のドレインに接続されている。トランジスタＰ２１のドレインは、増幅電流ｉｂの入力端に接続されている。トランジスタＰ２２のドレインは、接地端に接続されている。トランジスタＰ２３のドレインは、増幅電流ｉｃの出力端に接続されている。

電流増幅段ＡＭＰ３は、トランジスタＱ３１、Ｑ３２のほかに、ｎｐｎ型バイポーラトランジスタＱ３５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１〜Ｎ３３とを有して成る。なお、各素子の接続関係については、先出の図１６でも述べた通りであるため、重複した説明は割愛する。また、図示されていない電流増幅段ＡＭＰ１の各カレントミラーアンプについても、電流増幅段ＡＭＰ３と同様の構成とすればよい。

電流増幅段ＡＭＰ４の第１カレントミラーアンプは、トランジスタＱ４１、Ｑ４２のほかに、ｐｎｐ型バイポーラトランジスタＱ４５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４１〜Ｐ４３と、を有して成る。トランジスタＱ４１、Ｑ４２、Ｑ４５のエミッタは、いずれも電源ラインに接続されている。トランジスタＱ４１、Ｑ４２、Ｑ４５のベースは、いずれもトランジスタＱ４５のコレクタに接続されている。トランジスタＱ４１のコレクタは、トランジスタＰ４１のソースに接続されている。トランジスタＱ４２のコレクタは、トランジスタＰ４３のソースに接続されている。トランジスタＱ４５のコレクタは、トランジスタＰ４２のソースに接続されている。トランジスタＰ４１〜Ｐ４３のゲートは、いずれもトランジスタＰ４１のドレインに接続されている。トランジスタＰ４１のドレインは、増幅電流ｉｄの入力端に接続されている。トランジスタＰ４２のドレインは接地端に接続されている。トランジスタＰ４３のドレインは、増幅電流ｉｅの出力端（ＩＯＵＴ端子）に接続されている。なお、図示されていない電流増幅段ＡＭＰ４の第２カレントミラーアンプについても、第１カレントミラーアンプと同様の構成とすればよい。

このようなカスコード型のカレントミラーアンプを採用することにより、電流増幅段ＡＭＰ１〜ＡＭＰ４で各々生成される増幅電流ｉｂ〜ｉｅの電源電圧依存性を改善することができるので、最終的にＩＯＵＴ端子から出力される検出電流（増幅電流ｉｅ）の電源電圧依存性を３％／Ｖ程度まで低減することが可能となる。

次に、半導体装置１０に集積化されたバイポーラトランジスタの光補正について、詳細な説明を行う。

図２１は、バイポーラトランジスタの光電流補正を説明するための回路図である。

半導体装置１０のチップ上面は、受光部１１の受光エリアを除いてアルミニウムで遮光されているが、半導体装置１０のチップ側面は、ダイシング時の断面がむき出しとなっており、特段の遮光処理が施されていない。そのため、チップ側面からの入射光（特に赤外光）がｐｎｐ型バイポーラトランジスタのベースとチップ基板との間、並びに、ｎｐｎ型バイポーラトランジスタのコレクタとチップ基板との間に各々付随する寄生フォトダイオードによって受光され、電流増幅部１２のゲイン（延いては照度検出精度）に悪影響を及ぼすおそれがある。

そこで、本実施形態の半導体装置１０では、寄生フォトダイオードに流れる電流分を補填する光電流補正回路ＣＬを追加するとともに、バイポーラトランジスタの素子レイアウトに工夫を凝らすことで、回路動作の安定化が図られている。

まず、ｐｎｐ型バイポーラトランジスタの光電流補正について、電流増幅段ＡＭＰ２を例に挙げて詳細に説明する。

先述したように、ｐｎｐ型バイポーラトランジスタについては、ベースとチップ基板との間に寄生フォトダイオードが付随する。図２１の例では、トランジスタＱ２１〜Ｑ２４の共通ベースとチップ基板との間に寄生フォトダイオードが付随しており、これにチップ側面からの入射光が当たると、トランジスタＱ２１〜Ｑ２４の総エミッタ面積に比例した光電流（４５×ｉｐｄ）が流れる。

そこで、光電流補正回路ＣＬ１は、トランジスタＱ２１〜Ｑ２４の共通ベースに対して上記の光電流より大きい補填電流を流し込み、寄生フォトダイオードに流れる光電流をキャンセルする構成とされている。具体的に述べると、光電流補正回路ＣＬ１は、ｐｎｐ型バイポーラトランジスタＱ６１〜Ｑ６３を有して成る。トランジスタＱ６１、Ｑ６２のエミッタは、電源ラインに接続されている。トランジスタＱ６３のエミッタは、トランジスタＱ６３のコレクタに接続されている。トランジスタＱ６１のコレクタは、トランジスタＱ２１〜Ｑ２４の共通ベースに接続されている。トランジスタＱ６１〜Ｑ６３のベースはいずれも、トランジスタＱ６２のコレクタに接続されている。トランジスタＱ６１、Ｑ６２、Ｑ６３のエミッタ面積比は、６：１：１とされている。

上記構成から成る光電流補正回路ＣＬ１では、トランジスタＱ６１〜Ｑ６３の共通ベースとチップ基板との間に寄生フォトダイオードが付随しており、これにチップ側面からの入射光が当たると、トランジスタＱ６１〜Ｑ６３の総エミッタ面積に比例した光電流（８×ｉｐｄ）が流れる。この光電流は、トランジスタＱ６１、Ｑ６２から成るカレントミラーアンプによって６倍に増幅され、補填電流（４８×ｉｐｄ）としてトランジスタＱ２１〜Ｑ２４の共通ベースに流し込まれる。従って、トランジスタＱ２１〜Ｑ２４の共通ベースとチップ基板との間に付随する寄生フォトダイオードに流れる光電流（４５×ｉｐｄ）を補填電流（４８×ｉｐｄ）によって相殺することができるので、電流増幅部１２のゲイン（延いては、周囲照度の検出精度）を安定に維持することが可能となる。

なお、上記構成から成る光電流補正回路ＣＬ１では、相殺すべき光電流よりも大きい補填電流を流しているが、その余剰分については、カスコード接続されたトランジスタＱ２４を介して接地端に流すことができるので、回路動作に支障が生じることはない。

次に、ｎｐｎ型バイポーラトランジスタの光電流補正について、電流増幅段ＡＭＰ３を例に挙げて詳細に説明する。

先述したように、ｎｐｎ型バイポーラトランジスタについては、コレクタとチップ基板との間に寄生フォトダイオードが付随する。図２１の例では、トランジスタＱ３１、Ｑ３２のコレクタとチップ基板との間に各々寄生フォトダイオードが付随しており、これらにチップ側面からの入射光が当たると、トランジスタＱ３１、Ｑ３２の各コレクタ面積に比例した光電流が流れる。

ここで、ｎｐｎ型バイポーラトランジスタから成るカレントミラーアンプにおいて、トランジスタＱ３１、Ｑ３２のエミッタ面積比とコレクタ面積比が互いに一致している場合には、下記の（１）式で示すように、特段の光補正回路を設けなくても、増幅電流ｉｃをミラー増幅して増幅電流ｉｄを生成する過程の中で、寄生フォトダイオードの光電流（８×ｉｐｄ、１００×ｉｐｄ）は、互いにキャンセルされる。

ｉｄ＝｛ｉｃ−（８×ｉｐｄ）｝×１００／８＋（１００×ｉｐｄ）
＝１００／８×ｉｃ … （１）

一方、トランジスタＱ３１、Ｑ３２のエミッタ面積比とコレクタ面積比が互いに一致していない場合には、電流増幅段ＡＭＰ３にも、光電流補正回路ＣＬ２を設ける必要が生じる。例えば、トランジスタＱ３１、Ｑ３２のエミッタ面積比が１：１０で、コレクタ面積比が１：１の場合、何ら光電流補正を施さなければ、増幅電流ｉｄは、下記の（２）式となり、本来生成するべき電流値を得ることができなくなる。

ｉｄ＝｛ｉｃ−（１×ｉｐｄ）｝×１０＋（１×ｉｐｄ）
＝１０×ｉｃ−９×ｉｐｄ … （２）

そこで、図２２に示すように、ダミーのｎｐｎ型バイポーラトランジスタＱ６４から成る光電流補正回路ＣＬ２を設けて、トランジスタＱ３２のコレクタから補填電流（９×ｉｐｄ）を引き込むことにより、光電流のずれ分（９×ｉｐｄ）を補填電流（９×ｉｐｄ）によって相殺することができるので、電流増幅部１２のゲイン（延いては、周囲照度の検出精度）を安定に維持することが可能となる。

なお、半導体装置１０の作り込みに際しては、電流増幅段ＡＭＰ１〜ＡＭＰ４を形成するバイポーラトランジスタと、光電流補正回路ＣＬ１、ＣＬ２を形成するバイポーラトランジスタの両方に対して、チップ側面からの入射光が均一に照射されるように、レイアウト的に配慮を行うことが必要である。

例えば、１単位のエミッタ面積を有するバイポーラトランジスタをｎ個並べることで、ｎ単位のエミッタ面積を有するバイポーラトランジスタを形成する場合には、図２３で模式的に示したように、電流増幅段ＡＭＰ１〜ＡＭＰ４を形成するバイポーラトランジスタ（図中では白丸で描写）と、光電流補正回路ＣＬ１、ＣＬ２を形成するバイポーラトランジスタ（図中では黒丸で描写）を所定の素子配置エリア内で均一に分散して配置することにより、半導体装置１０に対して、いずれの方向から光が入射された場合でも、寄生フォトダイオードに流れる電流を均一化することができ、延いては、上記した光電流補正の効果を高めることが可能となる。

次に、ＭＯＳ電界効果トランジスタ及び静電保護素子の高耐圧化について説明する。

電源電圧ＶＣＣの５．５［Ｖ］入力に対応するため、半導体装置１０では、装置に集積化される全てのＭＯＳ電界効果トランジスタ（ロジック部１２、レベルシフタ回路ＬＳ、フューズ回路ＦＳ、電流増幅段ＡＭＰ１〜ＡＭＰ４を形成するＭＯＳ電界効果トランジスタ及びスイッチなど）を高耐圧化（ＨＶ化）している。なお、これらの素子の高耐圧化については、Ｐ形不純物拡散領域とＮ型不純物拡散領域との距離や、素子とアイソレーション層との距離を大きく設計することにより、比較的容易に実現することができる。

また、半導体装置１０では、ＭＯＳ電界効果トランジスタの高耐圧化に伴い、静電保護素子についても、高耐圧素子（シュリンク版）を用いている。

また、その他のレイアウトに関して、半導体装置１０では、従来サイズのチップ基板に上記で説明した追加の回路群を集積化するため、レーザーリペアアライメントマークやマスクバージョンのシュリンク、ロケットマークの削減などを行っている。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

なお、本発明に係る照度センサは、携帯電話、液晶テレビ、プラズマテレビ、ノートパソコン、携帯ゲーム機、デジタルスチルカメラ、デジタルビデオカメラ、カーナビゲーション、ＰＤＡ、液晶ディスプレイなどの電子機器に搭載され、周囲の照度を検出する手段として好適に用いることができる。

は、本発明に係る半導体装置の一実施形態を示すブロック図である。 は、外部端子のピン番号、端子名、入出力等価回路、及び、機能を示した対応表である。 は、半導体装置１０の外形寸法図である。 は、パッケージ上面の光学設計を説明するための図である。 は、半導体装置１０の電気的特性を示す表である。 は、受光部１１の一構成例を示す回路図である。 は、単位面積の可視光検出用フォトダイオードＰＤｖで生成される光電流の大きさを示す図である。 は、単位面積の赤外光検出用フォトダイオードＰＤｉｒで生成される光電流の大きさを示す図である。 は、フォトダイオードの一配置例を示す模式図である。 は、光電流ｉｖ１、光電流ｉｉｒ１、及び、差分電流ｉａ１の大きさを示す図である。 は、光電流ｉｖ２、光電流ｉｉｒ２、及び、差分電流ｉａ２の大きさを示す図である。 は、光電流ｉｖ３、光電流ｉｉｒ３、及び、差分電流ｉａ３の大きさを示す図である。 は、差分電流ｉａ１、ｉａ２、ｉａ３の合計値の大きさを示す図である。 は、電流増幅部１２の一構成例を示す回路図である。 は、ＧＣ１端子及びＧＣ２端子を用いたモード設定の論理値表である。 は、電流増幅段ＡＭＰ３の一変形例を示す回路図である。 は、レベルシフタ回路ＬＳの一構成例を示す回路図である。 は、トランジスタＱ３２の一構成例を示す回路図である。 は、モニタ電流ｉｍと電流分配率との関係を示す図である。 は、出力飽和リミッタ回路の一構成例を示す回路図である。 は、出力飽和リミッタ回路の別の接続例を示す回路図である。 は、出力飽和リミッタ回路を設けない場合の回路図である。 は、バイポーラトランジスタの光電流補正を説明するための図である。 は、光電流補正回路ＣＬ２の一構成例を示す回路図である。 は、バイポーラトランジスタの素子レイアウト例を示す模式図である。

符号の説明

１０ 半導体装置（アナログ照度センサＩＣ）
１１ 受光部
１２ 電流増幅部
１３ ロジック部
ＰＤｖ１、ＰＤｖ２、ＰＤｖ３ フォトダイオード（可視光検出用）
ＰＤｉｒ１、ＰＤｉｒ２、ＰＤｉｒ３ フォトダイオード（赤外光検出用）
Ｄ１、Ｄ２ ダイオード
Ｉ１、Ｉ２ 定電流源
Ｑｖ１、Ｑｖ２、Ｑｖ３ ｐｎｐ型バイポーラトランジスタ
Ｑｉｒ１、Ｑｉｒ２、Ｑｉｒ３ ｎｐｎ型バイポーラトランジスタ
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４ 電流増幅段
Ｑ１１〜Ｑ１６ ｎｐｎ型バイポーラトランジスタ
Ｑ２１〜Ｑ２３、Ｑ２４ ｐｎｐ型バイポーラトランジスタ
Ｑ３１〜Ｑ３４、Ｑ３５ ｎｐｎ型バイポーラトランジスタ
Ｑ４１、Ｑ４２、Ｑ４５ ｐｎｐ型バイポーラトランジスタ
Ｑ４３、Ｑ４４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｓ２１、Ｓ２２ スイッチ
Ｓ３１〜Ｓ３４ スイッチ
Ｓ４１〜Ｓ４４ スイッチ
ＬＳ レベルシフタ回路
ＳＷ 切替制御回路
ＦＳ ヒューズ回路
ＩＮＶ１〜ＩＮＶ４ インバータ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１ａ、Ｎ１ｂ、Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１ 抵抗
Ｒｅｓｄ１、Ｒｅｓｄ２ 静電保護用抵抗
Ｑａ〜Ｑｆ、Ｑｘ ｎｐｎ型バイポーラトランジスタ
Ｓａ〜Ｓｆ スイッチ
Ｔ１ パッド
Ｐ２１〜Ｐ２３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ３１〜Ｎ３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ４１〜Ｐ４３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＬＭ 出力飽和リミッタ回路
Ｐ５１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ５１ 抵抗
ＣＬ１、ＣＬ２ 光電流補正回路
Ｑ６１〜Ｑ６３ ｐｎｐ型バイポーラトランジスタ
Ｑ６４ ｎｐｎ型バイポーラトランジスタ

Claims (10)

1. 周囲の明るさに応じた光電流を生成する受光部と、前記受光部で得られた光電流を増幅して出力信号を生成する電流増幅部と、を有して成る照度センサであって、
   前記電流増幅部は、
   バイポーラトランジスタで形成された第１カレントミラーアンプと、電界効果トランジスタで形成された第２カレントミラーアンプと、を並列に具備する電流増幅段と；
   前記電流増幅段への入力電流を監視し、その電流値に応じて、第１、第２カレントミラーアンプの切替制御を行う切替制御回路と；
   を有して成り、
   前記受光部は、受光特性が異なる第１、第２の光電変換素子で各々生成される光電流の差分演算を行う受光ユニットを複数具備し、
   前記複数の受光ユニットは、互いに異なる比率で前記光電流の差分演算を行い、前記差分演算において差分演算結果がマイナスとなる場合は差分演算結果をゼロとし、
   前記電流増幅部は、前記複数の受光ユニット各々の差分演算結果を合算し、これを増幅して前記出力信号を生成する、
   ことを特徴とする照度センサ。
2. 前記切替制御回路は、前記電流増幅段への入力電流を監視し、その電流値に応じた比率で、前記電流増幅段への入力電流を第１、第２カレントミラーアンプに分配供給することにより、第１、第２カレントミラーアンプの切替制御を行うことを特徴とする請求項１に記載の照度センサ。
3. 前記切替制御回路は、第１、第２カレントミラーアンプの切替制御に際して、各々に分配供給する入力電流を相補的に、かつ、緩やかに増減させることを特徴とする請求項２に記載の照度センサ。
4. 第１、第２の光電変換素子は、前記複数の受光ユニット毎に、互いの受光面積比が異なる値とされていることを特徴とする請求項１に記載の照度センサ。
5. 第１、第２の光電変換素子は、前記複数の受光ユニット毎の光学特性が同一となるように、チップの上面に配置されていることを特徴とする請求項４に記載の照度センサ。
6. 第１、第２の光電変換素子のうち、一部の光電変換素子は、前記複数の受光ユニット毎の光学特性が同一となるように、チップ上面の異なる位置に分割して配置されていることを特徴とする請求項５に記載の照度センサ。
7. 前記受光部は、第１、第２の光電変換素子の両端電位差を一定に維持するバイアス回路を有することを特徴とする請求項１〜請求項６のいずれかに記載の照度センサ。
8. 前記切替制御回路は、前記電流増幅段への入力電流を監視し、その電流値が所定の閾値に達しているか否かに応じてロジック的に前記電流増幅段への入力電流を第１、第２カレントミラーアンプに分配供給することにより、第１、第２カレントミラーアンプの切替制御を行うことを特徴とする請求項１に記載の照度センサ。
9. 請求項１に記載の照度センサを小型面実装パッケージし、パッケージの中央部に受光エリアが設けられていることを特徴とする照度センサＩＣ。
10. 請求項９に記載の照度センサＩＣを備える電子機器。

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