JP5488357B2 - 増幅回路 - Google Patents

Description

本発明は増幅回路に関する。

近年、ＰＯＮ（Passive Optical Network）方式のＦＴＴＨ（Fiber to the home）が利用されている。ＦＴＴＨシステムでは、各家庭から送信される様々な振幅の光信号を受信して、電気信号として増幅することが求められている。また、増幅器の出力に基づき、増幅器のゲインを制御する自動利得制御（ＡＧＣ：Auto Gain Control）回路が知られている。特許文献１には、保持回路を用いて、増幅器に入力される参照信号の変動を抑制する増幅回路が開示されている。

特開２０１０−５７０１４号公報

しかしながら、従来の技術では利得制御が適切に行われないことがあった。本発明は上記課題に鑑み、適切な利得制御を行うことが可能な増幅回路を提供することを目的とする。

本発明は、入力信号を増幅する増幅器と、前記増幅器から出力された出力信号を、時定数に基づいて平均化して制御信号を生成するとともに、第１の時定数と、前記第１の時定数より大きい第２の時定数との間で前記時定数を切り換え可能な制御回路と、前記制御信号に基づいて、前記制御回路の時定数を制御するための時定数制御信号を生成する時定数制御回路と、前記時定数制御信号を遅延させる遅延回路と、前記制御回路に接続された第１ノードを有し、前記遅延回路により遅延された時定数制御信号に基づく信号が入力されることに応じて、前記出力信号の電位を参照して生成され、前記出力信号と同等の電位を有するコピー電位を前記第１ノードに出力することで、前記制御回路の時定数を前記第２の時定数から前記第１の時定数に切り換え、前記第１ノードをフローティングとすることで、前記制御回路の時定数を前記第２の時定数から前記第１の時定数に切り換える前記スイッチ回路と、前記スイッチ回路が前記第１ノードに前記コピー電位を出力するまでの時間を速める加速回路と、前記制御信号に基づいて、前記入力信号をバイパスするバイパス回路と、を具備する増幅回路である。本発明によれば、適切な利得制御を行うことが可能となる。

上記構成において、前記スイッチ回路は、第１トランジスタと第２トランジスタとを有し、前記ノードは、前記第１トランジスタのエミッタと前記第２トランジスタのコレクタとの間に設けられ、かつ前記第１トランジスタ及び前記第２トランジスタがオンになることに応じて前記ノードに前記出力信号の電位のコピー電位が出力され、前記第１トランジスタをオフにするためのベース−エミッタ間電圧は、前記第２トランジスタをオフにするためのベース−エミッタ間電圧より深く、前記加速回路は、前記時定数制御信号に基づく信号が入力されることにより前記第１トランジスタがオフからオンに切り換わるまでの時間を、前記第２トランジスタがオフからオンに切り換わるまでの時間に近づける構成とすることができる。この構成によれば、トランジスタＴｒ１がオフからオンに切り換わる時間を、トランジスタＴｒ２がオフからオンに切り換わる時間に近づけることで、適切な利得制御を行うことが可能となる。

上記構成において、前記第１トランジスタのコレクタには第１電源電圧が印加され、前記第２トランジスタのエミッタには第２電源電圧が印加される構成とすることができる。

上記構成において、前記スイッチ回路は第３トランジスタを有し、前記第２トランジスタと前記第３トランジスタとは差動対を形成する構成とすることができる。

上記構成において、前記第１トランジスタ及び前記第２トランジスタがオフになることに応じて、前記第１ノードはフローティングになる構成とすることができる。

上記構成において、前記制御回路は、第１抵抗と、前記第１抵抗より小さい抵抗である第２抵抗と、容量とを有し、前記第１抵抗と前記第２抵抗とは並列接続され、前記容量は前記第１抵抗及び前記第２抵抗に直列接続され、前記第１抵抗の一端は前記増幅器の出力端子に接続され、前記第２抵抗の一端は前記第１ノードに接続され、前記第１抵抗の他端及び前記第２抵抗の他端は前記容量に接続され、前記第１抵抗及び前記第２抵抗と前記容量との間に設けられた第２ノードから出力される、前記出力信号を平均化した信号に基づいて、前記制御信号を出力する構成とすることができる。

上記構成において、前記第２トランジスタのエミッタに接続された第１電流源を備える構成とすることができる。

上記構成において、前記加速回路は、前記遅延回路により遅延された時定数制御信号の立ち上がりを急峻にする回路であり、前記第１トランジスタ及び前記第２トランジスタは、前記加速回路を介して入力される時定数制御信号に基づく信号がベースに入力されることに応じて、オンとオフとの切り換えを行う構成とすることができる。この構成によれば、信号の立ち上がりを急峻にすることで、第１トランジスタがオフからオンに切り換わるまでの時間を、第２トランジスタがオフからオンに切り換わるまでの時間に近づけることができる。

上記構成において、前記加速回路は、前記遅延回路により遅延された時定数制御信号が入力する、ゲインが１以上のアンプである構成とすることができる。この構成によれば、信号の立ち上がりを急峻にすることができる。

上記構成において、前記スイッチ回路は、第４トランジスタと、前記第４トランジスタと並列接続された第５トランジスタと、コレクタが前記第４トランジスタのエミッタ及び前記第５トランジスタのエミッタと直列接続された第６トランジスタと、を含む差動回路を有し、前記加速回路は、前記差動回路と並列接続された第７トランジスタを含み、前記第６トランジスタのベース及び前記第７トランジスタのベースには、前記遅延回路により遅延された時定数制御信号が入力し、前記第４トランジスタのベースには、前記増幅器から出力された出力信号が入力し、前記第４トランジスタのコレクタ、前記第５トランジスタのコレクタ及び前記第７トランジスタのコレクタには、第３電源電圧が印加され、前記第６トランジスタのエミッタ、及び前記第７トランジスタのエミッタには、第４電源電圧が印加され前記差動回路は、前記第４トランジスタのベースに入力される前記ピー電位を出力するボルテージフォロワ回路である構成とすることができる。この構成によれば、第１トランジスタがオフからオンに切り換わる時間を、第２トランジスタがオフからオンに切り換わる時間に近づけることができる。

上記構成において、前記第６トランジスタのエミッタ及び前記第７トランジスタのエミッタに接続された第２電流源を備える構成とすることができる。

本発明によれば、適切な利得制御を行うことが可能な増幅回路を提供することができる。

図１（ａ）はＰＯＮ方式のシステムを例示するブロック図であり、図１（ｂ）はＰＯＮ方式の時間に対する光信号の模式図である。 図２は比較例に係る増幅回路を例示する回路図である。 図３は比較例に係る増幅回路のタイミングチャートを例示する模式図である。 図４は入力信号を例示する図である。 図５は比較例に係る増幅回路が備えるスイッチ回路を例示する図である。 図６は比較例に係る増幅回路のタイミングチャートを例示する模式図である。 図７は比較例に係る増幅回路のタイミングチャートのシミュレーション結果を例示する図である。 図８は実施例１に係る増幅回路を例示する回路図である。 図９は実施例１に係る増幅回路を例示する回路図である。 図１０は実施例１に係る増幅回路のタイミングチャートを例示する模式図である。 図１１は実施例２に係る増幅回路が備えるスイッチ回路を例示する回路図である。 図１２（ａ）は信号Ｖｓｗ１＋と電流Ｉａとの関係を例示する図であり、図１２（ｂ）は信号Ｖｓｗ１＋と電流Ｉｂとの関係を例示する図であり、図１２（ｃ）は信号Ｖｓｗ１＋とトランジスタＴｒ１のベース電位との関係を例示する図である。 図１３は実施例２に係る増幅回路のタイミングチャートのシミュレーション結果を例示する図である。

まず、本発明が用いられるシステムの一例として、ＰＯＮ方式の通信システムについて説明する。図１（ａ）は、ＰＯＮ方式のブロック図である。局舎８０内の局側通信装置８２は、複数の家庭７０ａから７０ｃ内の各家庭側通信装置７２と光ファイバである通信経路Ｌ１およびＬ２を介し接続されている。局側通信装置８２とオプティカルスプリッタ７４とは１本の通信経路Ｌ１で接続されている。オプティカルスプリッタ７４と各家庭側通信装置７２との間は各通信経路Ｌ２を介し接続されている。オプティカルスプリッタ７４は、各家庭側通信装置７２から各通信経路Ｌ２を介し入出力された信号を通信経路Ｌ１に結合する。通信経路Ｌ１の信号は局側通信装置８２に入出力される。局側通信装置８２は制御回路８４、送信部８６および受信部８８を有している。送信部８６は、各家庭側通信装置７２に光信号を送信する送信回路である。受信部８８は、各家庭側通信装置７２からの光信号を受信する受信回路である。制御回路８４は送信部８６および受信部８８を制御する回路である。

図１（ｂ）は、受信部８８の受光素子（図２のフォトダイオード２参照）に入力される光信号を時間に対し示す模式図である。期間Ｔｏｎ１の間は家庭７０ａの家庭側通信装置７２からの光信号が入力される。期間Ｔｏｆｆ１の間には光信号は入力されず、期間Ｔｏｎ２において家庭７０ｂの家庭側通信装置（不図示）からの光信号が入力される。さらに、期間Ｔｏｆｆ２の間には光信号は入力されず、期間Ｔｏｎ３において家庭７０ｃの家庭側通信装置（不図示）からの光信号が入力される。各家庭側通信装置７２の出力信号の振幅および各通信経路Ｌ２での光信号の損失はそれぞれ異なる。このため、期間Ｔｏｎ１、Ｔｏｎ２およびＴｏｎ３（入力信号期間）の光信号の振幅はそれぞれ振幅Ａ１、Ａ２およびＡ３と異なる。このように、ＰＯＮ用の受信部８８には、異なる家庭から光信号が異なる振幅で不定期に入力される。なお、期間Ｔｏｆｆ１およびＴｏｆｆ２は通信経路Ｌ２を切り換える期間（インターバル期間）である。受信部８８に用いられる増幅回路においては、入力する光信号の振幅が異なるため、自動利得制御回路が用いられる。

次に比較例について説明する。図２は比較例に係る増幅回路１００を例示する回路図である。なお、比較例においては制御回路２０の時定数をτ１と表す。

図２に示すように、増幅回路１００は、増幅器１０、差動回路１４、制御回路２０、時定数制御回路３０、及びバイパス回路４０を備える。入力端子Ｔｉｎにはフォトダイオード２のアノードが接続されている。フォトダイオード２のカソードは電源Ｖｐｄに接続されている。入力端子Ｔｉｎに入力した通信信号である入力信号（入力電流）Ｉｉｎは、増幅器１０の入力信号（入力電流）Ｉｔｉａとなる。

増幅器１０は、アンプ１２と帰還抵抗Ｒ０とを備え、電流を電圧に変換するトランスインピーダンスアンプとして機能する。増幅器１０は、入力信号を増幅し、ノードＮｔｉａ１に出力信号（出力電圧）Ｖｔｉａを出力する。差動回路１４は、出力信号Ｖｔｉａと参照端子Ｔｒｅｆ１に印加された参照信号（参照電圧）Ｖｒｅｆ１とを差動増幅する。例えば差動回路１４は、出力信号Ｖｔｉａが参照信号Ｖｒｅｆ１より大きければ、出力端子Ｔｏｕｔに正の出力信号（出力電圧）Ｖｏｕｔを、出力端子Ｔｏｕｔｂに負の出力信号Ｖｏｕｔｂを、それぞれ出力する。また差動回路１４は、出力信号Ｖｔｉａが参照信号Ｖｒｅｆ１より小さければ、出力端子Ｔｏｕｔに負の出力信号Ｖｏｕｔを、出力端子Ｔｏｕｔｂに正の出力信号Ｖｏｕｔｂを出力する。出力信号ＶｏｕｔとＶｏｕｔｂとは、互いに相補信号である。差動回路１４をリミットアンプとすることにより、出力信号Ｖｏｕｔ及びＶｏｕｔｂを矩形信号とすることができる。

制御回路２０は、抵抗Ｒ１、Ｒ２及びＲ３、スイッチ回路２００、容量Ｃ１、並びに差動増幅器２２を備える。抵抗Ｒ１及びＲ２、スイッチ回路２００、並びに容量Ｃ１は保持回路２５を形成する。すなわち制御回路２０は保持回路２５を含む。保持回路２５は増幅器１０の出力に接続されている。抵抗Ｒ１及び抵抗Ｒ２は、ノードＮｔｉａ１とバイパス回路４０との間に接続されている。ノードＮｔｉａ１と抵抗Ｒ１との間にはスイッチ回路２００が接続されている。なお、抵抗Ｒ１は抵抗Ｒ２より小さい抵抗である。抵抗Ｒ１及びＲ２には、増幅器１０から出力された出力信号Ｖｔｉａが入力する。容量Ｃ１は、ノードＮｔｉａ２（第２ノード）を介して、抵抗Ｒ１及び抵抗Ｒ２のバイパス回路４０側とグランドとの間に接続されており、抵抗Ｒ１の出力及び抵抗Ｒ２の出力を充電する。スイッチ回路２００がオンである場合、抵抗Ｒ１及び抵抗Ｒ２は並列接続され、抵抗Ｒ１及びＲ２は容量Ｃ１と直列接続される。スイッチ回路２００がオフである場合、抵抗Ｒ２と容量Ｃ１とが直列接続される。

保持回路２５は、出力信号Ｖｔｉａを抵抗Ｒ１，Ｒ２及び容量Ｃ１により規定される時定数を用いて平均化し、出力信号（出力電圧）Ｖｔｉａ２を生成する。出力信号Ｖｔｉａ２はノードＮｔｉａ２に出力され、さらに差動増幅器２２の一方の入力端子に出力される。

差動増幅器２２は、ノードＮｔｉａ２を介して保持回路２５に接続され、抵抗Ｒ３を介してノードＮｒｅｆ１に接続されている。差動増幅器２２は、保持回路２５の出力信号Ｖｔｉａ２と参照信号Ｖｒｅｆ１とを差動増幅し、制御信号（制御電圧）ＶａｇｃをノードＮａｇｃに出力する。すなわち、制御回路２０は、出力信号Ｖｔｉａを平均化し出力信号Ｖｔｉａ２を生成する。さらに制御回路２０は、出力信号Ｖｔｉａ２に基づいて、制御信号Ｖａｇｃを生成する。差動増幅器２２が接続されているノードＮａｇｃは、バイパス回路４０が備えるバッファ回路４３を介してトランジスタ４４のベースに接続され、また時定数制御回路３０に接続されている。

時定数制御回路３０は、ヒステリシス・コンパレータからなる。時定数制御回路３０の参照信号であるＶｒｅｆ２の値は、時定数制御回路３０の出力に応じて切り換えがなされることで、入力信号である制御信号Ｖａｇｃに対するヒステリシス出力をなしている。遅延回路３５は、抵抗Ｒ４、及び容量Ｃ２を備える。時定数制御回路３０と遅延回路３５とはノードＮｈｙを介して接続されている。時定数制御回路３０は、制御信号Ｖａｇｃと、参照端子Ｔｒｅｆ２に印加された参照信号（参照電圧）Ｖｒｅｆ２とを比較する。時定数制御回路３０を構成するヒステリシス・コンパレータの時定数は、遅延回路３５の時定数より小さい。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より小さくなると、時定数制御回路３０の出力信号（出力電圧）Ｖｓｗ０はローとなる。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より大きくなると信号Ｖｓｗ０はハイとなる。時定数制御回路３０の出力信号Ｖｓｗ０を時定数制御信号とする。

遅延回路３５は、信号Ｖｓｗ０を遅延させ、信号Ｖｓｗ１を出力する。すなわち時定数制御回路３０は、制御信号Ｖａｇｃに基づいて時定数制御信号を生成する。遅延回路３５は時定数制御信号Ｖｓｗ０を遅延させた信号である信号Ｖｓｗ１を出力する。つまり遅延回路３５の出力信号Ｖｓｗ１は、遅延された時定数制御信号である。

スイッチ回路２００には、ノードＮｄｅｌ１を介して、遅延回路３５の出力信号Ｖｓｗ１が入力する。スイッチ回路２００に、遅延回路３５により遅延された、ハイのＶｓｗ１が入力することで、スイッチ回路２００はオンになる。スイッチ回路２００がオンの場合、保持回路２５の抵抗は小さくなり、時定数も小さくなる。これに対し、ローのＶｓｗ１が入力するとスイッチ回路２００はオフとなる。スイッチ回路２００がオフの場合、保持回路２５の抵抗は大きくなり、時定数も大きくなる。すなわち、制御回路２０の時定数τ１は、保持回路２５の抵抗の値が変化することに応じて、τｓ１（第１の時定数）と、τｓ１より長いτｌ１（第２の時定数）との間で切り換え可能である。また時定数制御回路３０は、制御回路２０の時定数τ１を切り換える。

入力端子Ｔｉｎとグランドとの間に、ダイオード４１及び電流源４２が接続されている。ダイオード４１のアノードは入力端子Ｔｉｎに、カソードは電流源４２に接続されている。バイパス回路４０はバッファ回路４３とトランジスタ４４とを備える。トランジスタ４４のコレクタは電源Ｖｄに接続され、エミッタはダイオード４１と電流源４２との間に接続されている。ベースには、バッファ回路４３を介して制御信号Ｖａｇｃが入力される。制御信号Ｖａｇｃの電圧が低下すると、バイパス回路４０はダイオード４１と電流源４２との間のノードの電位を低くして、入力信号Ｉｉｎの一部をバイパス電流Ｉｂとしてバイパスする。このように、バイパス回路４０は、制御信号Ｖａｇｃに基づいて、入力信号をバイパスする。入力信号がバイパスされることで、増幅器１０に入力する信号Ｉｔｉａが減少する。よって、増幅回路１００の利得が減少する。すなわち、バイパス回路４０は、出力信号Ｖｔｉａが大きくなるとバイパス電流Ｉｂを大きくし、増幅器１０に入力する信号Ｉｔｉａが減少するような制御を行う。

図３は比較例に係る増幅回路のタイミングチャートを例示する模式図である。各チャートは上から順に、入力信号Ｉｉｎ、制御信号Ｖａｇｃ、信号Ｖｓｗ１、スイッチ回路２００（ＳＷと表記）、及び制御回路２０の時定数τ１を時間に対して示している。また信号Ｖｓｗ１の破線は、遅延回路３５を用いない場合の信号を仮想的に示している。スイッチ回路２００は、実線が上にある場合にオンであり、実線が下にある場合にオフである。

図３に示すように、入力信号はプリアンブル信号とペイロード信号とを有している。プリアンブル信号は、制御信号Ｖａｇｃを安定化させる（出力信号Ｖｔｉａを平均化する）ための信号である。ペイロード信号は、データの送受信のための信号である。プリアンブル信号が入力し始める時間をｔ０、プリアンブル信号が終了しペイロード信号が始まる時間をｔ２、ペイロード信号が終了する時間をｔ３、次のプリアンブル信号が入力し始める時間をｔ５とする。また、制御回路２０の時定数τ１がτｓ１からτｌ１へ切り換わる時間をｔ１、τｌ１からτｓ１へ切り換わる時間をｔ４とする。

時間ｔ０において、時定数制御回路３０からは、信号Ｖｓｗ１が出力されている。このときの平均化の時定数τ１は短い時定数であるτｓ１である。プリアンブル信号が入力し始めると、保持回路２５の出力信号Ｖｔｉａ２は、時定数τｓ１で出力信号Ｖｔｉａの平均値に近づいていく。出力信号Ｖｔｉａ２が参照信号Ｖｒｅｆ１（閾値Ｖｔｈ）より小さくなると、バイパス回路４０はバイパス電流Ｉｂを流し始め、自動利得制御が開始される（ＡＧＣオン）。

一方、制御信号Ｖａｇｃは出力信号Ｖｔｉａ２と同相で、出力信号Ｖｔｉａ２とＶｔｉａ１との差分を、差動増幅器２２のゲインに応じて変化させた信号である。時定数制御回路３０は、遅延回路３５を含むため、信号Ｖｓｗ１は制御信号Ｖａｇｃに対して遅延される。遅延回路３５により遅延された後の時間ｔ１において、信号Ｖｓｗ１はローになる。すなわちスイッチ回路２００がオフになり、制御回路２０の時定数τ１はτｓ１からτｌ１に切り換わる。

時間ｔ３において、ペイロード信号が終了すると、出力信号Ｖｔｉａ２及び制御信号Ｖａｇｃは大きくなり始め、時定数τｌ１で、初期状態に戻る。出力信号Ｖｔｉａ２が参照信号Ｖｒｅｆ１（閾値Ｖｔｈ）より大きくなると、バイパス回路４０はバイパス電流Ｉｂを遮断し、自動利得制御が終了する（ＡＧＣオフ）。遅延回路３５による遅延の後の時間ｔ４において、信号Ｖｓｗ１はハイになる。すなわちスイッチ回路２００がオンになり、制御回路２０の時定数τ１はτｌ１からτｓ１に切り換わる。時間ｔ５において、次の信号が入力する。

図４は入力信号を例示する図である。横軸は時間、縦軸は振幅を表す。図４に示すように、入力信号はプリアンブル期間と、プリアンブル期間の後に続くペイロード期間とを含み構成されたデータ列を有している。プリアンブル信号は、制御信号Ｖａｇｃを安定させるための信号であり、ハイ及びローが交互に一定周期で表われる。図１（ｂ）に示したように、各家庭から入力される入力信号の振幅は様々である。このため図４に示したように、プリアンブル信号が入力する期間に制御信号Ｖａｇｃは安定する。ペイロード信号は、送受信すべき信号であり、プリアンブル信号の後に入力される。ペイロード信号のハイおよびローは不定期であり、入力信号において同じビットが連続することがある。この場合、図４の領域７０のようにハイまたはローの期間が長く続く。

ペイロード信号において、ハイまたはローの期間が長く続いた場合、制御信号Ｖａｇｃが変動してしまうと増幅回路１００の利得が変わってしまい、増幅回路１００が不安定になってしまう。そこで、制御回路２０の抵抗を大きくして、時定数τ１を長くすることがある。しかし、時定数が長いと、制御信号Ｖａｇｃが安定するまでの時間が長くなり、プリアンブル信号が終了する時間ｔ２以降に自動利得制御が開始される結果となる。

図３に示すように比較例では、プリアンブル信号期間中は、スイッチ回路２００をオンにして、制御回路２０の抵抗を小さくし、時定数τ１を短いτｓ１としている。その一方で、ペイロード信号期間中は、ＳＷをオフにして、制御回路２０の抵抗を大きくし、時定数τ１を長いτｌ１としている。これにより、入力信号に応じて時定数の制御がなされる。

また、遅延回路３５により信号Ｖｓｗ０が遅延して信号Ｖｓｗ１が出力される。つまり図３の実線で示す信号Ｖｓｗ１が破線で示す場合より遅延する。これにより、スイッチ回路２００がオフになる時間が遅くなる。この結果、制御回路２０が短い時定数τｓ１で十分に動作した後、制御回路２０の時定数が長いτｌ１に切り換わる。また、時定数がτｓ１からτｌ１に切り換わる時間ｔ１は、自動利得制御が開始される時点よりも後である。言い換えれば、自動利得制御が開始される時点では、制御回路２０の時定数はτｓ１であるため、制御信号Ｖａｇｃは早期に安定化する。

信号を受信した後に次の信号を受信するためには、制御回路２０の時定数τ１を長い時定数であるτｌ１から短い時定数であるτｓ１に切り換えることが求められる。そのためには、制御回路２０の時定数τｌ１を、短い時定数であるτｓ１に、より早く切り換える必要がある。しかしながら、上述のように、ペイロード信号を受信するためにτｌ１は長くすることが求められている。従って、増幅回路１００の次の信号への応答速度が遅くなる可能性があった。

図２に示すように、増幅回路１００は遅延回路３５を備える。このため、図３の信号Ｖｓｗ及びＳＷに示すように、制御回路２０の時定数が、長いτｌ１から短いτｓ１に切り換わる時間が、遅延回路３５が設けられていない場合よりも遅くなる。すなわち、制御回路２０の初期化が遅くなり、増幅回路１００の次の信号への応答速度が遅くなる。つまり、遅延回路３５により、τｓ１からτｌ１への切り換えを遅くして、自動利得制御を安定して行える反面、τｌ１からτｓ１への切り換えが遅くなり、制御回路２０の初期化が遅くなる。特にトランジスタを用いてスイッチ回路２００を構成している場合、スイッチ回路２００の切り換えが適切に行われず、時定数の制御が困難になる場合がある。スイッチ回路２００の切り換えについての問題について説明する。

図５は比較例に係る増幅回路が備えるスイッチ回路を例示する図である。図５に示すように、スイッチ回路２００は、差動回路５０及び差動回路６０、抵抗Ｒ１６、抵抗Ｒ１７、抵抗Ｒ２１及び抵抗Ｒ２２、トランジスタ２０２、トランジスタ２０４、トランジスタ２０６、トランジスタ２０８、トランジスタＴｒ１（第１トランジスタ）、トランジスタＴｒ２（第２トランジスタ）、及びトランジスタＴｒ３（第３トランジスタ）、電流源２１０、電流源２１２、電流源２１４及び電流源２１６、並びに容量Ｃ３を備える。

差動回路５０及び差動回路６０、トランジスタ２０２のコレクタ、並びにトランジスタ２０４のコレクタ、トランジスタ２０６のコレクタ、及びトランジスタ２０８のコレクタには、第１電源電圧Ｖｃｃが印加される。電流源２１０、電流源２１２、電流源２１４及び電流源２１６には、第２電源電圧Ｖｅｅが印加される。例えば第２電源電圧Ｖｅｅは、第１電源電圧Ｖｃｃよりも低い電圧である。

スイッチ回路２００には、ノードＮｔｉａを介して、出力信号Ｖｔｉａが入力される。抵抗Ｒ１６の一端はノードＮｔｉａに接続されている。抵抗Ｒ１６の他端は、容量Ｃ３の一端、及びトランジスタ５２のベースに接続されている。容量Ｃ３の他端は、第２電源Ｖｅｅに接続されている。

差動回路５０は、抵抗Ｒ５、抵抗Ｒ６、抵抗Ｒ７、抵抗Ｒ８、抵抗Ｒ９、トランジスタ５２（第４トランジスタ）、トランジスタ５４（第５トランジスタ）、及びトランジスタ５６（第６トランジスタ）を有する。抵抗Ｒ５の一端、及び抵抗Ｒ６の一端は第１電源Ｖｃｃに接続されている。抵抗Ｒ５の他端はトランジスタ５２のコレクタ、及び抵抗Ｒ１１の一端に接続されている。抵抗Ｒ６の他端はトランジスタ５４のコレクタ、及び抵抗Ｒ１０の一端に接続されている。トランジスタ５２のエミッタは抵抗Ｒ７の一端に接続されている。トランジスタ５４のエミッタは抵抗Ｒ８の一端に接続されている。抵抗Ｒ７の他端及び抵抗Ｒ８の他端は、トランジスタ５６のコレクタに接続されている。トランジスタ５６のエミッタは抵抗Ｒ９の一端に接続されている。つまりトランジスタ５２とトランジスタ５４とは並列接続されている。トランジスタ５６のコレクタは、抵抗Ｒ７を介してトランジスタ５２のエミッタと接続され、抵抗Ｒ８を介してトランジスタ５４のエミッタと接続されている。抵抗Ｒ９の他端は、電流源２１０の一端に接続されている。

上述のように、トランジスタ５２のベースは抵抗Ｒ１６の他端、及び容量Ｃ３の一端に接続されている。つまり、トランジスタ５２のベースには、増幅器１０から出力される出力信号Ｖｔｉａが、ノードＮｔｉａ及び抵抗Ｒ１６を介して入力される。トランジスタ５４のベースは、差動回路６０が備えるトランジスタ６２のベースに接続されている。トランジスタ５４のベースとトランジスタ６２のベースとの間にはノードＮｉｎが設けられている。トランジスタ５６のベースには抵抗Ｒ１７の一端が接続されている。また抵抗Ｒ１７の他端はノードＮｄｅｌ１＋が接続されている。つまり、トランジスタ５６のベースには、遅延回路３５の出力信号Ｖｓｗ１＋が、ノードＮｄｅｌ１＋及び抵抗Ｒ１７を介して入力される。

差動回路６０は、抵抗Ｒ１０，抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３、抵抗Ｒ１４、トランジスタ６２、トランジスタ６４、及びトランジスタ６６を有する。抵抗Ｒ１０の一端は抵抗Ｒ６の他端に接続されている。抵抗Ｒ１１の一端は抵抗Ｒ５の他端に接続されている。つまり抵抗Ｒ１０の一端及び抵抗Ｒ１１の一端の各々は、抵抗Ｒ６及び抵抗Ｒ５の各々を介して、第１電源Ｖｃｃに接続されている。抵抗Ｒ１０の他端は、トランジスタ６２のコレクタ、トランジスタ２０４のベース、及びトランジスタＴｒ１のベースに接続されている。抵抗Ｒ１１の他端は、トランジスタ６４のコレクタ、トランジスタ２０２のベースに接続されている。トランジスタ６２のエミッタは、抵抗Ｒ１２の一端に接続されている。トランジスタ６４のエミッタは抵抗Ｒ１３の一端に接続されている。抵抗Ｒ１２の他端及び抵抗Ｒ１３の他端は、トランジスタ６６のコレクタに接続されている。トランジスタ６６のエミッタは抵抗Ｒ１４の一端に接続されている。抵抗Ｒ１４の他端は、電流源２１０の一端に接続されている。トランジスタ６２のベースは、差動回路５０が備えるトランジスタ５４のベースに接続されている。トランジスタ６４のベースには、信号Ｖｂが入力されている。トランジスタ６６のベースには抵抗Ｒ２１の一端が接続されている。抵抗Ｒ２１の他端にはノードＮｄｅｌ１−及びトランジスタＴｒ３のベースが接続されている。トランジスタ６６のベースには、時定数制御回路３０から出力され、かつ遅延回路３５の出力信号Ｖｓｗ１−が、ノードＮｄｅｌ１−及び抵抗Ｒ２１を介して入力される。トランジスタ５６のベースに入力するＶｓｗ１＋と、トランジスタ６６のベースに入力するＶｓｗ１−とは、差動信号である。

トランジスタ２０２、トランジスタ２０４、及びトランジスタ２０６、及びトランジスタ２０８各々のコレクタは、第１電源Ｖｃｃに接続されている。トランジスタ２０２のエミッタは電流源２１２の一端に接続されている。トランジスタ２０２のベースは、抵抗Ｒ１１の他端及びトランジスタ６４のコレクタに接続されている。トランジスタ２０４のエミッタは、ノードＮｏｕｔを介して、差動回路５０が備えるトランジスタ５４のベース、及び差動回路６０が備えるトランジスタ６２のベースに接続されている。またトランジスタ２０４のエミッタは電流源２１４の一端に接続されている。トランジスタ２０６のベースはトランジスタ２０６のコレクタに接続されている。トランジスタ２０６のエミッタはトランジスタＴｒ１のコレクタに接続されている。トランジスタ２０８のベースはトランジスタ２０８のコレクタに接続されている。トランジスタ２０８のエミッタはトランジスタＴｒ３のコレクタに接続されている。

差動回路５０から出力される信号は、トランジスタ２０４及びノードＮｉｎを介して、差動回路５０が備えるトランジスタ５４のベースに入力される。また差動回路６０から出力される信号は、トランジスタ２０４及びノードＮｉｎを介して、差動回路６０が備えるトランジスタ６２のベースに入力される。つまり、差動回路５０及び差動回路６０は、それぞれボルテージフォロワ回路として機能する。差動回路５０及び差動回路６０の各々は、入力される信号の電位を参照して生成されるコピー電位を、ノードＮｏｕｔに出力する。差動回路５０を例に、コピー電位について説明する。差動回路５０がノードＮｏｕｔに出力するコピー電位Ｖｔｉａｃは、差動回路５０が理想的な差動回路である場合に出力信号Ｖｔｉａの電位と同じになる。しかし実際には、差動回路５０が理想的な差動回路でないため、コピー電位Ｖｔｉａｃは出力信号Ｖｔｉａの電位と同等な電位となる。差動回路６０については、信号Ｖｂの電位のコピー電位を出力する。

トランジスタＴｒ１のベースは、抵抗Ｒ２２の他端に接続され、抵抗Ｒ２２を介してトランジスタ６２のコレクタ及びトランジスタ２０４のベースに接続され、さらに抵抗Ｒ１１を介してトランジスタ５４のコレクタに接続されている。トランジスタＴｒ１のエミッタは、ノードＮ１（第１ノード）を介して、トランジスタＴｒ２のコレクタ、及び保持回路２５が備える抵抗Ｒ１の一端に接続されている。トランジスタＴｒ１のエミッタとトランジスタＴｒ２のコレクタとの間には、ノードＮ１が設けられている。

トランジスタＴｒ２のベースは、ノードＮｄｅｌ１＋及び抵抗Ｒ１７の他端に接続されている。このためトランジスタＴｒ２のベースには、遅延回路３５の出力信号Ｖｓｗ１＋が、ノードＮｄｅｌ１＋を介して入力される。トランジスタＴｒ２のエミッタは、トランジスタＴｒ３のエミッタ及び電流源２１６（第１電流源）の一端に接続されている。トランジスタＴｒ２のコレクタは、ノードＮ１を介して、トランジスタＴｒ１のエミッタ及び抵抗Ｒ１の一端に接続されている。

トランジスタＴｒ３のベースは、ノードＮｄｅｌ１−及び抵抗Ｒ２１の他端に接続されている。このためトランジスタＴｒ３のベースには、遅延回路３５の出力信号Ｖｓｗ１−が、ノードＮｄｅｌ１−を介して入力される。トランジスタＴｒ３のエミッタは、トランジスタＴｒ２のエミッタ及び電流源２１６の一端に接続されている。上述のように、トランジスタＴｒ３のコレクタは、トランジスタ２０８のエミッタに接続されている。トランジスタＴｒ２及びトランジスタＴｒ３は、差動対として機能する。また電流源２１０、電流源２１２、電流源２１４及び電流源２１６の各々の他端は第２電源Ｖｅｅに接続されている。

なおトランジスタＴｒ１〜Ｔｒ３は、バイポーラトランジスタである。ＦＥＴ（Field Effect Transistor：電界効果型トランジスタ）等を用いてスイッチ回路を構成することもできる。ＦＥＴを用いる場合、１つのＦＥＴにより電流の遮断が可能となる。しかしながらスイッチ回路を、増幅器１０等と同じプロセスで形成し、かつスイッチ回路を含めた１チップとして構成する場合、スイッチ回路にはバイポーラトランジスタを採用することが好ましい。バイポーラトランジスタを採用した場合、１つのバイポーラトランジスタで電流の遮断をすることが難しくなる。スイッチ回路のオンとオフとの切り換えを良好に行うため、スイッチ回路２００を図５に示したような構成とすることがある。

次にスイッチ回路２００のオンとオフとの切り換えについて説明する。スイッチ回路２００は、トランジスタＴｒ１及びトランジスタＴｒ２の両方がオフである場合にオフになる。トランジスタＴｒ１及びトランジスタＴｒ２がオフである場合、ノードＮ１はフローティングとなる。このためノードＮ１のインピーダンスが高くなる。ノードＮ１のインピーダンスが高くなることにより、出力信号Ｖｔｉａが抵抗Ｒ１に流れにくくなる。つまりスイッチ回路２００はオフとなる。スイッチ回路２００がオフとなることで、制御回路２０の時定数はτｓ１からτｌ１に切り換わる。

これに対し、スイッチ回路２００は、トランジスタＴｒ１及びトランジスタＴｒ２の両方がオンである場合にオンになる。差動回路５０はボルテージフォロワ回路として機能するため、トランジスタＴｒ１及びトランジスタＴｒ２がオンである場合、スイッチ回路２００はノードＮ１に出力信号Ｖｔｉａの電位のコピー電位Ｖｔｉａｃを出力する。この場合、ノードＮｔｉａに接続された抵抗Ｒ２に信号Ｖｔｉａが入力され、ノードＮ１に接続された抵抗Ｒ１に信号Ｖｔｉａｃが入力される。つまり抵抗Ｒ１に出力信号Ｖｔｉａと同程度の電位の信号が入力される。これにより、スイッチ回路２００がオンになる。スイッチ回路２００がオンとなることで、制御回路２０の時定数はτｌ１からτｓ１に切り換わる。

次にトランジスタＴｒ１及びトランジスタＴｒ２のオンとオフとの切り換えについて説明する。ノードＮｄｅｌ１＋から入力される信号Ｖｓｗ１＋がハイである場合、差動回路５０が動作する。この場合、ノードＮｄｅｌ１−から入力される信号Ｖｓｗ１−はローであり、差動回路６０は動作しない。差動回路５０は、ノードＮｏｕｔに、出力信号Ｖｔｉａの電位のコピー電位Ｖｔｉａｃを出力する。この場合、トランジスタＴｒ１のベース電位は、コピー電位Ｖｔｉａｃ及びトランジスタ２０４のベース−エミッタ間電圧Ｖｂｅを用いて、Ｖｔｉａｃ＋Ｖｂｅと表される。これによりトランジスタＴｒ１はオンになる。トランジスタＴｒ１のエミッタ電位は、Ｖｔｉａｃ＋Ｖｂｅ−Ｖｂｅ、つまりＶｔｉａｃとなる。すなわちノードＮ１にはコピー電位Ｖｔｉａｃが出力される。また信号Ｖｓｗ１＋の電位を便宜的にＶｓｗ１＋とすると、トランジスタＴｒ２のベース電位はＶｓｗ１＋と表される。信号Ｖｓｗ１＋はハイであるため、トランジスタＴｒ２はオンになる。また、トランジスタＴｒ３のベース電位は、信号Ｖｓｗ１−の電位を便宜的にＶｓｗ１−とすると、Ｖｓｗ１−と表される。信号Ｖｓｗ１−がローであるためトランジスタＴｒ３はオフとなる。

つまり、信号Ｖｓｗ１＋がハイである場合、トランジスタＴｒ１は、差動回路５０の出力信号によりオフからオンに切り換わる。トランジスタＴｒ２は信号Ｖｓｗ１＋によりオフからオンに切り換わる。このとき、トランジスタＴｒ１のコレクタ電流Ｉｃ１、及びトランジスタＴｒ２のコレクタ電流Ｉｃ２が立ち上がる。ノードＮ１にはコピー電位Ｖｔｉａｃが出力される。

ノードＮｄｅｌ１＋から入力される信号Ｖｓｗ１＋がローである場合、差動回路５０は動作しない。この場合、ノードＮｄｅｌ１−から入力される信号Ｖｓｗ１−はハイであり、差動回路６０が動作する。差動回路６０は、ノードＮｏｕｔにＶｂの電位のコピー電位Ｖｂｃを出力する。またトランジスタＴｒ１はオフである。トランジスタＴｒ１のベース電位は、Ｖｂｃ＋Ｖｂｅと表される。信号Ｖｓｗ１＋はローであるため、信号Ｖｓｗ１＋の電位Ｖｓｗ１＋は低い。このため、トランジスタＴｒ２のベース電位も低くなり、トランジスタＴｒ２はオフになる。つまり、トランジスタＴｒ１及びトランジスタＴｒ２は、遅延回路３５により遅延された信号Ｖｓｗに基づく信号がベースに入力されることに応じて、オンとオフとの切り換えを行う。また、信号Ｖｓｗ１−がハイであるため、トランジスタＴｒ３のベース電位は高くなり、トランジスタＴｒ３はオンとなる。

次にトランジスタＴｒ１及びトランジスタＴｒ２のオンへの切り換えの速さについて説明する。図６は比較例に係る増幅回路のタイミングチャートを例示する模式図である。チャートは上から順に、信号Ｖｓｗ１＋の電位、並びに電流Ｉｃ１及びＩｃ２を示す。なお下段のチャートにおいて、電流Ｉｃ１は実線で、電流Ｉｃ２は破線で図示した。

図６に示すように、信号Ｖｓｗ１＋は、時間とともに立ち上がる。信号Ｖｓｗ１＋は図３に示した遅延回路３５により遅延されるため、立ち上がりは緩やかである。また図中に示すＶ１はトランジスタＴｒ１がオフからオンに切り換わる場合の信号Ｖｓｗ１＋の電位であり、Ｖ２はトランジスタＴｒ２がオフからオンに切り換わる場合の信号Ｖｓｗ１＋の電位である。トランジスタＴｒ１をオフにするためのベース−エミッタ間電圧は、トランジスタＴｒ２をオフにするためのベース−エミッタ間電圧よりも深い。このためＶ２＜Ｖ１の関係が成立する。信号Ｖｓｗ１＋の電位は、時間ｔ６においてＶ２に達し、時間ｔ６より遅い時間ｔ７においてＶ１に達する。つまり図６の下段に示すように、トランジスタＴｒ１のオフからオンへの切り換えは、トランジスタＴｒ２のオフからオンへの切り換えよりも遅延する。トランジスタの切り換えの時間に差異が生じる理由について説明する。

図５に示したスイッチ回路２００では、トランジスタＴｒ２とトランジスタＴｒ３とは、差動対を形成する。つまりトランジスタＴｒ２がオンの場合、トランジスタＴｒ３はオフになる。トランジスタＴｒ２がオフの場合、トランジスタＴｒ３はオンになる。トランジスタＴｒ２とトランジスタＴｒ３とは差動対を形成するため、トランジスタＴｒ２がオフの場合でも電流源２１６には電流が流れ続けることが可能となる。トランジスタＴｒ２とトランジスタＴｒ３とが差動対を形成するため、トランジスタＴｒ２の動作のバラつきは抑制される。これに対して、トランジスタＴｒ１は差動対を形成しない。温度変化、及び製造のバラつき等に対してトランジスタＴｒ１の動作を安定させるために、トランジスタＴｒ１をオフにするためのベース−エミッタ間電圧を深くすることがある。例えばトランジスタＴｒ１がｎｐｎ型トランジスタである場合、トランジスタＴｒ１がオンに切り換わるベース−エミッタ間電圧が、トランジスタＴｒ２がオンに切り換わるベース−エミッタ間電圧より大きくなる。このためトランジスタＴｒ１のオフからオンへの切り換えは、トランジスタＴｒ２のオフからオンへの切り換えよりも遅延する。特に、信号Ｖｓｗ１は遅延回路３５により遅延された信号であるため、トランジスタＴｒ１のオフからオンへの切り換えは、遅延回路３５がない場合よりも、さらに遅延する。

次に、トランジスタＴｒ１の切り換わりの遅延によって生じる問題について説明する。図７は比較例に係る増幅回路のタイミングチャートのシミュレーション結果を例示する図である。チャートは上から順に、電流Ｉｃ１及びＩｃ２、信号Ｖｓｗ１＋の電位、並びにトランジスタＴｒ１のベース電位Ｔｒ１＿Ｂ、を示す。電流Ｉｃ１は実線で、電流Ｉｃ２は破線で図示した。

図７に示すように、トランジスタＴｒ１の切り換えの遅れにより、制御回路２０の時定数の制御が困難になることがある。このことについて詳しく説明する。上段のチャートに示すように、時間ｔ８において電流Ｉｃ２が立ち上がる。時間ｔ８より遅い時間ｔ９において電流Ｉｃ１が立ち上がる。電流Ｉｃ１の立ち上がりは電流Ｉｃ２の立ち上がりよりも遅くなる。このことは図６と同様である。電流Ｉｃ２が立ち上がることにより、図２に示した保持回路２５が備える容量Ｃ１からトランジスタＴｒ２へと電流が流れることがある。この場合、ノードＮｔｉａ２において電圧降下が発生する。ノードＮｔｉａ２において電圧降下が発生すると、差動増幅器２２に入力する信号Ｖｔｉａ２の電圧が低下する。信号Ｖｔｉａ２の電圧が下がることにより、差動増幅器２２が出力し、時定数制御回路３０に入力する制御信号Ｖａｇｃの電圧も低下する。制御信号Ｖａｇｃの電圧降下の大きさが、時定数制御回路３０が備えるヒステリシス・コンパレータのヒステリシス幅より大きい場合、時定数制御回路３０の出力信号はハイにならず、ローに戻ることがある。この結果、図７の中段に示すように、遅延回路３５の出力信号Ｖｓｗ１＋がハイからローに戻る。このため、図７の下段に示すようにトランジスタＴｒ１のベース電位Ｔｒ１＿ｂも、大きくなった後に小さな値に戻る。トランジスタＴｒ１のコレクタ電流Ｉｃ１は、ベース電位Ｔｒ１＿ｂの上昇に伴い立ち上がった後、ベース電位Ｔｒ１＿ｂの低下に伴い減少する。つまり、比較例に係る増幅回路１００では、発振が起こる。発振が発生した場合、制御回路２０の時定数の制御が困難になり、信号の受信及び利得制御が適切に行われない可能性がある。

図２に示す遅延回路３５を取り外すことにより、信号Ｖｓｗ１＋の立ち上がりを速くすることができる。これにより、トランジスタＴｒ２がオンになる時間ｔ６とトランジスタＴｒ１がオンになる時間ｔ１２との差を小さくすることができる。しかしながら図３において説明したように、自動利得制御を安定して行うためには、遅延回路３５を設けることが好ましい。以下、このような課題を解決する実施例について説明する。

図面を用いて、本発明の実施例について説明する。実施例１は信号の立ち上がりを急峻にする回路を用いる例である。図８は、実施例１に係る増幅回路１００ａを例示する回路図である。

図８に示すように、実施例１に係る増幅回路１００ａは、遅延回路３５とスイッチ回路２００との間にアンプ３００を備える。アンプ３００には、遅延回路３５から出力された信号Ｖｓｗ１がノードＮｄｅｌ１を介して入力する。アンプ３００は信号Ｖｓｗ１を増幅して信号Ｖｓｗ２を生成し、ノードＮｄｅｌ２を介してスイッチ回路２００に出力する。アンプ３００のゲインは１より大きい。他の構成は図２と同じである。

図９は、実施例１に係る増幅回路１００ａを例示する回路図であり、遅延回路３５、及びアンプ３００を詳細に例示したものである。

図９に示すように、遅延回路３５は抵抗Ｒ２３、抵抗Ｒ２４、及び容量Ｃ２を備える。アンプ３００は、トランジスタ３０２、トランジスタ３０４、トランジスタ３０６及びトランジスタ３０８、抵抗Ｒ２５、抵抗Ｒ２６、抵抗Ｒ２７、抵抗Ｒ２８及び抵抗Ｒ２９、並びに電流源３１０、電流源３１２及び電流源３１４を備える。なお図２では時定数制御回路３０は不平衡出力端子を備えているが、図９のように時定数制御回路３０は平衡出力端子を備えるとしてもよい。

遅延回路３５が備える抵抗Ｒ２３の一端には、ノードＮｈｙ＋を介して、時定数制御回路３０の一方の出力端子が接続されている。抵抗Ｒ２４の一端には、ノードＮｈｙ−を介して時定数制御回路３０の他方の出力端子が接続されている。抵抗Ｒ２３の他端には容量Ｃ２の一端、及びノードＮｄｅｌ１＋が接続されている。ノードＮｄｅｌ１＋には、アンプ３００が備えるトランジスタ３０２のベースが接続されている。抵抗Ｒ２４の他端には、容量Ｃ２の他端及びノードＮｄｅｌ１−が接続されている。ノードＮｄｅｌ１−は、アンプ３００が備えるトランジスタ３０４のベースと接続されている。遅延回路３５には、ノードＮｈｙ＋を介して時定数制御回路３０の出力信号Ｖｓｗ０＋、及びノードＮｈｙ−を介して時定数制御回路３０の出力信号Ｖｓｗ−が入力する。また遅延回路３５は、ノードＮｄｅｌ１＋を介して出力信号Ｖｓｗ１＋、及びノードＮｄｅｌ１−を介して出力信号Ｖｓｗ１−をアンプ３００に出力する。

アンプ３００が備える抵抗Ｒ２５の一端は、電源Ｖｃｃ、トランジスタ３０６のコレクタ、及びトランジスタ３０８のコレクタに接続されている。抵抗Ｒ２５の他端は、抵抗Ｒ２６の一端及び抵抗Ｒ２７の一端に接続されている。抵抗Ｒ２６の他端は、トランジスタ３０２のコレクタ及びトランジスタ３０８のベースに接続されている。トランジスタ３０２のエミッタは抵抗Ｒ２８の一端に接続されている。抵抗Ｒ２７の他端は、トランジスタ３０４のコレクタ及びトランジスタ３０６のベースに接続されている。トランジスタ３０４のエミッタは抵抗Ｒ２９の一端に接続されている。抵抗Ｒ２８の他端、及び抵抗Ｒ２９の他端は電流源３１０の一端に接続されている。トランジスタ３０６のエミッタは電流源３１２の一端に接続されている。トランジスタ３０８のエミッタは電流源３１４の一端に接続されている。電流源３１０、電流源３１２、及び電流源３１４の各々の他端は電源Ｖｅｅに接続されている。トランジスタ３０６のエミッタと電流源３１２の一端との間にはノードＮｄｅｌ２＋が設けられている。トランジスタ３０８のエミッタと電流源３１４の一端との間にはノードＮｄｅｌ２−が設けられている。

つまりアンプ３００には、ノードＮｄｅｌ１＋から信号Ｖｓｗ１＋が入力し、ノードＮｄｅｌ１−から信号Ｖｓｗ１−が入力する。またアンプ３００は、ノードＮｄｅｌ２＋から信号Ｖｓｗ２＋を、またノードＮｄｅｌ２−から信号Ｖｓｗ２−を、それぞれスイッチ回路２００に出力する。実施例１におけるスイッチ回路２００のノードＮｄｅｌ２＋とノードＮｄｅｌ２−との各々は、比較例におけるスイッチ回路２００のノードＮｄｅｌ１＋とノードＮｄｅｌ１−との各々に対応する。すなわち、スイッチ回路２００が備えるトランジスタＴｒ１とトランジスタＴｒ２とは、信号Ｖｓｗ２＋に基づく信号がベースに入力されることに応じて、オフからオンへの切り換えを行う。

次に実施例１における増幅回路の動作について説明する。図１０は実施例１に係る増幅回路のタイミングチャートを例示する模式図である。チャートは上から順に、信号Ｖｓｗ１＋の電位及びＶｓｗ２＋の電位、電流Ｉｃ１及び電流Ｉｃ２、並びに信号Ｖａｇｃ及びＶｒｅｆ２を表す。上段のチャートではＶｓ１＋を破線で、Ｖｓｗ２＋を実線で図示した。中段のチャートでは、Ｉｃ１を実線で、Ｉｃ２を破線で図示した。また下段のチャートではＶａｇｃを実線で、Ｖｒｅｆ２を破線で図示した。

図１０の下段に示すように、時間ｔ１０において、時定数制御回路３０を構成するヒステリシス・コンパレータの参照信号Ｖｒｅｆ２の切り換えにより、参照信号Ｖｒｅｆ２の電位が低下する。図１０の上段に示すように、実施例１における信号Ｖｓｗ２＋は、比較例における信号Ｖｓｗ１＋よりも立ち上がりが急峻である。つまりアンプ３００は遅延回路３５の出力信号Ｖｓｗ１＋を増幅し、立ち上がりを急峻にした信号Ｖｓｗ２＋を出力する。信号Ｖｓｗ２＋は、時間ｔ１１において電圧Ｖ２に達した後、時間ｔ７よりも早い時間である時間ｔ１２おいてに電圧Ｖ１に達する。つまり、時間ｔ１１においてトランジスタＴｒ２はオフからオンに切り換わり、時間ｔ１２においてトランジスタＴｒ１はオフからオンに切り換わる。なお時間の関係は、ｔ６＜ｔ１１＜ｔ１２＜ｔ７である。つまり実施例１においては、トランジスタＴｒ１がオフからオンに切り換わる時間が、トランジスタＴｒ２がオフからオンに切り換わる時間に近づく。言い換えれば、トランジスタＴｒ２のオフからオンへの切り換えの後、トランジスタＴｒ１のオフからオンへの切り換えまでの遅延時間ｔ１２−ｔ１１が、比較例における遅延時間ｔ７−ｔ６よりも短くなる。

つまりアンプ３００により、信号Ｖｓｗ２＋の立ち上がりは、信号Ｖｓｗ１＋よりも急峻になる。このため、図１０の中段に示すようにトランジスタＴｒ１がオフからオンに切り換わる時間が、トランジスタＴｒ２がオフからオンに切り換わる時間に近づく。上述のように、トランジスタＴｒ１及びトランジスタＴｒ２がオンになることで、スイッチ回路２００はオンになる。つまり、信号Ｖｓｗ２＋の立ち上がりが急峻であることにより、スイッチ回路２００が速やかにオンになる。言い換えれば、アンプ３００により、スイッチ回路２００がノードＮ１にコピー電位Ｖｔｉａｃを出力するまでの時間が速まる。このことにより、保持回路２５からトランジスタＴｒ２に電流が流れることが抑制される。つまりノードＮｔｉａ２における電圧降下も抑制される。電圧降下が抑制されることで、差動増幅器２２に入力する信号Ｖｔｉａ２の電圧が比較例の場合よりも大きくなり、さらに時定数制御回路３０に入力する制御信号Ｖａｇｃの電圧も大きくなる。結果的に、制御信号Ｖａｇｃと参照信号Ｖｒｅｆ２との差が大きくなり、図中に矢印で示すように、発振に対するマージンが大きくなる。この結果、時定数制御回路３０の出力信号Ｖｓｗ０はハイを維持する。Ｖｓｗ０がハイであることに伴い、信号Ｖｓｗ１及びＶｓｗ２もハイを維持する。つまり、電圧降下による増幅回路の発振が抑制される。

実施例１によれば、アンプ３００が信号Ｖｓｗ２＋の立ち上がりを急峻にすることにより、トランジスタＴｒ１がオフからオンに切り換わる時間を、トランジスタＴｒ２がオフからオンに切り換わる時間に近づけることができる。この結果、発振を抑制し、かつ制御回路２０の時定数の制御を行うことで、信号の受信及び利得制御を適切に行う増幅回路を実現することができる。

トランジスタＴｒ１のオフからオンへの切り換えを速めるためには、信号Ｖｓｗ２＋の立ち上がりを急峻にして、信号Ｖｓｗ１＋よりも立ち上がりを速めることが好ましい。信号Ｖｓｗ２＋の立ち上がりを急峻にするためには、アンプ３００のゲインは１より大きいことが好ましい。またアンプ３００は差動増幅回路としたが、差動増幅回路以外の増幅回路を用いてもよい。

実施例２は、分流回路を用いる例である。図１１は実施例２に係る増幅回路が備えるスイッチ回路を例示する回路図である。

図１１に示すように、スイッチ回路２００ａは、スイッチ回路２００に分流回路４００を追加したものである。分流回路４００は、抵抗Ｒ３０、抵抗Ｒ３１及びトランジスタ４０２（第７トランジスタ）を備える。抵抗Ｒ３０の一端は第１電源Ｖｃｃに接続されている。抵抗Ｒ３０の他端はトランジスタ４０２のコレクタに接続されている。トランジスタ４０２のエミッタは抵抗Ｒ３１の一端に接続されている。抵抗Ｒ３１の他端は、抵抗Ｒ９の他端、抵抗Ｒ１４の他端、及び電流源２１０（第２電流源）の一端に接続されている。他の構成は、図５の構成と同じである。

トランジスタ４０２のベースは、抵抗Ｒ１７の一端が接続されている。つまり、トランジスタ５６のベース、及びトランジスタ４０２のベースには、時定数制御回路３０から出力され、かつ遅延回路３５の出力信号Ｖｓｗ１＋が、ノードＮｄｅｌ１＋及び抵抗Ｒ１７を介して入力される。

信号Ｖｓｗ１＋がハイになると、トランジスタ５６及びトランジスタ４０２はオンになる。トランジスタ５６に電流Ｉａが、トランジスタ４０２に電流Ｉｂがそれぞれ流れる。分流回路４００に電流Ｉｂが流れるため、スイッチ回路２００ａにおいてトランジスタ５６に流れる電流Ｉａは、図５に示したスイッチ回路２００の場合よりも小さくなる。つまり図５のスイッチ回路２００と図１０のスイッチ回路２００ａとで、信号Ｖｓｗ１＋の電位が同じであっても、電流Ｉａは小さくなる。また、抵抗Ｒ６、トランジスタ５４、及び抵抗Ｒ８に流れる電流Ｉｄも小さくなる。

トランジスタＴｒ１のベース電位Ｔｒ１＿ｂは、第１電源電圧Ｖｃｃから電流Ｉｄによる電圧降下を引いた、Ｖｃｃ−Ｉｄ×Ｒ６に大きく依存する（Ｒ６は抵抗Ｒ６の抵抗値）。電流Ｉｄが小さくなることで、電圧降下も小さくなる。この結果、ベース電位Ｔｒ１＿ｂは大きくなる。次に、ベース電位Ｔｒ１＿ｂ、電流Ｉａ、及び電流Ｉｂのそれぞれの計算したシミュレーションの結果について説明する。

図１１に示したスイッチ回路２００ａにおいて、抵抗Ｒ３０の大きさを変化させ、ベース電位Ｔｒ１＿ｂ、電流Ｉａ、及び電流Ｉｂを計算したものである。図１２（ａ）から図１２（ｃ）は信号Ｖｓｗ１＋の電位を変動させた際のシミュレーションの結果である。図１２（ａ）は信号Ｖｓｗ１＋と電流Ｉａとの関係を例示する図であり、図１２（ｂ）は信号Ｖｓｗ１＋と電流Ｉｂとの関係を例示する図であり、図１２（ｃ）は信号Ｖｓｗ１＋とトランジスタＴｒ１のベース電位との関係を例示する図である。

図１２（ａ）から図１２（ｃ）それぞれの横軸は信号Ｖｓｗ１＋の電位を表す。図１２（ａ）の縦軸は電流Ｉａを表す。図１２（ｂ）の縦軸は電流Ｉｂを表す。図１２（ｃ）の縦軸はトランジスタＴｒ１のベース電位Ｔｒ１＿ｂを表す。また各図において、抵抗Ｒ３０の大きさが１０００Ωである場合の計算結果を破線、抵抗Ｒ３０の大きさが２５０Ωである場合の計算結果を実線で示した。

図１２（ａ）及び図１２（ｂ）に示すように、信号Ｖｓｗ１＋の電位の上昇に伴い、電流Ｉａ及び電流Ｉｂは大きくなった。また、分流回路４００が備える抵抗Ｒ３０の大きさが２５０Ωである場合（図中の実線）は、抵抗Ｒ３０の大きさが１０００Ωの場合（図中の破線）よりも、電流Ｉｂは大きくなり、かつ電流Ｉａは小さくなった。

図１２（ｃ）に示すように、信号Ｖｓｗ１＋の電位の上昇に伴い、トランジスタＴｒ１のベース電位Ｔｒ１＿ｂは上昇し、約２．８Ｖまで上昇した。前述のように、信号Ｖｓｗ１＋がローの場合、トランジスタＴｒ１のベース電位Ｔｒ１＿ｂはＶｂ＋Ｖｂｅと表される。この場合、トランジスタＴｒ１はオフである。一方、信号Ｖｓｗ１＋がハイの場合、Ｔｒ１＿ｂはＶｔｉａとなり、トランジスタＴｒ１はオンに切り換わる。つまり、信号Ｖｓｗ１＋の電位の上昇により、トランジスタＴｒ１はオンに切り換わる。抵抗Ｒ３０の大きさが２５０Ωである場合、抵抗Ｒ３０の大きさが１０００Ωの場合よりも、より小さい電位の信号Ｖｓｗ１＋において、ベース電位Ｔｒ１＿ｂは急峻に立ち上がった。これは上述のように、電流Ｉａが小さくなり、抵抗Ｒ６における電圧降下が小さくなったためである。つまり、抵抗Ｒ３０を小さな抵抗として、電流Ｉａと電流Ｉｂとの分流比Ｉｂ／Ｉａを大きくすることで、ベース電位Ｔｒ１＿ｂの増加は速くなる。言い換えれば、トランジスタＴｒ１がオフからオンに切り換わる時間が速くなる。

次にトランジスタＴｒ１及びトランジスタＴｒ２それぞれの切り換わりについて説明する。図１３は実施例２に係る増幅回路のタイミングチャートのシミュレーション結果を例示する図である。トランジスタＴｒ１のコレクタ電流Ｉｃ１は実線、トランジスタＴｒ２のコレクタ電流Ｉｃ２は破線で図示する。下段のチャートは、上段のチャートよりも、分流比Ｉｂ／Ｉａを大きくしたものである。

図１３の上段に示すように、分流比Ｉｂ／Ｉａが小さい場合、時間ｔ１３において電流Ｉｃ２が立ち上がる。時間ｔ１３より遅い時間である時間ｔ１４において電流Ｉｃ１が立ち上がる。これに対し図１３の下段に示すように、分流比Ｉｂ／Ｉａが大きい場合、時間ｔ１３より遅くかつ時間ｔ１４より早い時間である時間ｔ１５において電流Ｉｃ１が立ち上がる。つまり、分流比Ｉｂ／Ｉａを大きくすることで、トランジスタＴｒ１がオフからオンに切り換わる時間を、トランジスタＴｒ２がオフからオンに切り換わる時間に近づけることができる。

実施例２によれば、分流回路４００を設け、分流回路４００に電流Ｉｂが流れ、電流Ｉａが小さくなることにより、トランジスタＴｒ１のオフからオンへの切り換えが速くなる。この結果、発振を抑制し、かつ制御回路２０の時定数の制御を行うことで、信号の受信及び利得制御を適切に行う増幅回路を実現することができる。特に図１３に示すように、電流Ｉａと電流Ｉｂとの分流比Ｉｂ／Ｉａを大きくすることで、トランジスタＴｒ１のオフからオンへの切り換えを、より速めることができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

フォトダイオード ２
増幅器 １０
差動回路 １４
制御回路 ２０
保持回路 ２５，６５
時定数制御回路 ３０
遅延回路 ３５
バイパス回路 ４０
差動回路 ５０，６０
増幅回路 １００，１００ａ
スイッチ回路 ２００，２００ａ
電流源 ２１０，２１２，２１４，２１６
アンプ ３００
分流回路 ４００
容量 Ｃ１
ノード Ｎ１，Ｎｔｉａ２
抵抗 Ｒ１，Ｒ３
トランジスタ Ｔｒ１，Ｔｒ２，Ｔｒ３，５２，５４，５６，４０２

Claims (11)

1. 入力信号を増幅する増幅器と、
   前記増幅器から出力された出力信号を、時定数に基づいて平均化して制御信号を生成するとともに、第１の時定数と、前記第１の時定数より大きい第２の時定数との間で前記時定数を切り換え可能な制御回路と、
   前記制御信号に基づいて、前記制御回路の時定数を制御するための時定数制御信号を生成する時定数制御回路と、
   前記時定数制御信号を遅延させる遅延回路と、
   前記制御回路に接続された第１ノードを有し、前記遅延回路により遅延された時定数制御信号に基づく信号が入力されることに応じて、前記出力信号の電位を参照して生成された、前記出力信号と同等の電位を有するコピー電位を前記第１ノードに出力することで、前記制御回路の時定数を前記第２の時定数から前記第１の時定数に切り換え、
   前記第１ノードをフローティングとすることで、前記制御回路の時定数を前記第２の時定数から前記第１の時定数に切り換える前記スイッチ回路と、
   前記スイッチ回路が前記第１ノードに前記コピー電位を出力するまでの時間を速める加速回路と、
   前記制御信号に基づいて、前記入力信号をバイパスするバイパス回路と、を具備することを特徴とする増幅回路。
2. 前記スイッチ回路は、第１トランジスタと第２トランジスタとを有し、
   前記第１ノードは、前記第１トランジスタのエミッタと前記第２トランジスタのコレクタとの間に設けられ、かつ前記第１トランジスタ及び前記第２トランジスタがオンになることに応じて前記第１ノードに前記コピー電位が出力され、
   前記第１トランジスタをオフにするためのベース−エミッタ間電圧は、前記第２トランジスタをオフにするためのベース−エミッタ間電圧より深く、
   前記加速回路は、前記時定数制御信号に基づく信号が入力されることにより前記第１トランジスタがオフからオンに切り換わるまでの時間を、前記第２トランジスタがオフからオンに切り換わるまでの時間に近づけることを特徴とする請求項１記載の増幅回路。
3. 前記第１トランジスタのコレクタには第１電源電圧が印加され、前記第２トランジスタのエミッタには第２電源電圧が印加されることを特徴とする請求項２記載の増幅回路。
4. 前記スイッチ回路は第３トランジスタを有し、
   前記第２トランジスタと前記第３トランジスタとは差動対を形成することを特徴とする請求項２又は３記載の増幅回路。
5. 前記第１トランジスタ及び前記第２トランジスタがオフになることに応じて、前記第１ノードはフローティングになることを特徴とする請求項２から４いずれか一項記載の増幅回路。
6. 前記制御回路は、第１抵抗と、前記第１抵抗より小さい抵抗である第２抵抗と、容量とを有し、
   前記第１抵抗と前記第２抵抗とは並列接続され、前記容量は前記第１抵抗及び前記第２抵抗に直列接続され、
   前記第１抵抗の一端は前記増幅器の出力端子に接続され、前記第２抵抗の一端は前記第１ノードに接続され、前記第１抵抗の他端及び前記第２抵抗の他端は前記容量に接続され、
   前記第１抵抗及び前記第２抵抗と前記容量との間に設けられた第２ノードから出力される、前記出力信号を平均化した信号に基づいて、前記制御信号を出力することを特徴とする請求項１から５いずれか一項記載の増幅回路。
7. 前記第２トランジスタのエミッタに接続された第１電流源を備えることを特徴とする請求項２から６いずれか一項記載の増幅回路。
8. 前記加速回路は、前記遅延回路により遅延された時定数制御信号の立ち上がりを急峻にする回路であり、
   前記第１トランジスタ及び前記第２トランジスタは、前記加速回路を介して入力される時定数制御信号に基づく信号がベースに入力されることに応じて、オンとオフとの切り換えを行うこと特徴とする請求項２から７いずれか一項記載の増幅回路。
9. 前記加速回路は、前記遅延回路により遅延された時定数制御信号が入力する、ゲインが１以上のアンプであることを特徴とする請求項８記載の増幅回路。
10. 前記スイッチ回路は、第４トランジスタと、前記第４トランジスタと並列接続された第５トランジスタと、コレクタが前記第４トランジスタのエミッタ及び前記第５トランジスタのエミッタと直列接続された第６トランジスタと、を含む差動回路を有し、
    前記加速回路は、前記差動回路と並列接続された第７トランジスタを含み、
    前記第６トランジスタのベース及び前記第７トランジスタのベースには、前記遅延回路により遅延された時定数制御信号が入力し、
    前記第４トランジスタのベースには、前記増幅器から出力された出力信号が入力し、
    前記第４トランジスタのコレクタ、前記第５トランジスタのコレクタ及び前記第７トランジスタのコレクタには、第３電源電圧が印加され、前記第６トランジスタのエミッタ、及び前記第７トランジスタのエミッタには、第４電源電圧が印加され、
    前記差動回路は、前記第４トランジスタのベースに入力される前記出力信号の電位のコピー電位を出力するボルテージフォロワ回路であることを特徴とする請求項１から７いずれか一項記載の増幅回路。
11. 前記第６トランジスタのエミッタ及び前記第７トランジスタのエミッタに接続された第２電流源を備えることを特徴とする請求項１０記載の増幅回路。

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