JP5480791B2 - オン抵抗値が改善された半導体デバイス - Google Patents

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Description

一般的な高電圧パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のオン抵抗値は、電圧維持ドリフトゾーンの抵抗値によって決まる。ドリフトゾーンの耐圧特性は一般に、その厚さとドープ量によって決まる。耐圧を高めるには、一般にドリフトゾーンのドープ量を落とし、層の厚さを増す。このため、一般的なトランジスタのオン抵抗値は、その耐圧特性の関数として必要以上に強く高められている。６００Ｖのトランジスタの場合、たとえば、全オン抵抗値の９５％を超えてドリフトゾーンが担っている。よって、パワーＭＯＳＦＥＴの性能を改善するには、ドリフト領域の抵抗値を下げなければならない。
これらの理由および他の理由で、本発明に対する需要がある。
一実施形態は、半導体デバイスを提供するものである。この半導体デバイスは、ソースと、ドレインと、ソースとドレインとの間に電流を選択的に流せるように構成されたゲートとを含む。また、この半導体デバイスは、ソースとドレインとの間にドリフトゾーンを含み、ドリフトゾーンには第１のフィールドプレートが隣接している。この半導体デバイスは、第１のフィールドプレートを、ドリフトゾーンに隣接する誘電層の界面に近い誘電層内の電荷およびドリフトゾーンから電気的に分離する誘電層を含む。
添付の図面は、実施形態についての理解をさらに深められるよう含まれているものであり、本明細書に組み込まれてその一部をなす。図面は、実施形態を示し、説明部分と併せて実施形態の原理を説明するものである。他の実施形態および実施形態の意図した多くの利点については、以下の詳細な説明を参照して一層よく理解できるため、容易に明らかになろう。図面に描かれた要素はかならずしも相対的な縮尺で示されているわけではない。同様の参照符号は対応する類似の部品を示す。
パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 ドレインおよびトレンチを含む基板の一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷の一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷、第２の誘電材料層の一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷、第２の誘電材料層、ハードマスク材料層の一実施形態の断面図を示す。 第２の誘電材料層の一部、正電荷の一部、第１の誘電材料層の一部をエッチングした後のドレイン、基板、誘電材料層、正電荷、ハードマスク材料層の一実施形態の断面図を示す。 ドレイン、基板、誘電材料層、正電荷、フィールドプレートの一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷、エッチストップ材料層の一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷、エッチストップ材料層、シリコン層、第２の誘電材料層の一実施形態の断面図を示す。 ドレイン、基板、第１の誘電材料層、正電荷、エッチストップ材料層、シリコン層、第２の誘電材料層、ハードマスク材料層の一実施形態の断面図を示す。 第２の誘電材料層とシリコン層の一部分とをエッチングした後のドレイン、基板、第１の誘電材料層、正電荷、エッチストップ材料層、シリコン層、ハードマスク材料層の一実施形態の断面図を示す。 シリコン層酸化後のドレイン、基板、第１の誘電材料層、正電荷、エッチストップ材料層、第３の誘電材料層の一実施形態の断面図を示す。 ドレイン、基板、誘電材料層、正電荷、フィールドプレートの一実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。 パワーＭＯＳＦＥＴの別の実施形態の断面図を示す。
以下の詳細な説明では、本明細書の一部をなす添付の図面を参照する。同図には、本発明を実施できる例示として特定の実施形態を示してある。これに関して、「頂部」「底部」「前」「後」「前縁」「後縁」などの方向を示す表現は、説明の対象となる図の向きを基準に用いられる。実施形態の構成要素は多数の異なる向きで位置決め可能であるため、方向を示す表現は例示目的で用いられているものであり、何ら限定するものではない。本発明の範囲を逸脱することなく他の実施形態を利用してもよく、構造的または論理的な変更をほどこしてもよい旨は理解できよう。したがって、以下の詳細な説明は限定的な意味で解釈されることがなく、本発明の範囲は添付の特許請求の範囲によって規定される。
本明細書に記載のさまざまな例示的実施形態の特徴を互いに組み合わせてもよい（そうでない旨を特に明記した場合を除く）旨は、理解できよう。
以下の実施形態は、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を例に図示して説明するものであるが、これらの実施形態はドーピングおよび電荷が逆のｐチャネルＭＯＳＦＥＴにも適用可能である。
図１は、パワーＭＯＳＦＥＴ１００ａの一実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ａは、ドレイン１０２と、ドープされた基板１０４と、フィールドストップ領域１０６と、ドリフトゾーン１０８と、正電荷１１０と、誘電材料１１２と、フィールドプレート１１４と、チャネルまたは本体領域１１６と、ゲート１１８と、本体コンタクト領域１２０と、ソース領域１２２と、誘電材料１２６およびオプショナルな誘電材料１２４と、ソースコンタクト１２８と、ゲートコンタクト１３０とを含む。一実施形態では、正電荷１１０がドリフトゾーン１０８での垂直方向の蓄積チャネルとなり、そのキャリア密度は約１０１１／ｃｍ２を上回る。垂直方向の蓄積チャネルは、正電荷１１０を含まない一般的なパワーＭＯＳＦＥＴよりもオン抵抗値を小さくする。
一実施形態では、ドレイン１０２は、Ｃｕ、Ａｌ、Ｗまたは別の好適な伝導性材料を含む。ドレイン１０２の頂部はドープされた基板１０４の底部と接触している。一実施形態では、ドープされた基板１０４が、ｎ＋ドープされたＳｉまたは別の好適な半導体材料を含む。ドープされた基板１０４の頂部の第１の部分がフィールドストップ層１０６の底部と接触する。一実施形態では、フィールドストップ層１０６を使用せず、ドープされた基板１０４の頂部の第１の部分がドリフトゾーン１０８の底部と接触する。ドープされた基板１０４の頂部の第２の部分は、誘電材料１１２の底部と接触してもよい。
一実施形態では、誘電材料１１２は、ＳｉＯ２または別の好適な誘電材料を含む。誘電材料１１２内には、好ましくはドリフトゾーン１０８、フィールドストップ領域１０６、ドープされた基板１０４と隣接する誘電材料１１２の外面または界面付近に、正電荷１１０が存在する。一実施形態では、正電荷１１０が、Ｃｓまたは別の好適な陽性材料によって得られる。誘電材料１１２は、フィールドプレート１１４の頂部、底部、側壁と接触し、フィールドプレート１１４をドリフトゾーン１０８およびゲート１１８から電気的に分離する。一実施形態では、フィールドプレート１１４が、ポリシリコンまたは別の好適な伝導性材料を含む。
ドリフトゾーン１０８は、誘電材料１１２を横方向に囲む。一実施形態では、ドリフトゾーン１０８が、ｎドープされたＳｉを含む。ドリフトゾーン１０８の頂部は、チャネル領域１１６の底部と接触する。一実施形態では、チャネル領域１１６がｐ＋ドープされたＳｉを含む。チャネル領域１１６の頂部は、本体コンタクト領域１２０およびソース領域１２２の底部と接触する。一実施形態では、本体コンタクト領域１２０がｐ＋ドープされたＳｉを含む。一実施形態では、ソース領域１２２はｎ＋ドープされたＳｉを含む。
誘電材料１２４は、ソース領域１２２をゲート１１８から電気的に分離する。一実施形態では、誘電材料１２４が、ＳｉＯ２、ＳｉＮまたは別の好適な誘電材料を含む。図１に示すような誘電材料１２６とは異なる誘電材料１２４は任意であり、誘電材料１２４と１２６が同一で区別できないものであってもよい。本体コンタクト領域１２０の頂部とソース領域１２２が、ソースコンタクト１２８の底部と接触する。一実施形態では、ソースコンタクト１２８が、Ｃｕ、Ａｌ、Ｗまたは別の好適なコンタクト材料を含む。ソースコンタクト１２８は、ソース信号経路１３２によって互いに電気的に連結されている。一実施形態では、フィールドプレート１１４がソース信号経路１３２と電気的に連結されている。
一実施形態では、ゲート１１８がポリシリコンまたは別の好適な伝導性材料を含む。ゲート１１８の頂部は、ゲートコンタクト１３０の底部と接触する。一実施形態では、ゲートコンタクト１３０が、Ｃｕ、Ａｌ、Ｗまたは別の好適な伝導性材料を含む。誘電材料１２６は、ソースコンタクト１２８およびゲートコンタクト１３０を横方向に囲む。一実施形態では、誘電材料１２６が、ＳｉＯ２、ＳｉＮまたは別の好適な誘電材料を含む。
一実施形態では、Ｃｓまたは別の好適な陽性材料を誘電層上で成膜し、誘電材料１１２内に正電荷１１０を得る。別の実施形態では、Ｃｓまたは別の好適な陽性材料を誘電材料１１２に埋め込んで、正電荷１１０を得る。正電荷１１０は、好ましくは誘電材料１１２とドリフトゾーン１０８との間の界面付近であるが、ドリフトゾーン１０８を通る蓄積チャネルでのキャリア移動度の低下を防ぐために好ましくは界面ではない部分で提供される。正電荷１１０とドリフトゾーン１０８との間の距離は、好ましくは一般的な運動エネルギーを持つキャリアが、正電荷１１０の中和ができないようにトンネルする確率が低くなるよう選択される。一実施形態では、正電荷１１０は、ドリフトゾーン１０８に隣接して存在し、チャネル領域１１６には影響しない。このため、正電荷１１０によって表面の電荷密度が増すと、パワーＭＯＳＦＥＴ１００ａのオン抵抗値が小さくなる。別の実施形態では、ｐチャネルＭＯＳＦＥＴの場合、正電荷が負電荷に置き換えられる。
誘電材料１１２がＳｉＯ２である一実施形態では、誘電材料１１２を横切る電圧（Ｕ）が１０Ｖ、誘電材料１１２の厚さ（ｄＯｘｉｄｅ）が８０ｎｍの場合における蓄積チャネルの電荷（Ｑ）は、以下の式で与えられる。
Figure 0005480791
式中、
ｅ０は素電荷であり、
Ｃは誘電材料１１２の容量であり、
εＯｘｉｄｅはＳｉＯ２の比誘電率であり、
ε０は真空の誘電率である。
ブロッキング状態では、フィールドプレート１１４が正電荷１１０を補償する。一実施形態では、ソース電位をフィールドプレート１１４に印加し、誘電材料１１２の厚さは安定性を保つのに十分である。一実施形態では、最大許容電界強度が約２ＭＶ／ｃｍ、耐圧特性が約２００Ｖで、誘電材料１１２の厚さが少なくとも約１μｍ（少なくともドープされた基板１０４の付近）である。したがって、一実施形態では、正電荷１１０によって得られる電荷密度３・１０１２／ｃｍ２の場合、Ｕは以下のようにして求められる。
Figure 0005480791
オン状態での動作時、ゲート１１８は、ソースコンタクト１２８とドレイン１０２との間の、チャネル領域１１６、ドリフトゾーン１０８、フィールドストップ領域１０６ならびに、ドープされた基板１０４に電流を流すよう選択される。オン状態では、正電荷１１０がドリフトゾーン１０８に、垂直方向の蓄積領域を生成し、これによって一般的なパワーＭＯＳＦＥＴよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート１１４が正電荷１１０を補償し、これによってドーピングおよび／またはドリフト領域での固定正電荷量が同一の一般的なパワーＭＯＳＦＥＴよりも耐圧が高くなる。
図２は、パワーＭＯＳＦＥＴ１００ｂの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ｂは、誘電材料１１２およびフィールドプレート１１４に代えてパワーＭＯＳＦＥＴ１００ｂの誘電材料１１３およびフィールドプレート１１５を用いること以外は、図１を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ａと同様である。この実施形態では、ゲート１１８付近で広くなり、ドレイン１０２付近で狭くなるようフィールドプレート１１５にテーパを形成する。誘電材料１１３は、テーパ付きのフィールドプレート１１５の底部および側壁と接触し、テーパ付きのフィールドプレート１１５をドリフトゾーン１０８およびゲート１１８から電気的に分離する。誘電材料１１３は、誘電材料１１３がゲート１１８付近で薄く、ドレイン１０２付近で厚くなるように、厚さを少しずつ増してある。チャネル領域１１６付近のドリフトゾーン１０８の電位はドレイン１０２付近の電位より低いため、誘電材料１１３の厚さをドレイン１０２に向かって少しずつ厚くして、パワーＭＯＳＦＥＴ１００ｂの耐圧特性を改善している。
別の実施形態では、誘電材料１１３は、厚さが段階的に移行するのではなく階段状に厚くなる。この場合、フィールドプレート１１５は、これに伴って幅がテーパ付きのフィールドプレートで段階的に移行するのではなく階段状に狭くなる。パワーＭＯＳＦＥＴ１００ｂは、図２を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ａと同様に動作する。
以下の図３〜図８は、図２を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ｂなどのパワーＭＯＳＦＥＴの製造方法の一実施形態を示す。
図３は、ドレイン１０２およびトレンチ１４０を含む基板１０３の一実施形態の断面図である。一実施形態では、基板１０３が、ｎ＋ドープされたＳｉ基板１０４と、ｎ＋ドープされたＳｉ基板１０４上のフィールドストップ領域１０６と、フィールドストップ領域１０６上のドリフトゾーン１０８とを含む。別の実施形態では、ドリフトゾーン１０８がｎ＋ドープされた基板１０４上にある形で、フィールドストップ領域１０６を除外する。基板１０３をエッチングし、ドリフトゾーン１０８およびフィールドストップ領域１０６を貫通してｎ＋ドープされた基板１０４まで延在するトレンチ１４０を提供する。他の実施形態では、トレンチ１４０はＳｉ基板１０４まで達せず、フィールドストップ領域１０６またはドリフトゾーン１０８で終端する。
図４は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａの一実施形態の断面図を示す。一実施形態では、基板１０３の露出面を熱的に酸化させ、酸化物または第１の誘電材料層１１３ａを得る。別の実施形態では、ＳｉＯ２または別の好適な誘電材料などの誘電材料を基板１０３の露出した部分に成膜し、第１の誘電材料層１１３ａを得る。この場合、第１の誘電材料層１１３ａは、化学気相成長法（ＣＶＤ）、高密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＰＶＤ）、ジェット蒸気成長法（ＪＶＤ）または他の好適な成膜技術を用いて成膜される。
一実施形態では、Ｃｓまたは別の好適な陽性材料を第１の誘電材料層１１３ａ上に成膜し、正電荷１１０ａを得る。陽性材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。別の実施形態では、陽性材料を第１の誘電材料層１１３ａに埋め込んで、正電荷１１０ａを得る。別の実施形態では、ＳｉＯ２第１の誘電材料層１１３ａを硝酸処理して正電荷１１０ａを得る。電荷密度は、正電荷１１０ａの表面濃度に応じて調節可能なものである。
図５は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、第２の誘電材料層１１３ｂの一実施形態の断面図を示す。一実施形態では、第１の誘電材料層１１３ａよりもエッチ速度の高い誘電材料を正電荷１１０ａおよび第１の誘電材料層１１３ａの上に成膜し、第２の誘電材料層１１３ｂを得る。第２の誘電材料層１１３ｂは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。
別の実施形態では、第１の誘電材料層１１３ａと同一の誘電材料を正電荷１１０ａおよび第１の誘電材料層１１３ａ上に成膜し、誘電材料層を得る。次に、誘電材料層に重イオンをインプラントするか、別の好適な技術でこの誘電材料層に損傷を与え、第２の誘電材料層１１３ｂを得る。別の実施形態では、第２の誘電材料層１１３ｂが２つ以上の誘電層からなり、上層のほうが誘電材料層１１３ａや誘電材料層１１３ｂの下側部分よりもエッチ速度が高い。第２の誘電材料層１１３ｂの表面に損傷を与えるか、エッチ速度がさらに高い材料を加えることで、第２の誘電材料層１１３ｂの表面が第１の誘電材料層１１３ａよりもエッチ速度の高いものとなる。
図６は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、第２の誘電材料層１１３ｂ、ハードマスク材料層１４２の一実施形態の断面図を示す。Ｃまたは別の好適なハードマスク材料などのハードマスク材料を第２の誘電材料層１１３ｂ上に成膜する。ハードマスク材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。次に、ハードマスク材料をリセスエッチングして、トレンチ１４０内で第２の誘電材料層１１３ｂの側壁の一部を露出させ、ハードマスク材料層１４２を得る。
図７は、第２の誘電材料層１１３ｂの一部、正電荷１１０ａの一部、第１の誘電材料層１１３ａの一部をエッチングした後のドレイン１０２、基板１０３、誘電材料層１１３ｃ、正電荷１１０、ハードマスク材料層１４２の一実施形態の断面図を示す。第２の誘電材料層１１３ｂ、正電荷１１０ａ、第１の誘電材料層１１３ａは、好ましくは等方性ウェットエッチを用いてエッチングされる。エッチングプロセスの間、ハードマスク材料層１４２上の第２の誘電材料層１１３ｂの一部、正電荷１１０ａの一部、第１の誘電材料層１１３ａの一部を除去し、トレンチ１４０のドリフトゾーン１０８の側壁の一部を露出させる。ハードマスク材料層１４２に隣接した誘電材料の残りの部分は誘電層１１３ｃを提供するが、その厚さがエッチングによってトレンチ１４０の底部に向かって次第に増している。表面の損傷または厚さおよび／または誘電層１１３ｂの上側部分の材料を調節することで、最終的な誘電層１１３ｃのテーパを調節可能である。別の実施形態では、上述したようなテーパ付きの誘電材料１１３なしで、誘電材料１１３の等方性エッチングを実施せず、ハードマスク材料１４２は、図１に示すようなＭＯＳＦＥＴとなるのちのフィールドプレート材料およびフィールドプレート１１５と同じであってもよい。
図８は、ドレイン１０２、基板１０３、誘電材料層１１３、正電荷１１０、フィールドプレート１１５の一実施形態の断面図を示す。ハードマスク材料層１４２を除去する。一実施形態では、ＳｉＯ２または別の好適な誘電材料などの誘電材料を、基板１０３および誘電材料層１１３ｃの露出した部分に成膜し、誘電材料層を得る。誘電材料層は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。別の実施形態では、この誘電材料層を除外する。
次に、ポリシリコンまたは別の好適な伝導性材料などのフィールドプレート材料を、誘電材料層または基板１０３および誘電材料層１１３ｃの露出した部分の上に成膜する。フィールドプレート材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。フィールドプレート材料をリセスエッチングし、トレンチ１４０内で基板１０３の側壁の一部を露出させ、テーパ付きのフィールドプレート１１５を得る。次に、フィールドプレート１１５および基板１０３の露出した部分の上に誘電材料を成膜または形成し、誘電材料層１１３を得る。別のプロセスを実施して、図１および２を参照して上述および例示したようなチャネル領域１１６、ゲート１１８、本体コンタクト領域１２０、ソース領域１２２、ソースコンタクト１２８、ゲートコンタクト１３０、誘電材料１２４および１２６を得る。
以下の図９〜図１４は、図２を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ｂなどのパワーＭＯＳＦＥＴの製造方法の別の実施形態を示す。始めに、図３および図４を参照して説明および例示したプロセスを実施する。
図９は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、エッチストップ材料層１５０の一実施形態の断面図を示す。Ｓｉ３Ｎ４または別の好適なエッチストップ材料などのエッチストップ材料を第１の誘電材料層１１３ａおよび正電荷１１０ａの上に成膜し、エッチストップ材料層１５０を得る。エッチストップ材料層１５０は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。
図１０は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、エッチストップ材料層１５０、シリコン層１５２ａ、第２の誘電材料層１５４ａの一実施形態の断面図を示す。ポリシリコンまたは非晶質シリコンをエッチストップ材料層１５０の上に成膜し、シリコン層１５２ａを得る。シリコン層１５２ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。一実施形態では、シリコン層１５２ａの一部を熱的に酸化させ、第２の誘電材料層１５４ａを得る。別の実施形態では、ＳｉＯ２または別の好適な誘電材料などの誘電材料をシリコン層１５２ａの上に成膜し、第２の誘電材料層１５４ａを得る。
図１１は、ドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、エッチストップ材料層１５０、シリコン層１５２ａ、第２の誘電材料層１５４ｂ、ハードマスク材料層１５６の一実施形態の断面図を示す。Ｃまたは別の好適なハードマスク材料などのハードマスク材料を、第２の誘電材料層１５４ａの上に成膜する。ハードマスク材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。次に、ハードマスク材料をリセスエッチングし、トレンチ１４０内でハードマスク材料層１５６を得る。第２の誘電材料層１５４ａをエッチングし、トレンチ１４０の外にシリコン１５２ａの一部を露出させ、第２の誘電材料層１５４ｂを得る。
図１２は、第２の誘電材料層１５４ｂおよびシリコン層１５２ａの一部をエッチングした後のドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、エッチストップ材料層１５０、シリコン層１５２ｂ、ハードマスク材料層１５６の一実施形態の断面図を示す。第２の誘電材料層１５４ｂをエッチングする。エッチングプロセスの間、シリコン層１５２ｂが得られるようにシリコン層１５２ａの一部もエッチングする。シリコン層１５２ｂは、トレンチ１４０の底部に向かって厚くなる。
図１３は、シリコン層１５２ｂを酸化させた後のドレイン１０２、基板１０３、第１の誘電材料層１１３ａ、正電荷１１０ａ、エッチストップ材料層１５０、第３の誘電材料層１５２ｃの一実施形態の断面図を示す。ハードマスク材料層１５６を除去する。次に、シリコン層１５２ｂを熱的に酸化させ、酸化物すなわち第３の誘電材料層１５２ｃを得る。
図１４は、ドレイン１０２、基板１０３、誘電材料層１１３、正電荷１１０、フィールドプレート１１５の一実施形態の断面図を示す。ポリシリコンまたは別の好適な伝導性材料などのフィールドプレート材料を第３の誘電材料層１５２ｃの上に成膜する。フィールドプレート材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤまたは他の好適な成膜技術を用いて成膜される。フィールドプレート材料をリセスエッチングし、トレンチ１４０内で基板１０３の側壁の一部を露出させ、テーパ付きのフィールドプレート１１５を得る。
フィールドプレート１１５上にある第３の誘電材料層１５２ｃの一部、正電荷１１０ａの一部、第１の誘電材料層１１３ａの一部も除去する。次に、誘電材料をフィールドプレート１１５および基板１０３の露出した部分の上に成膜または形成し、誘電材料層１１３を得る。別のプロセスを実施して、図１および２を参照して上述および例示したようなチャネル領域１１６、ゲート１１８、本体コンタクト領域１２０、ソース領域１２２、ソースコンタクト１２８、ゲートコンタクト１３０、誘電材料１２４および１２６を得る。
図１５は、パワーＭＯＳＦＥＴ１００ｃの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ｃは、パワーＭＯＳＦＥＴ１００ｃの誘電材料１１３およびフィールドプレート１１５が誘電材料１６０およびフィールドプレート１６２ａ〜１６２ｄに置き換えられたこと以外は、図２を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ｂと同様である。他の実施形態では、他の好適な数のフィールドプレートを用いる。フィールドプレート１６２ａ〜１６２ｄは、好ましくは幅がフィールドプレート１６２ａからフィールドプレート１６２ｄへと狭くなる。
一実施形態では、ソース電位などの一定の電位をそれぞれのフィールドプレート１６２ａ〜１６２ｄに印加する。別の実施形態では、異なる電位をそれぞれのフィールドプレート１６２ａ〜１６２ｄに印加する。別の実施形態では、それぞれのフィールドプレート１６２ａ〜１６２ｄがフロートしている。フィールドプレート１６２ａ〜１６２ｄは、互いに容量的に連結されていてもよいし、抵抗的に連結されていてもよい。純粋に容量的に連結されたフィールドプレート１６２ａ〜１６２ｄの場合、フィールドプレート間の誘電材料１６０は誘電率が高く、漏れ電流が大きくなる可能性がある。純粋に抵抗的に連結されたフィールドプレート１６２ａ〜１６２ｄの場合、分圧器によって個々のフィールドプレートそれぞれに印加される電位によって漏れ電流の低い状態が保証されるが、スイッチング時間が長くなることがある。したがって、容量結合と抵抗結合の組み合わせを用いて高速スイッチング時間と高いインピーダンス分圧器を提供することが可能である。これは、漏れ電流のバランスにつながり、ブロッキング状態での安定した電位条件にもつながるものである。
図１６は、パワーＭＯＳＦＥＴ１００ｄの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ｄは、パワーＭＯＳＦＥＴ１００ｄが負電荷１７０を含むこと以外は、図１を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ａと同様である。Ａｌまたは別の好適な電気陰性材料によって得られる負電荷は、フィールドプレート１１４に隣接する誘電材料１１２の内面または界面付近で誘電材料１１２内に存在する。負電荷１７０は、オフ状態で正電荷１１０を補償する。一実施形態では、誘電層１１２の上に薄いＡｌ２Ｏ３層を成膜して負電荷１７０を得る。Ａｌ２Ｏ３層は、ＡＬＤまたは別の好適な成膜技術で成膜される。薄いＡｌ２Ｏ３層の上に、薄い成膜Ｓｉ材料の堆積または熱的酸化によって、別の薄いＳｉＯ２層を形成する。薄いＡｌ２Ｏ３層からの少量のＡｌを用いてＳｉＯ２をドーピングすると、酸化物の負電荷が生じる。一実施形態では、フィールドプレート１１４を除外し、ＳｉＯ２または別の好適な誘電材料などの誘電材料に置き換える。
図１７は、パワーＭＯＳＦＥＴ１００ｅの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ｅは、パワーＭＯＳＦＥＴ１００ｅが負電荷１７４および正電荷１７６を含む誘電材料層１７２を含み、フィールドプレート１１４を除外したこと以外は、図１６を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ｄと同様である。正電荷１７６は、Ｃｓまたは別の好適な陽性材料によって得られる。正電荷１７６は、ドリフトゾーン１０８に隣接する誘電材料層１７２の表面または界面付近で誘電材料層１７２内に存在する。
負電荷１７４は、Ａｌまたは別の好適な電気陰性材料によって得られる。負電荷１７４は、正電荷１７６と対向する誘電材料層１７２の表面または界面付近で誘電材料１７２内に存在する。オン状態では、正電荷１７６はドリフトゾーン１０８に、垂直方向の蓄積領域を提供し、これによってパワーＭＯＳＦＥＴ１００ｅのオン抵抗値が小さくなる。オフ状態では、負電荷１７４が正電荷１７６を補償し、パワーＭＯＳＦＥＴ１００ｅの耐圧特性が改善される。
図１８は、パワーＭＯＳＦＥＴ１００ｆの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ１００ｆは、パワーＭＯＳＦＥＴ１００ｆがフィールドプレート１７８および１８２と誘電材料１８０とを含むこと以外は、図１７を参照して説明ならびに例示したパワーＭＯＳＦＥＴ１００ｅと同様である。他の実施形態では、他の好適な数のフィールドプレートを用いる。フィールドプレート１７８は、誘電材料１８０によってフィールドプレート１８２から電気的に分離されている。フィールドプレート１７８の頂部はソースコンタクト１２８と接触し、フィールドプレート１７８の側壁は誘電材料層１７２と接触する。フィールドプレート１８２の側壁は誘電材料層１７２と接触する。一実施形態では、フィールドプレート１８２にドレイン電位を印加する。フィールドプレート１７８および１８２は、ブロッキング状態で正電荷１７６をさらに補償する。
図１９は、パワーＭＯＳＦＥＴ２００ａの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ２００ａは、ドレイン２０２、ドープされた基板２０４、ドリフトゾーン２０６、誘電材料２０８、フィールドプレート２１０、ゲート２１２、チャネルまたは本体領域２１４、ソース領域２１６、ソースコンタクト２１８を含む。一実施形態では、誘電材料２０８は、内部に分布した正電荷を含み、オン状態でドリフトゾーン２０６に、垂直方向の蓄積チャネルを提供している。垂直方向の蓄積チャネルは、正電荷を含まない一般的なパワーＭＯＳＦＥＴよりもオン抵抗値を小さくする。
一実施形態では、ドレイン２０２は、Ｃｕ、Ａｌ、Ｗまたは別の好適な伝導性材料を含む。ドレイン２０２の頂部はドープされた基板２０４の底部と接触する。一実施形態では、ドープされた基板２０４が、ｎ＋ドープされたＳｉまたは別の好適な半導体材料を含む。ドープされた基板２０４の頂部はドリフトゾーン２０６の底部と接触する。ドリフトゾーン２０６は、誘電材料２０８の底部および側壁と接触する。一実施形態では、誘電材料２０８は正に荷電し、Ａｌ２Ｏ３、ＳｉＮまたは別の好適な正に荷電した誘電材料を含む。誘電材料２０８は、フィールドプレート２１０の頂部、底部、側壁と接触し、フィールドプレート２１０をドリフトゾーン２０６およびゲート２１２から電気的に分離する。一実施形態では、フィールドプレート２１０は、ポリシリコンまたは別の好適な伝導性材料を含む。
一実施形態では、ドリフトゾーン２０６は、ｎドープされたＳｉを含む。ドリフトゾーン２０６の頂部は、チャネル領域２１４の底部を含む。一実施形態では、チャネル領域２１４がｐ＋ドープされたＳｉを含む。別の実施形態では、誘電材料２０８と隣接したチャネル領域２１４の一部のｐドーピングが、ソースコンタクト２１８の下にある本体またはチャネル領域の部分と比較して有意に低減される。チャネル領域２１４の頂部は、ソースコンタクト２１８およびソース領域２１６の底部と接触する。一実施形態では、ソース領域２１６がｎ＋ドープされたＳｉを含む。一実施形態では、ソースコンタクト２１８がポリシリコンまたは別の好適な伝導性材料を含む。
一実施形態では、電子線照射を用いて誘電材料２０８を正に荷電させた後、アニーリングプロセスを実施する。一実施形態では、アニーリングプロセスを約３５０℃で実施する。別の実施形態では、誘電材料の電子線照射およびアニーリングが不要になるように、誘電材料２０８は固有に正電荷を含む。
動作時、オン状態では、正に荷電した誘電材料２０８がドリフトゾーン２０６に、垂直方向の蓄積領域を生成し、これによって一般的なパワーＭＯＳＦＥＴよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート２１０が正に荷電した誘電材料２０８を補償し、これによって一般的なパワーＭＯＳＦＥＴよりも耐圧が高くなる。
図２０は、パワーＭＯＳＦＥＴ２００ｂの別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ２００ｂは、パワーＭＯＳＦＥＴ２００ｂが誘電材料２０８に代えて誘電材料２２０および２２２を含むこと以外は、図１９を参照して上記にて説明ならびに例示したパワーＭＯＳＦＥＴ２００ａと同様である。この実施形態では、誘電材料２２２がＡｌ２Ｏ３バルク材または別の好適な陽性誘電材料によって得られる正電荷を含む。誘電材料２２２は、誘電材料２２２とフィールドプレート２１０との間の界面、誘電材料２２２とドリフトゾーン２０６との間の界面となる誘電材料２２０に囲まれている。誘電材料２２２は、正に荷電していないか、若干正に荷電しているのみ（面積電荷密度１０１１／ｃｍ２未満など）であって、ＳｉＯ２または別の好適な誘電材料を含む。ドリフトゾーン２０６と誘電材料との界面に正電荷を持たないことで、ドリフトゾーン２０６の蓄積領域でのキャリアの移動度が改善される。
図２１は、パワーＭＯＳＦＥＴ２４０の別の実施形態の断面図を示す。パワーＭＯＳＦＥＴ２４０は、基板／ドレイン領域２４２、ドリフトゾーン２４４、チャネルまたは本体領域２４６、ソース領域２４８、ソースコンタクト２５０、誘電材料２５２、ゲート２５４、誘電材料２５６、フィールドプレート２５８ａ〜２５８ｃを含む。一実施形態では、誘電材料２５６を正に荷電させ、ドリフトゾーン２４４に、垂直方向の蓄積チャネルを得る。垂直方向の蓄積チャネルは、正に荷電した誘電材料を持たない一般的なパワーＭＯＳＦＥＴよりもオン抵抗値を小さくする。
一実施形態では、基板／ドレイン領域２４２が、ｎ＋ドープされたＳｉまたは別の好適な半導体材料を含む。基板／ドレイン領域２４２の頂部の第１の部分は、ドリフトゾーン２４４の底部と接触する。基板／ドレイン領域２４２の頂部の第２の部分は、誘電材料２５６の底部と接触する。ドリフトゾーン２４４は、誘電材料２５６の側壁と接触する。一実施形態では、誘電材料２５６が、Ａｌ２Ｏ３、ＳｉＮまたは別の好適な陽性誘電材料によって得られる正電荷を含む。誘電材料２５６は、フィールドプレート２５８ａ〜２５８ｃの頂部、底部、側壁と接触し、それぞれのフィールドプレートを互いに電気的に分離して、なおかつドリフトゾーン２４４およびゲート２５４からも電気的に分離する。一実施形態では、フィールドプレート２５８ａ〜２５８ｃがポリシリコンまたは別の好適な伝導性材料を含む。
一実施形態では、ドリフトゾーン２４４が、ｎドープされたＳｉを含む。ドリフトゾーン２４４の頂部は、チャネル領域２４６の底部と接触する。一実施形態では、チャネル領域２４６がｐドープされたＳｉを含む。チャネル領域２４６は、ソース領域２４８およびソースコンタクト２５０と接触する。一実施形態では、ソース領域２４８がｎ＋ドープされたＳｉを含む。一実施形態では、ソース２５０がＣｕ、Ａｌ、Ｗまたは別の好適な伝導性材料を含む。
動作時、オン状態では、誘電材料２５６内の正電荷が、ドリフトゾーン２４４に垂直方向の蓄積領域を生成し、これによって一般的なパワーＭＯＳＦＥＴよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート２５８ａ〜２５８ｃが誘電材料２５６内の正電荷を補償し、これによって一般的なパワーＭＯＳＦＥＴよりも耐圧が高くなる。一実施形態では、フィールドプレート２５８ａ〜２５８ｃに印加される電位と、フィールドプレート２５８ａ〜２５８ｃ間のカップリングが、図１５を参照して先に説明および例示したフィールドプレート１６２ａ〜１６２ｄと同様である。
以上、本明細書では特定の実施形態について例示ならびに説明してきたが、本発明の範囲を逸脱することなく、図示し説明した特定の実施形態に代えて多岐にわたる別のおよび／または等価な実現例を用いてもよいことは、当業者であれば自明であろう。本出願は、本明細書に開示した特定の実施形態に関する改変例または変更例をすべて包含することを意図したものである。したがって、本発明は特許請求の範囲ならびにその等価物によってのみ限定されるものである。
１００ａ パワーＭＯＳＦＥＴ
１０２ ドレイン
１０４ ドープされた基板
１０６ フィールドストップ領域
１０８ ドリフトゾーン
１１０ 正電荷
１１２ 誘電材料
１１４ フィールドプレート
１１６ チャネルまたは本体領域
１１８ ゲート
１２０ 本体コンタクト領域
１２２ ソース領域
１２４ オプショナル
１２６ 誘電材料
１２８ ソースコンタクト
１３０ ゲートコンタクト
１３２ ソース信号経路
１４０ トレンチ
１４２ ハードマスク材料層
１５０ エッチストップ材料層
１５２ａ シリコン層
１５４ａ 第２の誘電材料層

Claims (12)

  1. ドリフトゾーンとドレイン領域とを含むドープされた半導体基板にトレンチをエッチングし、
    前記基板上に第１の誘電層を形成し、
    前記第１の誘電層の上に正電荷を提供し、
    前記正電荷の上に第２の誘電層を成膜し、
    前記トレンチにハードマスク材料または伝導性材料を成膜し、
    前記ハードマスク材料または前記伝導性材料をリセスエッチングして、前記トレンチ内で前記第２の誘電層の一部を露出させ、
    前記第２の誘電層、前記正電荷、前記第１の誘電層をエッチングして、前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、
    前記ハードマスクまたは前記伝導性材料層ならびに前記トレンチの露出した側壁上に第３の誘電層を形成することを含む、半導体デバイスの製造方法。
  2. 前記第２の誘電層、前記正電荷、前記第１の誘電層をエッチングすることが、前記第２の誘電層、前記正電荷、前記第１の誘電層をエッチングして前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、前記ハードマスクに隣接する前記第２の誘電層から勾配を形成することを含み、当該方法が、
    前記ハードマスクを除去し、
    伝導性材料層を少なくとも前記第２の誘電層の上に成膜し、
    前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得ることをさらに含む、請求項１に記載の方法。
  3. 前記基板にゲートおよびソース領域を形成することをさらに含む、請求項１に記載の方法。
  4. 前記第１の誘電層よりも前記第２の誘電層のほうがエッチ速度が高くなるように、前記第２の誘電層に損傷を与えることをさらに含む、請求項１に記載の方法。
  5. 前記第２の誘電層を成膜することが、前記第１の誘電層よりもエッチ速度が高い第２の誘電層を成膜することを含む、請求項１に記載の方法。
  6. 前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板の前記ドレイン領域と前記ドリフトゾーンとの間のフィールドストップ領域を通るトレンチをエッチングすることを含む、請求項１に記載の方法。
  7. ドリフトゾーンとドレイン領域とを含むドープされた半導体基板にトレンチをエッチングし、
    前記基板上に第１の誘電層を形成し、
    前記第１の誘電層の上に正電荷を提供し、
    エッチストップ材料層を前記正電荷の上に成膜し、
    シリコン層を前記エッチストップ材料層の上に成膜し、
    前記シリコン層の一部を酸化させ、
    ハードマスク材料を前記トレンチ内に成膜し、
    前記ハードマスク材料をリセスエッチングして前記酸化されたシリコン層の一部を露出させ、
    前記酸化されたシリコン層と前記シリコン層の一部とをエッチングして、前記ハードマスクに隣接する前記トレンチの側壁上の前記シリコン層から勾配を形成し、
    前記ハードマスクを除去し、
    前記勾配の付いたシリコン層を酸化させ、
    伝導性材料層を前記酸化された勾配付きのシリコン層の上に成膜し、
    前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得て、
    第３の誘電層を前記伝導性材料層および前記トレンチの露出した側壁の上に形成することを含む、半導体デバイスの製造方法。
  8. 前記酸化されたシリコン層および前記シリコン層の一部をエッチングして前記シリコン層から勾配を形成することが、等方性酸化物エッチを用いてエッチングすることを含む、請求項７に記載の方法。
  9. 前記第１の誘電層を前記基板上に形成することが、前記基板を熱的に酸化させることを含む、請求項７に記載の方法。
  10. ゲートおよびソース領域を前記基板に形成することをさらに含む、請求項７に記載の方法。
  11. 前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板のドレイン領域とドリフトゾーンとの間のフィールドストップ領域にトレンチをエッチングすることを含む、請求項７に記載の方法。
  12. 前記正電荷を提供することが、陽性材料を前記第１の誘電層の上に成膜することを含む、請求項７に記載の方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076821B2 (en) 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2011159763A (ja) * 2010-01-29 2011-08-18 Toshiba Corp 電力用半導体装置
CN102738232B (zh) * 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
CN105070747B (zh) * 2011-12-09 2018-11-09 英飞凌科技股份有限公司 锚固结构和啮合结构
US8796761B2 (en) * 2012-03-15 2014-08-05 Infineon Technologies Austria Ag Semiconductor device including charged structure and methods for manufacturing a semiconductor device
US8823087B2 (en) 2012-03-15 2014-09-02 Infineon Technologies Austria Ag Semiconductor device including auxiliary structure and methods for manufacturing a semiconductor device
US8802530B2 (en) * 2012-06-06 2014-08-12 Alpha And Omega Semiconductor Incorporated MOSFET with improved performance through induced net charge region in thick bottom insulator
ITMI20121123A1 (it) * 2012-06-26 2013-12-27 St Microelectronics Srl Transistore mos a gate verticale con accesso ad armatura di campo
US8933507B2 (en) * 2012-07-10 2015-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Metal/polysilicon gate trench power mosfet
US9281359B2 (en) 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
DE102014206361A1 (de) 2014-04-03 2015-10-08 Robert Bosch Gmbh Verfahren zur Herstellung einer dielektrischen Feldplatte in einem Graben eines Substrats, nach dem Verfahren erhältliches Substrat und Leistungstransistor mit einem solchen Substrat
JP6203697B2 (ja) 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
US9299830B1 (en) * 2015-05-07 2016-03-29 Texas Instruments Incorporated Multiple shielding trench gate fet
CN105957885A (zh) * 2016-07-04 2016-09-21 电子科技大学 一种具有低导通电阻特性的槽栅mosfet器件
CN106098799A (zh) * 2016-07-06 2016-11-09 电子科技大学 一种积累型沟槽二极管
WO2018078775A1 (ja) * 2016-10-27 2018-05-03 サンケン電気株式会社 半導体装置
CN106847880B (zh) * 2017-01-23 2019-11-26 矽力杰半导体技术(杭州)有限公司 一种半导体器件及其制备方法
JP6744270B2 (ja) 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
EP3624201B1 (en) * 2018-09-17 2022-11-02 Infineon Technologies Austria AG Transistor device
CN110047759A (zh) * 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
JP7247061B2 (ja) * 2019-09-05 2023-03-28 株式会社東芝 半導体装置およびその製造方法
JP7270575B2 (ja) 2020-04-15 2023-05-10 株式会社東芝 半導体装置
JP7394038B2 (ja) 2020-09-11 2023-12-07 株式会社東芝 半導体装置
JP2022111450A (ja) 2021-01-20 2022-08-01 株式会社東芝 半導体装置
JP7447038B2 (ja) 2021-03-09 2024-03-11 株式会社東芝 半導体装置
CN114373803B (zh) * 2022-01-07 2022-09-23 恒泰柯半导体（上海）有限公司 一种半导体元件及其制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JPH05343691A (ja) * 1992-06-08 1993-12-24 Nippondenso Co Ltd 縦型絶縁ゲート電界効果トランジスタ
JPH08255919A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 電力用半導体装置
JPH10256550A (ja) * 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
JP3460170B2 (ja) * 1997-02-03 2003-10-27 シャープ株式会社 薄膜トランジスタ及びその製造方法
KR100295063B1 (ko) * 1998-06-30 2001-08-07 김덕중 트렌치게이트구조의전력반도체장치및그제조방법
DE10007415C2 (de) 2000-02-18 2002-01-24 Infineon Technologies Ag Halbleiterbauelement
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6509233B2 (en) * 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
EP1302987A1 (en) * 2001-10-16 2003-04-16 Siliconix, Inc. Trench-gated vertical MOSFET having gate oxide layer containing cesium and process of forming the same
DE10212149B4 (de) * 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
EP1525621B1 (en) * 2002-05-31 2011-10-12 Nxp B.V. Method of operating a trench gate semiconductor device
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10339455B3 (de) * 2003-08-27 2005-05-04 Infineon Technologies Ag Vertikales Halbleiterbauelement mit einer eine Feldelektrode aufweisenden Driftzone und Verfahren zur Herstellung einer solchen Driftzone
DE10350684B4 (de) * 2003-10-30 2008-08-28 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
JP4903055B2 (ja) * 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
US7268395B2 (en) 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
JP4732727B2 (ja) * 2004-09-09 2011-07-27 Ｏｋｉセミコンダクタ株式会社 半導体素子、及び半導体素子の製造方法
JP5135663B2 (ja) * 2004-10-21 2013-02-06 富士電機株式会社 半導体装置およびその製造方法
DE102005041322B4 (de) 2005-08-31 2017-03-16 Infineon Technologies Ag Trenchtransistorstruktur mit Feldelektrodenanordnung und Herstellungsverfahren hierfür
DE102005041257B4 (de) * 2005-08-31 2009-06-25 Infineon Technologies Austria Ag Feldelektroden-Trenchtransistorstruktur mit Spannungsteiler
JP5017865B2 (ja) * 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
EP2070108A4 (en) * 2006-09-27 2010-12-01 Maxpower Semiconductor Inc MOS FIELD EFFECT TRANSISTOR HAVING A REINFORCED FIELD PLATE
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP5666135B2 (ja) * 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置
DE102007020263B4 (de) 2007-04-30 2013-12-12 Infineon Technologies Ag Verkrallungsstruktur
WO2009102684A2 (en) * 2008-02-14 2009-08-20 Maxpower Semiconductor Inc. Semiconductor device structures and related processes
WO2010065428A2 (en) * 2008-12-01 2010-06-10 Maxpower Semiconductor Inc. Mos-gated power devices, methods, and integrated circuits
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication

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