JP2014078741A - オン抵抗値が改善された半導体デバイス - Google Patents
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Abstract
【解決手段】 半導体デバイスは、ソースと、ドレインと、ソースとドレインとの間に電流を選択的に流せるように構成されたゲートとを含む。また、この半導体デバイスは、ソースとドレインとの間にドリフトゾーンを含み、ドリフトゾーンには第1のフィールドプレートが隣接している。この半導体デバイスは、第1のフィールドプレートを、ドリフトゾーンに隣接する誘電層の界面付近の誘電層内の電荷およびドリフトゾーンから電気的に分離する誘電層を含む。
【選択図】図1
Description
式中、
e0は素電荷であり、
Cは誘電材料112の容量であり、
εOxideはSiO2の誘電率であり、
ε0は真空の誘電率である。
102 ドレイン
104 ドープされた基板
106 フィールドストップ領域
108 ドリフトゾーン
110 正電荷
112 誘電材料
114 フィールドプレート
116 チャネルまたは本体領域
118 ゲート
120 本体コンタクト領域
122 ソース領域
124 オプショナル
126 誘電材料
128 ソースコンタクト
130 ゲートコンタクト
132 ソース信号経路
140 トレンチ
142 ハードマスク材料層
150 エッチストップ材料層
152a シリコン層
154a 第2の誘電材料層
Claims (26)
- ソースと、
ドレインと、
前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、
前記ソースと前記ドレインとの間のドリフトゾーンと、
前記ドリフトゾーンに隣接する第1のフィールドプレートと、
前記第1のフィールドプレートを前記ドリフトゾーンから電気的に分離している誘電層と、
前記ドリフトゾーンに隣接する前記誘電層の界面付近の前記誘電層内の電荷と、を含む、半導体デバイス。 - 前記半導体デバイスが、電荷が正電荷であるnチャネルトランジスタと、電荷が負電荷であるpチャネルトランジスタのうちの1つを含む、請求項1に記載の半導体デバイス。
- 前記誘電層が前記ソース付近で狭くなり、前記ドレイン付近で広くなる、請求項1に記載の半導体デバイス。
- 前記第1のフィールドプレートの下に少なくとも第2のフィールドプレートをさらに含む、請求項1に記載の半導体デバイス。
- 前記第2のフィールドプレートの幅が前記第1のフィールドプレートの幅より狭い、請求項4に記載の半導体デバイス。
- ソースと、
ドレインと、
前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、
前記ソースと前記ドレインとの間のドリフトゾーンと、
前記ドリフトゾーンに隣接する第1のフィールドプレートと、
前記第1のフィールドプレートを前記ドリフトゾーンから電気的に分離している誘電層と、
前記誘電層内の正電荷と、を含む、半導体デバイス。 - 前記正電荷が前記誘電層の電子線照射によって得られるものである、請求項6に記載の半導体デバイス。
- 前記正電荷がセシウムによって得られるものである、請求項6に記載の半導体デバイス。
- 前記正電荷が面積電荷密度を少なくとも1012/cm2にする、請求項6に記載の半導体デバイス。
- ソースと、
ドレインと、
前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、
前記ソースと前記ドレインとの間の前記ドリフトゾーンと、
前記ドリフトゾーンの少なくとも一部に延在する誘電層と、
前記ドリフトゾーンに隣接する前記誘電層の第1の界面における前記誘電層内の正電荷と、
前記第1の界面に対向する前記誘電層の第2の界面における前記誘電層内の負電荷と、を含む、半導体デバイス。 - 前記誘電層によって前記ドリフトゾーンから電気的に分離された第1のフィールドプレートをさらに含む、請求項10に記載の半導体デバイス。
- 前記誘電層によって前記ドリフトゾーンから電気的に分離された少なくとも第2のフィールドプレートをさらに含み、前記第2のフィールドプレートが前記第1のフィールドプレートの下にある、請求項11に記載の半導体デバイス。
- 前記誘電層の第2の界面が前記第1のフィールドプレートと接触する、請求項11に記載の半導体デバイス。
- 前記正電荷がセシウムによって得られるものであり、
前記負電荷がAlによって得られるものである、請求項10に記載の半導体デバイス。 - ドリフトゾーンとドレイン領域とを含むドープされた半導体基板にトレンチをエッチングし、
前記基板上に第1の誘電層を形成し、
前記第1の誘電層の上に正電荷を提供し、
前記正電荷の上に第2の誘電層を成膜し、
前記トレンチにハードマスク材料または伝導性材料を成膜し、
前記ハードマスク材料または前記伝導性材料をリセスエッチングして、前記トレンチ内で前記第2の誘電層の一部を露出させ、
前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングして、前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、
前記ハードマスクまたは前記伝導性材料層ならびに前記トレンチの露出した側壁上に第3の誘電層を形成することを含む、半導体デバイスの製造方法。 - 前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングすることが、前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングして前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、前記ハードマスクに隣接する前記第2の誘電層から勾配を形成することを含み、当該方法が、
前記ハードマスクを除去し、
伝導性材料層を少なくとも前記第2の誘電層の上に成膜し、
前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得ることをさらに含む、請求項15に記載の方法。 - 前記基板にゲートおよびソース領域を形成することをさらに含む、請求項15に記載の方法。
- 前記第1の誘電層よりも前記第2の誘電層のほうがエッチ速度が高くなるように、前記第2の誘電層に損傷を与えることをさらに含む、請求項15に記載の方法。
- 前記第2の誘電層を成膜することが、前記第1の誘電層よりもエッチ速度が高い第2の誘電層を成膜することを含む、請求項15に記載の方法。
- 前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板のドレイン領域とドリフトゾーンとの間のフィールドストップ領域でトレンチをエッチングすることを含む、請求項15に記載の方法。
- ドリフトゾーンとドレイン領域とを含むドープされた半導体基板にトレンチをエッチングし、
前記基板上に第1の誘電層を形成し、
前記第1の誘電層の上に正電荷を提供し、
エッチストップ材料層を前記正電荷の上に成膜し、
シリコン層を前記エッチストップ材料層の上に成膜し、
前記シリコン層の一部を酸化させ、
ハードマスク材料を前記トレンチ内に成膜し、
前記ハードマスク材料をリセスエッチングして前記酸化されたシリコン層の一部を露出させ、
前記酸化されたシリコン層と前記シリコン層の一部とをエッチングして、前記ハードマスクに隣接する前記トレンチの側壁上の前記シリコン層から勾配を形成し、
前記ハードマスクを除去し、
前記勾配の付いたシリコン層を酸化させ、
伝導性材料層を前記酸化された勾配付きのシリコン層の上に成膜し、
前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得て、
第3の誘電層を前記伝導性材料層および前記トレンチの露出した側壁の上に形成することを含む、半導体デバイスの製造方法。 - 前記酸化されたシリコン層および前記シリコン層の一部をエッチングして前記シリコン層から勾配を形成することが、等方性酸化物エッチを用いてエッチングすることを含む、請求項21に記載の方法。
- 前記第1の誘電層を前記基板上に形成することが、前記基板を熱的に酸化させることを含む、請求項21に記載の方法。
- ゲートおよびソース領域を前記基板に形成することをさらに含む、請求項21に記載の方法。
- 前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板のドレイン領域とドリフトゾーンとの間のフィールドストップ領域にトレンチをエッチングすることを含む、請求項21に記載の方法。
- 前記正電荷を提供することが、陽性材料を前記第1の誘電層の上に成膜することを含む、請求項21に記載の方法。
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