JP5447376B2 - 配線形成方法 - Google Patents

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Description

本発明は、配線形成方法に関する。
近年、電子部品の小型化・高集積化の要求に応えて、半導体チップを３次元的に実装する方法の開発が進んでいる。このような方法としては、例えば、積層された複数の半導体チップの電極をワイヤによって電気的に接続するワイヤボンディングによるものが知られている。
ところが、この方法では、ワイヤ自体の長さの制約により半導体チップの外形や電極の位置などが制限されてしまう。また、ワイヤを引き回す領域として、主に高さ方向のスペースを確保する必要が生じてしまう。
そこで、ワイヤボンディングに代えて、インクジェットヘッドから導電性のインク滴を電極間に吐出して、当該電極を接続する導電層を配線状に形成する方法が提案されている（例えば、特許文献１〜３参照）。この方法によれば、ワイヤによる上記の形状的な制約を取り除くことが可能となる。
特許第３９１８９３６号公報 特許第４０８１６６６号公報 特開２００５−３０２８１３号公報
しかしながら、上記特許文献１，２に記載の方法では、階段状に積層された半導体チップの上面に対してインクジェットヘッドを平行に走査させるために、半導体チップの段差部分の側面など、インク吐出面に対し急峻な角度を有する面に対しては、連続的にインク滴を着弾させて導電層を形成することが難しい。特に角部では、インク滴が連続的に着弾されていても十分な量が着弾されていないと、乾燥時に当該インクつまり導電層が割れてしまうことがある。特許文献３に記載の方法では段差部分にテーパー状の樹脂部を設けて急峻な角度の面を無くしているが、この方法では段差部分が幅方向に広がってしまう。
また、一般的なオンデマンド型のインクジェットヘッドでは、インク滴の飛翔距離が短いために、半導体チップつまりは基板の積層高さが制限されてしまう。
本発明は、上記事情を鑑みてなされたもので、積層された各基板を電気的に接続する良好な配線を形成しつつ、当該基板の小型化・高積層化を達成できる配線形成方法の提供を課題とする。
前記の課題を解決するために、請求項１に記載の発明は、
インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
前記導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
吐出される前記導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする。
請求項２に記載の発明は、
インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする。
請求項３に記載の発明は、
インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
前記複数の基板と前記プリントヘッドとを前記基板の上面に対し略平行に相対移動させるときに、
前記プリントヘッドから、以下の（１）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させることを特徴とする。
ｆ 1 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛ＤＬ 2 （１−ｒ）｝ ［Ｈｚ］ …（１）
（但し、
Ｄ：吐出される前記導電性インクのインク滴の着弾時の直径
Ｌ 1 ：前記複数の基板の各側面に形成される前記導電層の合計長さ
Ｌ 2 ：前記複数の基板の各上面に形成される前記導電層の合計長さ
ｒ：連続して着弾させた前記導電性インクのインク滴が重なる部分における、当該インク滴の半径方向最大長さの直径Ｄに対する割合
Ｖ：前記複数の基板と前記プリントヘッドとの相対速度）
請求項４に記載の発明は、請求項３に記載の配線形成方法であって、
前記プリントヘッドから、
前記複数の基板の各側面に前記導電層を形成するときには、前記（１）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させ、
前記複数の基板の各上面に前記導電層を形成するときには、以下の（２）式を満たす吐出周波数ｆ 2 で前記導電性インクのインク滴を吐出させることを特徴とする。
ｆ 2 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛Ｄ（Ｌ 1 ＋Ｌ 2 ）（１−ｒ）｝ ［Ｈｚ］ …（２）
請求項５に記載の発明は、
インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
前記導電層形成工程の前に、
前記インクとして絶縁性材料が含有された絶縁性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記絶縁性インクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に形成する絶縁層形成工程を備えることを特徴とする。
請求項６に記載の発明は、請求項５に記載の配線形成方法であって、
前記絶縁性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
吐出される前記絶縁性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする。
請求項７に記載の発明は、請求項５又は６に記載の配線形成方法であって、
前記絶縁層は、前記導電層が形成される部分のみに形成されることを特徴とする。
請求項８に記載の発明は、請求項５〜７のいずれか一項に記載の配線形成方法であって、
前記絶縁層は、単一の絶縁性材料で形成されることを特徴とする。
請求項９に記載の発明は、請求項５〜８のいずれか一項に記載の配線形成方法であって、
前記絶縁層形成工程の後であって前記導電層形成工程の前に、
前記絶縁層の表面に対し、前記導電性インクの密着性を向上させる表面処理を行う表面処理工程を備えることを特徴とする。
請求項１０に記載の発明は、請求項２〜９のいずれか一項に記載の配線形成方法であって、
前記導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
吐出される前記導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする。
請求項１１に記載の発明は、請求項１、３〜９のいずれか一項に記載の配線形成方法であって、
前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする。
請求項１２に記載の発明は、請求項１、２、５〜９のいずれか一項に記載の配線形成方法であって、
前記複数の基板と前記プリントヘッドとを前記基板の上面に対し略平行に相対移動させるときに、
前記プリントヘッドから、以下の（３）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させることを特徴とする。
ｆ 1 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛ＤＬ 2 （１−ｒ）｝ ［Ｈｚ］ …（３）
（但し、
Ｄ：吐出される前記導電性インクのインク滴の着弾時の直径
Ｌ 1 ：前記複数の基板の各側面に形成される前記導電層の合計長さ
Ｌ 2 ：前記複数の基板の各上面に形成される前記導電層の合計長さ
ｒ：連続して着弾させた前記導電性インクのインク滴が重なる部分における、当該インク滴の半径方向最大長さの直径Ｄに対する割合
Ｖ：前記複数の基板と前記プリントヘッドとの相対速度）
請求項１３に記載の発明は、請求項１〜４のいずれか一項に記載の配線形成方法であって、
前記導電層形成工程の前に、
前記インクとして絶縁性材料が含有された絶縁性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記絶縁性インクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に形成する絶縁層形成工程を備えることを特徴とする。
請求項１４に記載の発明は、請求項１〜１３のいずれか一項に記載の配線形成方法であって、
前記プリントヘッドと前記複数の基板との間に印加される電圧は、空気の絶縁破壊電圧未満であることを特徴とする。
請求項１５に記載の発明は、請求項１〜１４のいずれか一項に記載の配線形成方法であって、
前記基板は半導体チップであることを特徴とする。
請求項１に記載の発明によれば、インクとして導電性材料が含有された導電性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板間で電極を互いに電気的に接続させる導電層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へ向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板を電気的に接続する良好な配線を形成しつつ、当該積層された基板の小型化を達成することができる。
また、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴の飛翔距離を伸ばすことができる。したがって、基板の高積載化を達成することができる。
また、導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、吐出される導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であるので、インク滴に働く空気抵抗及び慣性力を抑制しつつ、電気力線に沿って基板に着弾するのに十分な静電吸引力を当該インク滴に作用させることができる。したがって、積層された各基板を電気的に接続する一層良好な配線を形成することができる。
請求項２に記載の発明によれば、インクとして導電性材料が含有された導電性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板間で電極を互いに電気的に接続させる導電層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へ向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板を電気的に接続する良好な配線を形成しつつ、当該積層された基板の小型化を達成することができる。
また、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴の飛翔距離を伸ばすことができる。したがって、基板の高積載化を達成することができる。
また、吐出されるインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であるので、この各段差には少なくとも２個以上のインク滴が着弾されて、１個のインク滴を着弾させたときとは異なり、インクが当該段差部分に大きく濡れ広がることを防止する。したがって、積層された各基板を電気的に接続する高精細な配線を形成することができる。
請求項３に記載の発明によれば、インクとして導電性材料が含有された導電性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板間で電極を互いに電気的に接続させる導電層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へ向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板を電気的に接続する良好な配線を形成しつつ、当該積層された基板の小型化を達成することができる。
また、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴の飛翔距離を伸ばすことができる。したがって、基板の高積載化を達成することができる。
また、複数の基板とプリントヘッドとを基板の上面に対し略平行に相対移動させるときに、プリントヘッドから、吐出周波数ｆ1＝Ｖ（Ｌ1＋Ｌ2−ｒＤ）／｛ＤＬ2（１−ｒ）｝［Ｈｚ］で導電性インクのインク滴を吐出させるので、インク吐出面に平行な面に長さｒＤだけ重ねつつ連続して着弾させたインク滴の吐出周波数Ｖ（Ｌ1＋Ｌ2−ｒＤ）／｛Ｄ（Ｌ1＋Ｌ2）（１−ｒ）｝［Ｈｚ］を、（Ｌ1＋Ｌ2）／Ｌ2倍した吐出周波数だけインク滴が吐出される。こうして、インク滴を着弾させにくい基板の側面に対し十分な量を着弾させるだけのインク滴が吐出される。したがって、簡易なプリントヘッド駆動条件で、積層された各基板を電気的に接続する良好な配線を確実に形成することができる。なお、実際の配線形成においては、電極の位置を予めアライメントし、インク滴の初弾が電極に着弾するようにしてから、前記吐出周波数ｆ1をプリントヘッドの制御手段に記憶させた後、当該吐出周波数ｆ1でインク滴の吐出が行われる。
請求項４に記載の発明によれば、プリントヘッドから、複数の基板の各側面に導電層を形成するときには、前記吐出周波数ｆ1で導電性インクのインク滴を吐出させ、複数の基板の各上面に導電層を形成するときには、吐出周波数ｆ2＝Ｖ（Ｌ1＋Ｌ2−ｒＤ）／｛Ｄ（Ｌ1＋Ｌ2）（１−ｒ）｝［Ｈｚ］で導電性インクのインク滴を吐出させるので、インク滴を着弾させにくい複数の基板の各側面に対しては、十分な量を着弾させるだけのインク滴を吐出させつつ、インク滴の着弾が容易な複数の基板の各上面に対しては、適切な量のインク滴を吐出させることができる。したがって、積層された各基板を電気的に接続する良好な配線を確実かつ効率的に形成することができる。なお、実際の配線形成においては、電極の位置を予めアライメントし、インク滴の初弾が電極に着弾するようにしてから、前記吐出周波数ｆ1，ｆ2をプリントヘッドの制御手段に記憶させた後、当該吐出周波数ｆ1，ｆ2を切替えつつインク滴の吐出が行われる。
請求項５に記載の発明によれば、インクとして導電性材料が含有された導電性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板間で電極を互いに電気的に接続させる導電層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へ向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板を電気的に接続する良好な配線を形成しつつ、当該積層された基板の小型化を達成することができる。
また、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴の飛翔距離を伸ばすことができる。したがって、基板の高積載化を達成することができる。
また、導電層形成工程の前に、インクとして絶縁性材料が含有された絶縁性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板と導電層とを絶縁させるための絶縁層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へと向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板に対し、当該基板と導電層とを絶縁させるための良好な絶縁層を形成しつつ、当該積層された基板の小型化を達成することができる。
また、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴の飛翔距離を伸ばすことができる。したがって、基板の高積載化を達成することができる。
請求項６に記載の発明によれば、絶縁性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、吐出される絶縁性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であるので、このインク滴に働く空気抵抗及び慣性力を抑制しつつ、電気力線に沿って基板に着弾するのに十分な静電吸引力を当該インク滴に作用させることができる。したがって、積層された各基板に対し、当該基板と導電層とを絶縁する良好な絶縁層を確実に形成することができる。
請求項７に記載の発明によれば、絶縁層は、導電層が形成される部分のみに形成されるので、当該絶縁層は絶縁が必要な部分のみに形成される。したがって、効率的に絶縁層を形成することができる。
請求項８に記載の発明によれば、絶縁層は、単一の絶縁性材料で形成されるので、当該絶縁層上に導電層を形成する導電性のインク滴の濡れ及び帯電状態が均一となる。したがって、積層された各基板を電気的に接続する良好な配線を安定して形成することができる。
請求項９に記載の発明によれば、絶縁層形成工程の後であって導電層形成工程の前に、絶縁層の表面に対し、導電性インクの密着性を向上させる表面処理を行うので、この導電性インクのインク滴の密着性が向上するとともに、当該インク滴の濡れ及び帯電状態が均一となる。したがって、積層された各基板を電気的に接続する良好な配線を安定して形成することができる。
請求項１０に記載の発明によれば、導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、吐出される導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であるので、インク滴に働く空気抵抗及び慣性力を抑制しつつ、電気力線に沿って基板に着弾するのに十分な静電吸引力を当該インク滴に作用させることができる。したがって、積層された各基板を電気的に接続する一層良好な配線を形成することができる。
請求項１１に記載の発明によれば、吐出されるインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であるので、この各段差には少なくとも２個以上のインク滴が着弾されて、１個のインク滴を着弾させたときとは異なり、インクが当該段差部分に大きく濡れ広がることを防止する。したがって、積層された各基板を電気的に接続する高精細な配線を形成することができる。
請求項１２に記載の発明によれば、複数の基板とプリントヘッドとを基板の上面に対し略平行に相対移動させるときに、プリントヘッドから、吐出周波数ｆ 1 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛ＤＬ 2 （１−ｒ）｝［Ｈｚ］で導電性インクのインク滴を吐出させるので、インク吐出面に平行な面に長さｒＤだけ重ねつつ連続して着弾させたインク滴の吐出周波数Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛Ｄ（Ｌ 1 ＋Ｌ 2 ）（１−ｒ）｝［Ｈｚ］を、（Ｌ 1 ＋Ｌ 2 ）／Ｌ 2 倍した吐出周波数だけインク滴が吐出される。こうして、インク滴を着弾させにくい基板の側面に対し十分な量を着弾させるだけのインク滴が吐出される。したがって、簡易なプリントヘッド駆動条件で、積層された各基板を電気的に接続する良好な配線を確実に形成することができる。なお、実際の配線形成においては、電極の位置を予めアライメントし、インク滴の初弾が電極に着弾するようにしてから、前記吐出周波数ｆ 1 をプリントヘッドの制御手段に記憶させた後、当該吐出周波数ｆ 1 でインク滴の吐出が行われる。
請求項１３に記載の発明によれば、導電層形成工程の前に、インクとして絶縁性材料が含有された絶縁性インクを用い、プリントヘッドと複数の基板との間に電圧を印加した状態でインク滴を吐出させて、基板と導電層とを絶縁させるための絶縁層を露出面に形成するので、プリントヘッドから吐出されたインク滴に対し基板へと向かう静電吸引力を作用させることで、プリントヘッドのインク吐出面に対し急峻な角度を有する面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴を着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴を着弾させることができる。したがって、積層された各基板に対し、当該基板と導電層とを絶縁させるための良好な絶縁層を形成しつつ、当該積層された基板の小型化を達成することができる。
請求項１４に記載の発明によれば、プリントヘッドと複数の基板との間に印加される電圧は、空気の絶縁破壊電圧未満であるので、電気的な短絡を生じさせることがない。したがって、安定した配線形成を行うことができる。
実施の形態におけるインクジェット装置の全体構成を示す模式図である。 実施の形態における基板ユニットの斜視図である。 プリントヘッドの分解斜視図である。 プリントヘッドの側断面図である。 インク滴が基板の側面に着弾される様子を説明するための図である。 基板ユニットの段差部分に（ａ）複数のインク滴が着弾したときの図であり、（ｂ）１個のインク滴が着弾したときの図である。 実施の形態の変形例におけるインクジェット装置の全体構成の（ａ）一例を示す模式図であり、（ｂ）別例を示す模式図である。 実施の形態の変形例における基板ユニットの斜視図である。
以下、本発明の実施の形態について、図を参照して説明する。
まず、本実施の形態に係るインクジェット装置１の全体構成について、図１，２を参照して説明する。
図１は、インクジェット装置１の全体構成を示す模式図であり、図２は、後述する基板ユニット１０の斜視図である。
図１に示すように、インクジェット装置１は、帯電性を有するインクＩのインク滴Ｒを吐出するノズル２１１が形成されたプリントヘッド２と、プリントヘッド２のノズル２１１に対向する対向面を有するとともに、その対向面でインク滴Ｒの着弾を受ける基板ユニット１０を支持する対向電極３と、プリントヘッド２を駆動させてノズル２１１からインク滴Ｒを吐出させる制御手段４とを備えている。このインクジェット装置１は、導電性を有するインク滴Ｒを基板ユニット１０に着弾させて、当該基板ユニット１０の配線形成を行うものである。
対向電極３は、基板ユニット１０を支持する平板状のものであり、プリントヘッド２のインク吐出面２１１ｃに平行に所定距離だけ離間されて配置されている。対向電極３とプリントヘッド２との離間距離は、０．１〜５．０ｍｍ程度の範囲内で適宜設定される。また、対向電極３は接地されており、常時接地電位に維持されている。そのため、後述するように、帯電したインク滴Ｒが基板ユニット１０に着弾すると、対向電極３はその電荷を接地により逃がすようになっている。なお、対向電極３には、基板ユニット１０を位置決めするための図示しない位置決め手段が取り付けられている。また、対向電極３は、基板ユニット１０を載置する面に平行な移動が可能になっている。
制御手段４は、図示しないＣＰＵやＲＯＭ、ＲＡＭ等から構成されたコンピュータであり、プリントヘッド２に静電電圧を印加する静電電圧電源４１、及び後述するプリントヘッド２の圧電素子２３と接続されている。この制御手段４は、静電電圧電源４１を制御してプリントヘッド２に静電電圧を印加することにより、ノズルプレート２１と対向電極３との間に静電界を生じさせるとともに、圧電素子２３の変形を制御してノズル２１１からインク滴Ｒを吐出させるようになっている。また、制御手段４は、プリントヘッド２の走査を制御可能になっている。なお、静電電圧電源４１が印加する電圧は直流であるが、交流であってもよい。また、静電電圧電源４１を対向電極３に接続して当該対向電極３に電圧を印加し、プリントヘッド２を接地してもよい。また、制御手段４は、プリントヘッド２を固定した状態で、対向電極３のステージ（基板ユニット１０の載置面）を走査制御するようにしてもよい。
インクＩは、金属ナノ粒子が含有されることにより導電性及び帯電性を有するインクである。この金属ナノ粒子としては、例えば、銀、金、銅、パラジウム、白金、ニッケル、ロジウム、錫、インジウム、又はこれらの合金が挙げられる。
このような金属ナノ粒子の製造方法としては、大きく二つに分類される。一つは物理法で、もう一つは化学法である。物理法は、一般にバルク金属を粉砕してナノ粒子を製造する方法であり、化学法は、金属原子を発生させてその凝集を制御してナノ粒子を製造する方法である。
化学法は、液中で行われる湿式法と、空気中もしくは減圧雰囲気中で行われる乾式法に大別される。湿式法としてよく知られている化学還元法は、金属イオン溶液に還元剤を添加するか、或いは還元剤を含む金属塩溶液を加熱することで金属イオンを還元し、ナノ粒子を生成する手法である。このようなナノ粒子が含有されたインクとしては、例えば、特許第３９３３１３８号公報に開示のものを用いることができる。乾式法としては、ガス中蒸発法が知られている。ガス中蒸発法は、不活性ガス中で金属を蒸発させ、ガスとの衝突により冷却凝集させてナノ粒子を生成する方法である。乾式法の方が湿式法よりも粒径を小さくできることが知られており、乾式法では数ｎｍ程度の粒径も生成可能である。
本実施の形態で用いるインクＩ中の金属ナノ粒子の粒径は、１〜１００ｎｍであり、好ましくは１〜５０ｎｍである。粒径が１ｎｍ未満の金属ナノ粒子を用いてもよいが、このような粒子は製造が極めて困難であり、実用的でない。また、粒径が１００ｎｍを超える金属ナノ粒子を用いると、ノズル２１１に詰まる恐れがある。
インクＩ中に含有している金属ナノ粒子の濃度は、インクＩを乾燥させて形成される後述の導電層１２の抵抗値が電極１１２の抵抗値により近い値となるよう、高濃度であることが好ましい。具体的には、１０ｗｔ％以上が好ましく、２０ｗｔ％以上がより好ましい。但し、この金属ナノ粒子の濃度は、最大で８０ｗｔ％程度にすることが可能である。
インクＩのうち金属ナノ粒子を含有させる溶媒としては、水や水溶性有機溶媒が用いられる。このような、いわゆる水系インクは、無極性溶媒を用いた油系インクに比べ、電気伝導度に優れている。また、この溶媒は、インクＩの粘度が容易に上昇したり、乾燥したりしないために、蒸気圧が低く、沸点が高いことが好ましい。溶媒の沸点としては、１５０℃以上が好ましく、２００℃以上がより好ましい。含水率は、乾燥性の点から４０ｗｔ％以下が好ましい。
インクＩの粘度は、吐出温度において、２ｍＰａ・ｓ以上、１０ｍＰａ・ｓ以下が吐出安定性の観点から好ましく、３ｍＰａ・ｓ以上、６．５ｍＰａ・ｓ以下がより好ましい。吐出温度については、２０〜６０℃が好ましく、２５〜５０℃がより好ましい。２５℃未満であると冷却の必要が生じる場合があり、５０℃を超えるとプリントヘッド２及びインクＩの流路部材等に負担がかかる恐れがあるためである。
インクＩの表面張力は、２０ｍＮ／ｍ以上、５０ｍＮ／ｍ以下が好ましい。更には、吐出安定性の観点から、２５ｍＮ／ｍ以上、４５ｍＮ／ｍ以下がより好ましい。
インクＩの電気伝導度は、静電吸引力を作用させるために、２５℃において０．１μＳ／ｃｍ以上、２０００μＳ／ｃｍ以下が好ましいが、高精細描画の観点から、１μＳ／ｃｍ以上、１０００μＳ／ｃｍ以下がより好ましい。
インクＩの比誘電率は、１０以上であることが好ましい。
基板ユニット１０は、図２（ａ）に示すように、複数の基板１１を端部が階段状をなすよう積層したものであり、本実施の形態では３段に積層したものである。基板１１は、特に限定はされないが、半導体チップであり、半導体ウエハであってもよい。基板１１には、複数の集積回路（例えばトランジスタやメモリを有する回路）１１１及び複数の電極（例えばパッド）１１２が実装されている。
また、基板１１には、少なくとも１層の絶縁膜（図示せず）が形成されている。この絶縁膜は、パッシベーション膜と呼ばれ、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、ポリイミド樹脂などで形成することができる。但し、絶縁膜は、電極１１２の少なくとも一部を露出させている。
電極１１２は、階段状部分において露出している各基板１１の上面に設けられており、本実施の形態においては各基板１１に同数配設されている。各電極１１２は、集積回路１１１に電気的に接続されている。また、電極１１２は、アルミニウム系又は銅系の金属で形成されており、特に限定はされないが、その表面の形状が矩形となっている。
この電極１１２は、導電層１２によって、基板１１間で対応する他の電極１１２と互いに電気的に接続されている。導電層１２は、後述する方法により、プリントヘッド２から吐出されたインクＩのインク滴Ｒが乾燥されて形成される。この導電層１２は、本実施の形態においては、少なくとも階段状部分における各基板１１の上面及び側面に形成されている。
なお、基板ユニット１０は、図２（ｂ）に示すように、階段状の段差部分にテーパー状の絶縁部材１３を設けてもよいし、図２（ｃ）に示すように、各基板１１の外周を一致させて積層してもよい。但し、後者の場合には、最上段以外の基板１１の各電極１１２は、当該基板１１の露出した側面に設けられる。
続いて、プリントヘッド２の構成について、図３，４を参照して説明する。
図３は、プリントヘッド２の分解斜視図であり、図４は、プリントヘッド２の側断面図である。
図３に示すように、プリントヘッド２は、ノズルプレート２１、ボディプレート２２及び圧電素子２３を有している。ノズルプレート２１は１５０〜３００μｍ程度の厚みを有したシリコン基板又は酸化シリコン基板である。ノズルプレート２１には複数のノズル２１１が形成されており、これら複数のノズル２１１が１列に配列されている。
ボディプレート２２は２００〜５００μｍ程度の厚みを有したシリコン基板である。ボディプレート２２にはインク供給口２２１、インク貯留室２２２、複数のインク供給路２２３及び複数の圧力室２２４が形成されている。インク供給口２２１は直径が４００〜１５００μｍ程度の円形状の貫通孔である。インク貯留室２２２は幅が４００〜１０００μｍ程度で深さが５０〜２００μｍ程度の溝である。インク供給路２２３は幅が５０〜１５０μｍ程度で深さが３０〜１５０μｍ程度の溝である。圧力室２２４は幅が１５０〜３５０μｍ程度で深さが５０〜２００μｍ程度の溝である。
ノズルプレート２１とボディプレート２２とは互いに接合されるようになっており、接合した状態ではノズルプレート２１のノズル２１１とボディプレート２２の圧力室２２４とが１対１で対応するようになっている。
ノズルプレート２１とボディプレート２２とが接合された状態でインク供給口２２１にインクが供給されると、当該インクはインク貯留室２２２に一時的に貯留され、その後にインク貯留室２２２から各インク供給路２２３を通じて各圧力室２２４に供給されるようになっている。
圧電素子２３はボディプレート２２の圧力室２２４に対応した位置に接着されるようになっている。圧電素子２３はＰＺＴ（lead zirconium titanate）からなるアクチュエータであり、電圧の印加を受けると変形して圧力室２２４の内部のインクをノズル２１１から吐出させるようになっている。
なお、図３では図示しないが、ノズルプレート２１とボディプレート２２と間には硼珪酸ガラスプレート２４（図４参照）が介在している。
図４に示す通り、１つの圧電素子２３に対応してノズル２１１と圧力室２２４とが１つずつ構成されている。
ノズルプレート２１においてノズル２１１には段が形成されており、ノズル２１１は下段部２１１ａと上段部２１１ｂとで構成されている。下段部２１１ａと上段部２１１ｂとは共に円筒形状を呈しており、下段部２１１ａの直径Ｓ１（図４中左右方向の距離）が上段部２１１ｂの直径Ｓ２（図４中左右方向の距離）より小さくなっている。
ノズル２１１の下段部２１１ａは上段部２１１ｂから流通してきたインクを直接的に吐出する部位である。下段部２１１ａは直径Ｓ１が１〜１０μｍで、長さＨ（図４中上下方向の距離）が１．０〜５．０μｍとなっている。下段部２１１ａの長さＨを１．０〜５．０μｍの範囲に限定するのは、インクの着弾精度を飛躍的に向上させることができるからである。
他方、ノズル２１１の上段部２１１ｂは圧力室２２４から流通してきたインクを下段部２１１ａに流通させる部位であり、その直径Ｓ２が１０〜６０μｍとなっている。上段部２１１ｂの直径Ｓ２の下限を１０μｍ以上に限定するのは、１０μｍを下回ると、ノズル２１１全体（下段部２１１ａと上段部２１１ｂ）の流路抵抗に対し上段部２１１ｂの流路抵抗が無視できない値となり、インクの吐出効率が低下するからである。
逆に、上段部２１１ｂの直径Ｓ２の上限を６０μｍ以下に限定するのは、上段部２１１ｂの直径Ｓ２が大きくなるほど、インクの吐出部位としての下段部２１１ａが薄弱化して（下段部２１１ａが面積増大して機械的強度が小さくなる。）、インクの吐出時に変形し易くなり、その結果インクの着弾精度が低下するからである。すなわち、上段部２１１ｂの直径Ｓ２の上限が６０μｍを上回ると、インクの吐出に伴い下段部２１１ａの変形が非常に大きくなり、着弾精度を規定値（所望の吐出方向に対して±０．５°）以内に抑えることができなくなる可能性があるからである。
ノズルプレート２１とボディプレート２２との間には数百μｍ程度の厚みを有した硼珪酸ガラスプレート２４が設けられており、硼珪酸ガラスプレート２４にはノズル２１１と圧力室２２４とを連通させる開口部２４ａが形成されている。開口部２４ａは、圧力室２２４とノズル２１１の上段部２１１ｂとに通じる貫通孔であり、圧力室２２４からノズル２１１に向けてインクを流通させる流路として機能する部位である。圧力室２２４は、圧電素子２３の変形を受けて当該圧力室２２４の内部のインクに圧力を与える部位である。
以上の構成を具備するプリントヘッド２では、圧電素子２３が変形すると、圧力室２２４の内部のインクに圧力を与え、当該インクは圧力室２２４から硼珪酸ガラスプレート２４の開口部２４ａを流通してノズル２１１に至り、最終的にノズル２１１の下段部２１１ａから吐出されるようになっている。
なお、プリントヘッド２は、図示しない機構により、インク吐出面２１１ｃに平行な方向（図１のＸ方向）へ走査可能なよう装置本体に設けられている。
続いて、基板ユニット１０に導電層１２を形成する配線形成方法について、図５，６を参照して説明する。
図５は、インク滴Ｒが基板１１の側面に着弾される様子を説明するための図であり、図６は、インク滴Ｒが基板ユニット１０の段差部分に着弾される様子を説明するための図である。
まず、インクジェット装置１により、導電層１２となるインク滴Ｒを基板ユニット１０に着弾させる以下の導電層形成工程を行う。
最初に、基板ユニット１０を対向電極３に位置決めして固定する。そして、制御手段４により静電電圧電源４１を制御してプリントヘッド２に静電電圧を印加することにより、ノズルプレート２１と対向電極３との間に静電界を生じさせる。このとき、プリントヘッド２と基板１１との間に生じる電位差が、空気の絶縁破壊電圧（約３ｋＶ／ｍｍ）未満となるよう注意する。
この状態で、図５に示すように、プリントヘッド２を、基板ユニット１０の階段状部分の上方において、基板１１とのギャップが広がる方向へ基板１１の上面と平行に走査させながら、ノズル２１１からインク滴Ｒを吐出させる。すると、ノズルプレート２１と対向電極３との間の静電界により、プリントヘッド２と基板ユニット１０との間には図の破線に示すような電気力線が形成され、静電吸引力を受けたインク滴Ｒはこの電気力線に沿った方向へ飛翔し基板１１へ着弾する。なお、プリントヘッド２の走査開始位置は、インク滴Ｒの初弾が最上段の基板１１の電極１１２（図２、図８参照）に着弾するよう設定されている。また、インク滴Ｒの着弾時の直径は、インクＩの物性や、着弾する基板１１の表面エネルギー或いは表面状態等にもよるが、インクＩを吸収しない基板１１に着弾した場合には、飛翔時の直径の約１．５〜４．０倍となる。
このように、吐出されたインク滴Ｒに対し基板１１へ向かう静電吸引力を作用させることで、プリントヘッド２のインク吐出面２１１ｃに対し急峻な角度を有する基板１１の側面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴Ｒを着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴Ｒを着弾させることができる。
この際、プリントヘッド２がインク滴Ｒを吐出する吐出周波数は、階段状部分の形状等に応じて次のように決定される。
図５に示すＡ点からＢ点まで導電層１２を形成する場合を考える。この場合、基板１１の側面に導電層１２を形成するときには、以下の（１）式を満たす吐出周波数ｆ1でインク滴Ｒを吐出させ、基板１１の各上面に導電層１２を形成するときには、以下の（２）式を満たす吐出周波数ｆ2でインク滴Ｒを吐出させる。
ｆ1＝Ｖ（Ｌ1＋Ｌ2−ｒＤ）／｛ＤＬ2（１−ｒ）｝ ［Ｈｚ］ …（１）
ｆ2＝Ｖ（Ｌ1＋Ｌ2−ｒＤ）／｛Ｄ（Ｌ1＋Ｌ2）（１−ｒ）｝ ［Ｈｚ］ …（２）
ここで、
Ｄ：吐出されるインク滴Ｒの着弾時の直径
Ｌ1：基板１１の側面に形成される導電層１２の合計長さ
Ｌ2：基板１１の上面に形成される導電層１２の合計長さ
ｒ：連続して着弾させたインク滴Ｒが重なる部分における、当該インク滴Ｒの半径方向最大長さの直径Ｄに対する割合（図６（ａ）参照。但し、本図ではインク滴Ｒの着弾直前の状態を示している。）
Ｖ：プリントヘッド２の走査速度
である。
この吐出周波数ｆ1，ｆ2は、制御手段４に記憶され、当該制御手段４が圧電素子２３を制御することにより適宜切替えられる。
例えば、Ｄ＝０．０１ｍｍ、Ｌ1＝ｌ1１＋ｌ1２＝０．５ｍｍ、Ｌ2＝ｌ2１＋ｌ2２＋ｌ23＝１ｍｍ、Ｖ＝３３．３ｍｍ／ｓｅｃ、ｒ＝０．５、ｌ1１＝０．３ｍｍ、ｌ1２＝０．２ｍｍ、ｌ2１＝０．４ｍｍ、ｌ2２＝０．２ｍｍ、ｌ23＝０．４ｍｍの場合には、まずプリントヘッド２がＡ点上方にある状態から走査速度Ｖで移動しながら、吐出周波数ｆ2＝３３．３（０．５＋１−０．５×０．０１）／｛０．０１×（０．５＋１）×（１−０．５）｝≒６７００Ｈｚ＝６．７ｋＨｚで最上段の基板１１の上面に対してインク滴Ｒが吐出される。必要な弾数つまり（ｌ2１−ｒＤ）／｛Ｄ（１−ｒ）｝＝（０．４−０．００５）／（０．０１×０．５）＝７９発のインク滴Ｒが吐出されると、吐出周波数ｆ1＝３３．３（０．５＋１−０．５×０．０１）／｛０．０１×１×（１−０．５）｝≒１００００Ｈｚ＝１０ｋＨｚに切替わり、最上段の基板１１の側面に対してインク滴Ｒ吐出される。ここでも、必要な弾数（ｌ1１−ｒＤ）／｛Ｄ（１−ｒ）｝＝（０．３−０．００５）／（０．０１×０．５）＝５９発のインク滴Ｒが吐出され終わると、また吐出周波数ｆ2＝６．７ｋＨｚに切替わる。このようにして、中段の基板１１の上面及び側面、最下段の基板１１の上面を、それぞれ吐出周波数ｆ1とｆ2とを切り替えながら、インク滴ＲがＢ点まで連続的に吐出され着弾される。
このように、吐出周波数ｆ1とｆ2とを適宜切り替えながらインク滴Ｒが吐出されるので、インク滴Ｒを着弾させにくい基板１１の側面に対しては十分な量を着弾させるだけのインク滴Ｒを吐出させつつ、インク滴Ｒの着弾が容易な基板１１の上面に対しては、適切な量のインク滴Ｒを吐出させることができる。
なお、一定の吐出周波数ｆ1でインク滴Ｒを吐出してもよい。この単一のプリントヘッド２駆動条件でも、インク滴Ｒを着弾させにくい基板１１の側面に対し十分な量を着弾させるだけのインク滴Ｒを吐出させることができる。
また、階段状部分に吐出されるインク滴Ｒは、図６（ａ）に示すように、着弾時の最大直径が階段状部分の各段差の半分以下であることが好ましい。もし、図６（ｂ）に示すように、段差部分に１個のインク滴Ｒだけを着弾させると、このインク滴Ｒは段差部分に大きく濡れ広がってしまう。そこで、最大直径が階段状部分の各段差の半分以下となるようインク滴Ｒを吐出することで、この各段差には少なくとも２個以上のインク滴Ｒが着弾され、インクが当該段差部分に大きく濡れ広がることを防止できる。
また、吐出されるインク滴Ｒは、体積が０．００１ｐｌ以上１ｐｌ以下であることが好ましい。これにより、インク滴Ｒに働く空気抵抗及び慣性力を抑制することができる。
基板ユニット１０にインク滴Ｒを着弾させて導電層形成工程が完了した後、当該インク滴Ｒを焼成する。焼成方法としては、乾燥機やホットプレートでの焼結などが挙げられる。本実施の形態では、インクＩの濡れ性を制御し、着弾性を向上させるために、基板１１に下引き剤（シランカップリング剤やチタンカップリング剤）の塗布を行っている。そのため、各種カップリング剤の耐熱性が確保できる条件での焼結が好ましい。
この焼結は、１００〜１５０℃で１０〜３０分の予備乾燥後、１５０〜２００℃で６０〜１８０分の本焼結を行うことが好ましい。予備乾燥を行わないと、融着した金属内に溶媒が残留し、抵抗値が上昇する恐れがある。予備乾燥の温度が１００℃未満では溶媒の蒸発がほとんど起こらず、効果が生じない恐れがあり、１５０℃を超える温度では金属ナノ粒子の融着が始まる恐れがある。本焼結の温度が１５０℃未満では金属ナノ粒子の融着が起こらず、抵抗値が高くなる恐れがあり、２００℃を超える温度では下引き剤が劣化して融着金属と混合し、抵抗値が高くなる恐れがある。本焼結にはホットプレートを用いるのが好ましい。ホットプレートを用いると、インクＩに直接熱が伝わり、金属ナノ粒子の融着が進みやすくなるためである。
上記の焼成でインク滴Ｒの溶媒が蒸発されることにより、導電層１２が基板ユニット１０に固定される。
以上のように、本実施の形態における配線形成方法によれば、プリントヘッド２のインク吐出面２１１ｃに対し急峻な角度を有する基板１１の側面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴Ｒを着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴Ｒを着弾させることができる。したがって、積層された各基板１１を電気的に接続する良好な配線を形成しつつ、基板ユニット１０の小型化を達成することができる。
また、プリントヘッド２と基板１１との間に電圧を印加した状態でインク滴Ｒを吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴Ｒの飛翔距離を伸ばすことができる。したがって、基板１１の高積載化を達成することができる。
また、インクＩは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、吐出されるインク滴Ｒは、体積が０．００１ｐｌ以上１ｐｌ以下であるので、インク滴Ｒに働く空気抵抗及び慣性力を抑制しつつ、電気力線に沿って基板１１に着弾するのに十分な静電吸引力を当該インク滴Ｒに作用させることができる。したがって、積層された各基板１１を電気的に接続する一層良好な配線を形成することができる。
また、プリントヘッド２と基板１１との間に生じる電位差は、空気の絶縁破壊電圧未満であるので、電気的な短絡を生じさせることがない。したがって、安定した配線形成を行うことができる。
また、基板ユニット１０の階段状部分の各段差には、少なくとも２個以上のインク滴Ｒが着弾されて、１個のインク滴Ｒを着弾させたときとは異なり、インクＩが当該段差部分に大きく濡れ広がることを防止する。したがって、積層された各基板１１を電気的に接続する高精細な配線を形成することができる。
また、一定の吐出周波数ｆ1でインク滴Ｒの吐出を行うこととすれば、単一のプリントヘッド２駆動条件で、インク滴Ｒを着弾させにくい基板１１の側面に対し十分な量を着弾させるだけのインク滴Ｒを吐出させることができる。したがって、簡易なプリントヘッド２駆動条件で、積層された各基板１１を電気的に接続する良好な配線を確実に形成することができる。
また、吐出周波数ｆ1とｆ2とを適宜切り替えながらインク滴Ｒが吐出されることにより、インク滴Ｒを着弾させにくい基板１１の側面に対しては十分な量を着弾させるだけのインク滴Ｒを吐出させつつ、インク滴Ｒの着弾が容易な基板１１の上面に対しては適切な量のインク滴Ｒを吐出させることができるので、積層された各基板１１を電気的に接続する良好な配線を確実かつ効率的に形成することができる。
［変形例］
続いて、上記実施の形態に係るインクジェット装置１の変形例としてのインクジェット装置１Ａについて、図７，８を参照して説明する。
図７は、インクジェット装置１Ａの全体構成を示す模式図であり、図８は、後述する基板ユニット１０Ａの斜視図である。
図７（ａ）に示すように、インクジェット装置１Ａは、上記実施の形態におけるインクジェット装置１の構成に加えて、絶縁層形成用のプリントヘッド２Ａ、プリントヘッド２Ａに静電電圧を印加する静電電圧電源４１Ａ、後述の絶縁層１４を乾燥させるための乾燥装置５１、及び導電層１２を乾燥させるための乾燥装置５２を備え、上記実施の形態における基板ユニット１０に代えて、基板ユニット１０Ａに対して配線形成を行う。
プリントヘッド２Ａは、上記実施の形態におけるプリントヘッド２と同様に構成されている。但し、プリントヘッド２Ａは、導電性材料が含有されたインクＩに代えて、絶縁性材料が含有されたインクＩnを、そのノズル２１１からインク滴Ｒnとして吐出するようになっている。このプリントヘッド２Ａは、基板ユニット１０Ａの階段状部分に、基板１１と導電層１２とを絶縁させるための絶縁層１４を形成するものである（図８参照）。
インクＩnは、絶縁性材料として樹脂組成物を含有している。このような樹脂組成物としては、電気絶縁性を示す材料を含有するものであればよく、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン変性ポリアミドイミド樹脂、ポリエステル樹脂、シアネートエステル樹脂、ＢＴレジン、アクリル樹脂、メタクリル樹脂、メラミン樹脂、ウレタン樹脂、アルキッド樹脂等を構成する、モノマー、オリゴマー及びポリマー等を含む組成物が挙げられる。これらは１種を単独で、又は２種以上を併用することができる。また、上記樹脂組成物は熱硬化性樹脂を含有することが好ましい。熱硬化性樹脂を含有するインクＩnの硬化物からなる絶縁層１４は、耐熱性や絶縁信頼性、接続信頼性に優れている。
本実施の形態の変形例においては、上記樹脂組成物が、上記した樹脂のうちエポキシ樹脂を含有することが特に好ましい。エポキシ樹脂を用いることで、導電層１２に対する接着性を向上させることができる。
エポキシ樹脂としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、ビフェノール型エポキシ樹脂、脂環式エポキシ樹脂、脂肪族鎖状エポキシ樹脂、グリシジルエステル型エポキシ樹脂、フェノール化合物とアルデヒド化合物とを縮合反応させて得られるグリシジルエーテル化合物等が挙げられる。これらは２種以上を組み合わせて含有させることもできる。更に、本実施の形態の変形例においては、上記樹脂組成物が上記エポキシ樹脂とエポキシ樹脂を硬化する硬化剤とを含有することが好ましい。
硬化剤としては、例えば、ジエチレントリアミン、トリエチレンテトラミン、メタキシレンジアミン、ジアミノジフェニルメタン、ジアミノジフェニルスルホン、ｍ−フェニレンジアミン、ジシアンジアミド等のアミン族；無水フタル酸、テトラヒドロ無水フタル酸、ヘキサヒドロ無水フタル酸、メチルテトラヒドロ無水フタル酸、メチルヘキサヒドロ無水フタル酸、無水メチルナジック酸、無水ピロメリット酸、無水トリメット酸などの酸無水物類；イミダゾール、２−エチルイミダゾール、２−エチル−４−メチルイミダゾール、２−フェニルイミダゾール、２−ウンデシルイミダゾール、１−ベンジル−２−メチルイミダゾール、２−ヘプタデシルイミダゾール、４，５−ジフェニルイミダゾール、２−メチルイミダゾリン、２−フェニルイミダゾリン、２−ウンデシルイミダゾリン、２−ヘプタデシルイミダゾリン、２−イソプロピルイミダゾール、２，４−ジメチルイミダゾール、２−フェニル−４−メチルイミダゾール、２−エチルイミダゾリン、２−イソプロピルイミダゾリン、２，４−ジメチルイミダゾリン、２−フェニル−４−メチルイミダゾリン等のイミダゾール類；イミノ基がアクリロニトリル、フェニレンジイソシアネート、トルイジンイソシアネート、ナフタレンジイソシアネート、メチレンビスフェニルイソシアネート、メラミンアクリレート等でマスクされたイミダゾール類；ビスフェノールＦ、ビスフェノールＡ、ビスフェノールＳ等のフェノール化合物；フェノール化合物とアルデヒド化合物との縮合物が挙げられる。なお、これらの硬化剤は、１種を単独で、又は２種以上を組み合わせて含有させてもよい。また、樹脂組成物中には、上述したような成分のほか、所望とする性状に合わせて硬化促進剤、カップリング剤、酸化防止剤、充填剤等を含有させることもできる。
インクＩnの溶媒としては、上記樹脂組成物の成分を分散又は溶解するものであればよく、例えば、γ−ブチロラクトン、シクロヘキサノン等が挙げられる。
インクＩnの粘度は、吐出温度において２０ｍＰａ・ｓ以下であることが好ましく、２〜８ｍＰａ・ｓがより好ましい。２ｍＰａ・ｓより低粘度であるとインクＩnの濃度が薄くなり硬化に時間が掛かる場合がある。また、８ｍＰａ・ｓより高粘度であると吐出不良を起こす場合がある。吐出温度については、インクＩと同様に、２０〜６０℃が好ましく、２５〜５０℃がより好ましい。
インクＩnの表面張力は、２０ｍＮ／ｍ以上が好ましく、２５〜４５ｍＮ／ｍがより好ましい。２５ｍＮ／ｍ未満では、吐出される際に濡れ広がり吐出されにくくなる場合があり、４５ｍＮ／ｍを超えるとインクＩnが充填されにくくなる為である。
インクＩｎの電気伝導度は、静電吸引力を作用させるために、２５℃において０．１μＳ／ｃｍ以上が好ましいが、高精細描画の観点から、１μＳ／ｃｍ以上がより好ましい。
インクＩｎの比誘電率は、１０以上であることが好ましい。
静電電圧電源４１Ａは、上記実施の形態における静電電圧電源４１と同様に構成されている。但し、プリントヘッド２に代えて、プリントヘッド２Ａに静電電圧を印加するようになっている。
乾燥装置５１及び乾燥装置５２は、いずれも対向電極３の上方に設けられ、制御手段４に接続されている。これら乾燥装置５１及び乾燥装置５２は、制御手段４からの制御により下方へ向けて熱風を吐出可能になっており、この熱風により絶縁層１４及び導電層１２をそれぞれ乾燥させるものである。
基板ユニット１０Ａは、図８に示すように、上記実施の形態における基板ユニット１０の構成に加え、後述する方法により、基板１１と導電層１２とを絶縁させるための絶縁層１４が形成されている。
続いて、基板ユニット１０に導電層１２及び絶縁層１４を形成する配線形成方法について説明する。
まず、インクジェット装置１Ａのプリントヘッド２Ａにより、絶縁層１４となるインク滴Ｒnを基板ユニット１０Ａに着弾させる以下の絶縁層形成工程を行う。
この絶縁層形成工程は、上述した導電層形成工程と同様に行われる。つまり、プリントヘッド２Ａのノズルプレート２１と対向電極３との間に静電界を生じさせた状態でインク滴Ｒnの吐出が行われる。したがって、プリントヘッド２Ａから吐出されたインク滴Ｒnに対し基板１１へ向かう静電吸引力を作用させることで、プリントヘッド２Ａのインク吐出面２１１ｃに対し急峻な角度を有する基板１１の側面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴Ｒnを着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴Ｒnを着弾させることができる。
この際、導電層１２が形成される部分のみに絶縁層１４を形成することが好ましい。こうすることで、絶縁層１４は絶縁が必要な部分のみに形成され、効率的に当該絶縁層１４を形成することができる。
次に、絶縁層１４の焼成を行う。対向電極３を移動させることにより基板ユニット１０を乾燥装置５１の下方に位置させる。そして、乾燥装置５１は、制御手段４に制御されて下方へ熱風を吐出し、基板ユニット１０の絶縁層１４を乾燥させて焼成させる。
次に、表面処理工程を行う。ここでは、絶縁層１４の表面に対し、インク滴Ｒの密着性を向上させる表面処理を行う。
表面処理の方法としては、例えば「表面処理技術ハンドブック」（株式会社エヌ・ティー・エス発行，２０００．１．７）の第２編第２節及び第３節に記載のような、化学的方法と物理的方法とがある。また、両者を組み合わせて処理することも可能である。本実施の形態の変形例においては化学的方法を用いる。
化学的方法の中でも、電子デバイス作製時にはコンタクトの問題があり膜厚が薄いことが好ましいことから、カップリング剤により処理することが好ましい。このカップリング剤としては、例えば、シラン系、チタネート系、アルミニウム系、又はジルコニウム系のカップリング剤等が挙げられる。カップリング剤溶液の濃度は、０．００５〜３０ｗｔ％が好ましく、更に好ましくは０．０１〜５ｗｔ％であると濡れ性もよく均一な膜が形成できる。塗布方法は、インクジェット、ディップ、スプレーコート、スピンコート等の既存の方法を用いることができる。なお、物理的方法としては、プラズマ処理、コロナ処理及びＵＶ処理等が挙げられるが、これらについては元から基板１１にある絶縁膜を破壊しない程度であれば適用することができる。
このように、絶縁層１４の表面に表面処理を行うことで、インク滴Ｒの密着性が向上するとともに、当該インク滴Ｒの濡れ及び帯電状態を均一とすることができる。
次に、導電層形成工程を行う。この工程は、上記実施の形態と全く同様に行われる。
次に、導電層１２の焼成を行う。対向電極３を移動させることにより基板ユニット１０を乾燥装置５２の下方に位置させる。そして、乾燥装置５２は、制御手段４に制御されて下方へ熱風を吐出し、基板ユニット１０の導電層１２を乾燥させて焼成させる。焼成時の温度条件は上記実施の形態と同様である。
なお、インクジェット装置１Ａは、図７（ｂ）に示すように、乾燥装置５１を設けない構成としてもよい。この場合、絶縁層１４の焼成は省略する。
以上のように、本実施の形態の変形例における配線形成方法によれば、上記実施の形態と同様の効果が得られるのは勿論のこと、プリントヘッド２Ａのインク吐出面２１１ｃに対し急峻な角度を有する基板１１の側面に対しても、当該角度を緩やかにするテーパー部材を設けることなく連続的にインク滴Ｒnを着弾させることができる。特に、電気力線が集中する角部に対しては、十分な量のインク滴Ｒnを着弾させることができる。したがって、積層された各基板１１に対し、当該基板１１と導電層１２とを絶縁させるための良好な絶縁層１４を形成しつつ、基板ユニット１０Ａの小型化を達成することができる。
また、プリントヘッド２Ａと基板１１との間に電圧を印加した状態でインク滴Ｒnを吐出させるので、静電吸引力を作用させていない従来のオンデマンド型のインクジェットヘッドに比べインク滴Ｒnの飛翔距離を伸ばすことができる。したがって、基板１１の高積載化を達成することができる。
また、インクＩnは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、吐出されるインク滴Ｒnは、体積が０．００１ｐｌ以上１ｐｌ以下であるので、このインク滴Ｒnに働く空気抵抗及び慣性力を抑制しつつ、電気力線に沿って基板１１に着弾するのに十分な静電吸引力を当該インク滴Ｒnに作用させることができる。したがって、積層された各基板１１に対し、当該基板と導電層とを絶縁する良好な絶縁層を確実に形成することができる。
また、絶縁層１４は絶縁が必要な部分のみに形成されるので、効率的に絶縁層を形成することができる。
また、絶縁層１４は、単一の樹脂組成物つまり絶縁性材料で形成されるので、絶縁層１４上に導電層１２を形成するインク滴Ｒの濡れ及び帯電状態が均一となる。したがって、積層された各基板１１を電気的に接続する良好な配線を安定して形成することができる。
また、絶縁層１４の表面に対し、インク滴Ｒの密着性を向上させる表面処理を行うので、このインク滴Ｒの密着性が向上するとともに、当該インク滴Ｒの濡れ及び帯電状態が均一となる。したがって、積層された各基板１１を電気的に接続する良好な配線を安定して形成することができる。
［実施例１］
以下に、実施例を挙げることにより、本発明をさらに具体的に説明する。
＜基板ユニット＞
次のような基板ユニット１０Ａに対し、形成条件を変化させて導電層１２及び絶縁層１４を形成し配線状態を評価した。
電極１１２は□６０μｍのアルミニウム製で各基板１１に１０個ずつ、各基板１１の電極１１２間の合計の描画長は１．５ｍｍである。基板１１は側面以外を絶縁膜に覆われている。基板１１の厚さは、最上段から順に１００μｍ、１５０μｍ、５０μｍとした。つまり、前述の（１），（２）式におけるＬ1＝２５０μｍ、Ｌ2＝１．２５ｍｍとなる。
＜プリントヘッド＞
ノズル２１１の孔径Ｓ１の異なる５種類のＳｉヘッドを使用した。インクは、基板側面の絶縁層形成用のインクＩnと、電極１１２間配線用のＡｇインクＩとの２種類を使用した。また、最上段の基板１１の上面と、プリントヘッド２，２Ａのインク吐出面２１１ｃとの垂直方向のギャップは１ｍｍか４ｍｍに設定した。更に、プリントヘッド２，２Ａを接地し、対向電極３に直流電圧を印加して、最上段の基板１１の上面とプリントヘッド２，２Ａとの電圧を変化させてインク滴Ｒ，Ｒnの吐出を行った。
また、比較実験として、対向電極に電圧を印加しない状態でのインク滴Ｒ，Ｒnの吐出も行った。
＜絶縁層形成及び焼成＞
絶縁層形成用のインクＩnは、日立化成工業製のものを使用した。このインクＩnの物性は、濃度９ｗｔ％、粘度３ｍＰａ・ｓ（２５℃）、表面張力２５ｍＮ／ｍ、電気伝導度５μＳ／ｃｍ、比誘電率３１である。
プリントヘッド２Ａは、３０ｍｍ／ｓ一定で基板１１の側面に平行に走査させた。このとき、インク滴Ｒnの体積０．５ｐｌ、吐出周波数６ｋＨｚの吐出条件で、５回の重ね描画を行った。その後、当該インク滴Ｒnを１８０℃、６０ｍｉｎ熱硬化させた。なお、硬化後の絶縁層の傾斜は、基板１１の上面から約７０°であった。
＜導電層形成及び焼成＞
ＡｇインクＩは、住友電気工業製のものを使用した。このＡｇインクＩの物性は、濃度１５％、粘度１３ｍＰａ・ｓ（２５℃）、表面張力３０ｍＮ／ｍ、電気伝導度２７μＳ／ｃｍ、比誘電率２５である。なお、粘度については、インク滴Ｒの吐出時には、ヘッドを加熱することにより、１０ｍＰａ・ｓ以下となる。
プリントヘッド２は、３０ｍｍ／ｓ一定で走査した。このとき、インク滴Ｒの着弾時の直径Ｄを表１に示す着弾径とし、ｒ＝０．５として、前述の（１），（２）式より算出した吐出周波数ｆ1，ｆ2を切替えて描画を行った。その後、１８０℃、１００分間焼成を行った。
＜評価＞
導電層１２及び絶縁層１４の形成条件１２パターンと、１０本形成した導電層１２の配線状態の評価結果とを表１に示す。ここで、導電層１２の配線状態の評価は、○：全ての導電層１２が導通し、かつ側面の配線形状がなめらかで、高周波での損失の影響がないもの、△：一部の導電層１２が断線しており、かつ配線形状が波打ちで、高周波での損失の影響がありそうなもの、×：全ての導電層１２が断線しているもの、とした。
［実施例２］
実施例１において絶縁層形成及び焼成を以下のように変更したうえで、表１の形成条件１２パターンのうちの１１パターンについて導電層１２を形成し配線状態を評価した。
＜絶縁層形成及び焼成＞
基板１１の側面に対し、ディスペンサーを用いてインクＩnを約１５０μｍの幅で描画するとともに、段差部分をインクＩnで埋めた。そして、このインクＩnを１８０℃、６０ｍｉｎ熱硬化させた。
＜評価＞
導電層１２の形成条件１１パターン、及び形成した導電層１２の配線状態の評価結果を表２に示す。ここで、導電層１２の配線状態の評価は、実施例１と同様である。
［実施例３］
実施例１と同じ導電層１２及び絶縁層１４の形成条件により、図２（ｃ）に示すような、基板１１の外周を一致させて積層させた基板ユニット１０に対して、導電層１２を形成し配線状態を評価した。
＜評価＞
導電層１２及び絶縁層１４の形成条件、及び形成した導電層１２の配線状態の評価結果を表３に示す。ここで、導電層１２の配線状態の評価は、実施例１と同様である。
上記の実施例１〜３に示したように、本発明によれば、広範な形成条件に亘って配線状態の良好な導電層１２を形成することができる。
なお、本実施の形態及びその変形例においては、プリントヘッド２，２Ａと基板ユニット１０，１０ＡとがＸ方向へ相対的に移動すればよく、例えば、走査しないライン型のプリントヘッド２，２Ａに対して基板ユニット１０，１０Ａが走査するように構成してもよい。
また、プリントヘッド２，２Ａは、少なくとも基板１１の上面に対し略平行に相対移動すればよく、例えば、基板１１の上面と略平行に移動させた後、インク吐出面２１１ｃを回転させて、基板１１の側面と略平行に移動させるようにしてもよい。
また、上記以外の点についても、本発明は、上記実施の形態及びその変形例に限定されるものではなく、適宜変更可能であるのは勿論である。
２，２Ａ プリントヘッド
１０，１０Ａ 基板ユニット
１１ 基板
１２ 導電層
１４ 絶縁層
１１２ 電極
２１１ｃ インク吐出面
Ｄ インク滴の直径
ｆ1 吐出周波数
ｆ2 吐出周波数
Ｉ，Ｉn インク
Ｌ1 基板の側面に形成される導電層の合計長さ
Ｌ2 基板の上面に形成される導電層の合計長さ
ｒ インク滴が重なる部分における半径方向最大長さの直径に対する割合
Ｒ，Ｒn インク滴
Ｖ プリントヘッドの走査速度

Claims (15)

  1. インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
    前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
    前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
    前記導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
    吐出される前記導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする配線形成方法。
  2. インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
    前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
    前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
    前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
    吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする配線形成方法。
  3. インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
    前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
    前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
    前記複数の基板と前記プリントヘッドとを前記基板の上面に対し略平行に相対移動させるときに、
    前記プリントヘッドから、以下の（１）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させることを特徴とする配線形成方法。
    ｆ 1 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛ＤＬ 2 （１−ｒ）｝ ［Ｈｚ］ …（１）
    （但し、
    Ｄ：吐出される前記導電性インクのインク滴の着弾時の直径
    Ｌ 1 ：前記複数の基板の各側面に形成される前記導電層の合計長さ
    Ｌ 2 ：前記複数の基板の各上面に形成される前記導電層の合計長さ
    ｒ：連続して着弾させた前記導電性インクのインク滴が重なる部分における、当該インク滴の半径方向最大長さの直径Ｄに対する割合
    Ｖ：前記複数の基板と前記プリントヘッドとの相対速度）
  4. 前記プリントヘッドから、
    前記複数の基板の各側面に前記導電層を形成するときには、前記（１）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させ、
    前記複数の基板の各上面に前記導電層を形成するときには、以下の（２）式を満たす吐出周波数ｆ 2 で前記導電性インクのインク滴を吐出させることを特徴とする請求項３に記載の配線形成方法。
    ｆ 2 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛Ｄ（Ｌ 1 ＋Ｌ 2 ）（１−ｒ）｝
    ［Ｈｚ］ …（２）
  5. インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
    前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有するものを用い、
    前記インクとして導電性材料が含有された導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に形成する導電層形成工程を備え、
    前記導電層形成工程の前に、
    前記インクとして絶縁性材料が含有された絶縁性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記絶縁性インクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に形成する絶縁層形成工程を備えることを特徴とする配線形成方法。
  6. 前記絶縁性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
    吐出される前記絶縁性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする請求項５に記載の配線形成方法。
  7. 前記絶縁層は、前記導電層が形成される部分のみに形成されることを特徴とする請求項５又は６に記載の配線形成方法。
  8. 前記絶縁層は、単一の絶縁性材料で形成されることを特徴とする請求項５〜７のいずれか一項に記載の配線形成方法。
  9. 前記絶縁層形成工程の後であって前記導電層形成工程の前に、
    前記絶縁層の表面に対し、前記導電性インクの密着性を向上させる表面処理を行う表面処理工程を備えることを特徴とする請求項５〜８のいずれか一項に記載の配線形成方法。
  10. 前記導電性インクは、電気伝導度が０．１μＳ／ｃｍ以上、かつ比誘電率が１０以上であり、
    吐出される前記導電性インクのインク滴は、体積が０．００１ｐｌ以上１ｐｌ以下であることを特徴とする請求項２〜９のいずれか一項に記載の配線形成方法。
  11. 前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
    吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする請求項１、３〜９のいずれか一項に記載の配線形成方法。
  12. 前記複数の基板と前記プリントヘッドとを前記基板の上面に対し略平行に相対移動させるときに、
    前記プリントヘッドから、以下の（３）式を満たす吐出周波数ｆ 1 で前記導電性インクのインク滴を吐出させることを特徴とする請求項１、２、５〜９のいずれか一項に記載の配線形成方法。
    ｆ 1 ＝Ｖ（Ｌ 1 ＋Ｌ 2 −ｒＤ）／｛ＤＬ 2 （１−ｒ）｝ ［Ｈｚ］ …（３）
    （但し、
    Ｄ：吐出される前記導電性インクのインク滴の着弾時の直径
    Ｌ 1 ：前記複数の基板の各側面に形成される前記導電層の合計長さ
    Ｌ 2 ：前記複数の基板の各上面に形成される前記導電層の合計長さ
    ｒ：連続して着弾させた前記導電性インクのインク滴が重なる部分における、当該インク滴の半径方向最大長さの直径Ｄに対する割合
    Ｖ：前記複数の基板と前記プリントヘッドとの相対速度）
  13. 前記導電層形成工程の前に、
    前記インクとして絶縁性材料が含有された絶縁性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加した状態で、前記複数の基板と前記プリントヘッドとを少なくとも前記基板の上面に対し略平行に相対移動させつつ、前記プリントヘッドから前記絶縁性インクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に形成する絶縁層形成工程を備えることを特徴とする請求項１〜４のいずれか一項に記載の配線形成方法。
  14. 前記プリントヘッドと前記複数の基板との間に印加される電圧は、空気の絶縁破壊電圧未満であることを特徴とする請求項１〜１３のいずれか一項に記載の配線形成方法。
  15. 前記基板は半導体チップであることを特徴とする請求項１〜１４のいずれか一項に記載の配線形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180087839A (ko) * 2017-01-25 2018-08-02 제록스 코포레이션 중간층 인쇄 공정

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014083782A1 (ja) * 2012-11-30 2014-06-05 アピックヤマダ株式会社 レジスト膜形成装置とその方法、導電膜形成および回路形成装置とその方法、電磁波シールド形成装置とその方法、短波長高透過率絶縁膜の成膜装置とその方法、蛍光体の成膜装置とその方法、微量材料合成装置とその方法、樹脂モールド装置、樹脂モールド方法、薄膜形成装置、有機ｅｌ素子、バンプ形成装置とその方法、配線形成装置とその方法、および、配線構造体
JP2014120490A (ja) * 2012-12-13 2014-06-30 Apic Yamada Corp バンプ形成装置とその方法、配線形成装置とその方法、および、配線構造体
US11122692B1 (en) * 2020-06-11 2021-09-14 Raytheon Company Preparation of solder bump for compatibility with printed electronics and enhanced via reliability

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004140337A (ja) * 2002-09-24 2004-05-13 Konica Minolta Holdings Inc 回路基板の製造方法、回路基板及び回路基板の製造装置
JP2004165587A (ja) * 2002-02-21 2004-06-10 National Institute Of Advanced Industrial & Technology 超微細流体ジェット装置
JP2007335558A (ja) * 2006-06-14 2007-12-27 Konica Minolta Holdings Inc 導電性パターン及び導電性パターンの作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63219974A (ja) 1987-03-04 1988-09-13 Rinnai Corp 水バルブ装置
DK648187D0 (da) * 1987-12-09 1987-12-09 Linkease Test Systems A S Fremgangsmaade og apparat til fremstilling af kredsloebsdel
JPH0743391B2 (ja) 1990-07-24 1995-05-15 株式会社クボタ 引上鋳造に於ける引上速度の測定方法
US6113218A (en) * 1990-09-21 2000-09-05 Seiko Epson Corporation Ink-jet recording apparatus and method for producing the head thereof
JP2000309734A (ja) * 1999-02-17 2000-11-07 Canon Inc インクジェット用インク、導電性膜、電子放出素子、電子源および画像形成装置の製造方法
FR2795234B1 (fr) * 1999-06-15 2003-07-18 Gemplus Card Int Procede de fabrication de tout ou partie d'un dispositif electronique par jet de matiere
JP3918936B2 (ja) 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
WO2005014179A1 (ja) * 2003-08-08 2005-02-17 Sharp Kabushiki Kaisha 静電吸引型流体吐出装置、静電吸引型流体吐出方法、およびそれを用いた描画パターン形成方法
JP3933138B2 (ja) 2004-03-01 2007-06-20 住友電気工業株式会社 インクジェット用金属インク
JP2005251910A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 回路基板とその製造方法、電気光学装置、電子機器
JP2005302813A (ja) 2004-04-07 2005-10-27 Matsushita Electric Ind Co Ltd 電子回路組立体および電子回路組立体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165587A (ja) * 2002-02-21 2004-06-10 National Institute Of Advanced Industrial & Technology 超微細流体ジェット装置
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004140337A (ja) * 2002-09-24 2004-05-13 Konica Minolta Holdings Inc 回路基板の製造方法、回路基板及び回路基板の製造装置
JP2007335558A (ja) * 2006-06-14 2007-12-27 Konica Minolta Holdings Inc 導電性パターン及び導電性パターンの作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180087839A (ko) * 2017-01-25 2018-08-02 제록스 코포레이션 중간층 인쇄 공정
KR102279969B1 (ko) 2017-01-25 2021-07-22 제록스 코포레이션 중간층 인쇄 공정

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