JP5326449B2 - 配線形成方法 - Google Patents
配線形成方法 Download PDFInfo
- Publication number
- JP5326449B2 JP5326449B2 JP2008231707A JP2008231707A JP5326449B2 JP 5326449 B2 JP5326449 B2 JP 5326449B2 JP 2008231707 A JP2008231707 A JP 2008231707A JP 2008231707 A JP2008231707 A JP 2008231707A JP 5326449 B2 JP5326449 B2 JP 5326449B2
- Authority
- JP
- Japan
- Prior art keywords
- ink
- substrate
- print head
- wiring
- substrates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/76—Apparatus for connecting with build-up interconnects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
- H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/24998—Reinforcing structures, e.g. ramp-like support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/76—Apparatus for connecting with build-up interconnects
- H01L2224/7615—Means for depositing
- H01L2224/76151—Means for direct writing
- H01L2224/76155—Jetting means, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
- H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0104—Zirconium [Zr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01045—Rhodium [Rh]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有し、各基板の上面と側面とが略直交するものを用い、
前記インクとして導電性材料を含有する導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加するとともに、前記プリントヘッドのインク吐出面に露出する前記基板の側面の法線と当該インク吐出面とのなす角度が30°以上60°以下となるよう前記複数の基板を傾斜させた状態で、前記複数の基板と当該プリントヘッドとを前記インク吐出面に対し略平行な方向へ相対移動させつつ、当該プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に配線状に形成する導電層形成工程を備えることを特徴とする。
前記導電性インクは、電気伝導度が0.1μS/cm以上、かつ比誘電率が10以上であり、
吐出される前記導電性インクのインク滴は、体積が0.001pl以上5pl以下であることを特徴とする。
前記プリントヘッドと前記複数の基板との間に印加される電圧は、空気の絶縁破壊電圧未満であることを特徴とする。
前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
前記導電層形成工程では、吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする。
前記導電層形成工程の前に、
前記インクとして絶縁性材料を含有するインクを用い、プリントヘッドと前記複数の基板との間に電圧を印加するとともに、当該プリントヘッドのインク吐出面に露出する前記基板の側面の法線と当該インク吐出面とのなす角度が直角未満となるよう前記複数の基板を傾斜させた状態で、前記複数の基板と当該プリントヘッドとを前記インク吐出面に対し略平行な方向へ相対移動させつつ、当該プリントヘッドから前記絶縁性材料を含有するインクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に配線状に形成する絶縁層形成工程を備えることを特徴とする。
前記基板として、上面と側面とが略直交するものを用い、
前記絶縁層形成工程では、前記基板の側面の法線と前記プリントヘッドのインク吐出面とのなす角度が、30°以上60°以下であることを特徴とする。
前記絶縁性材料を含有するインクは、電気伝導度が0.1μS/cm以上、かつ比誘電率が10以上であり、
吐出される前記絶縁性材料を含有するインクのインク滴は、体積が0.001pl以上5pl以下であることを特徴とする。
前記絶縁層は、前記導電層が形成される部分のみに形成されることを特徴とする。
前記絶縁層は、単一の絶縁性材料で形成されることを特徴とする。
前記絶縁層形成工程の後であって前記導電層形成工程の前に、
前記絶縁層の表面に対し、前記導電性インクの密着性を向上させる表面処理を行う表面処理工程を備えることを特徴とする。
前記基板は半導体チップであることを特徴とする。
また、プリントヘッドのインク吐出面を下方へ向ける場合には、複数の基板を傾斜させることにより、基板の側面はより水平に近い状態でインク滴を着弾されるので、着弾したインク滴の垂れを抑制することができる。
図1は、インクジェット装置1の全体構成を示す模式図であり、図2は、後述する基板ユニット10の斜視図である。
化学法は、液中で行われる湿式法と、空気中もしくは減圧雰囲気中で行われる乾式法に大別される。湿式法としてよく知られている化学還元法は、金属イオン溶液に還元剤を添加するか、或いは還元剤を含む金属塩溶液を加熱することで金属イオンを還元し、ナノ粒子を生成する手法である。このようなナノ粒子が分散されたインクとしては、例えば、特許第3933138号公報に開示のものを用いることができる。乾式法としては、ガス中蒸発法が知られている。ガス中蒸発法は、不活性ガス中で金属を蒸発させ、ガスとの衝突により冷却凝集させてナノ粒子を生成する方法である。乾式法の方が湿式法よりも粒径を小さくできることが知られており、乾式法では数nm程度の粒径のナノ粒子も生成可能である。
インクIの表面張力は、20mN/m以上、50mN/m以下が好ましい。更には、吐出安定性の観点から、25mN/m以上、45mN/m以下がより好ましい。
インクIの電気伝導度は、静電吸引力を作用させるために、25℃において0.1μS/cm以上、2000μS/cm以下が好ましいが、高精細描画の観点から、1μS/cm以上、1000μS/cm以下がより好ましい。
インクIの比誘電率は、10以上であることが好ましい。
図4は、プリントヘッド2の分解斜視図であり、図5は、プリントヘッド2の側断面図である。
図6は、導電層12が形成される様子を説明するための図であり、図7は、インク滴Rが基板ユニット10の段差部分に着弾される様子を説明するための図である。
この工程では、プリントヘッド2から各基板11の上面11a及び側面11bへインク滴Rを着弾させて、上面導電層12a及び側面導電層12bを形成する。
焼成方法としては、乾燥機やホットプレートでの焼結などが挙げられる。本実施の形態では、インクIの濡れ性を制御し、着弾性を向上させるために、基板11に下引き剤(シランカップリング剤やチタンカップリング剤)の塗布を行っている。そのため、各種カップリング剤の耐熱性が確保できる条件での焼結が好ましい。
この焼結は、100〜150℃で10〜30分の予備乾燥後、150〜200℃で60〜180分の本焼結を行うことが好ましい。予備乾燥を行わないと、融着した金属内に溶媒が残留し、抵抗値が上昇する恐れがある。予備乾燥の温度が100℃以下では溶媒の蒸発がほとんど起こらず、効果が生じない恐れがあり、150℃以上では金属ナノ粒子の融着が始まる恐れがある。本焼結の温度が150℃以下では金属ナノ粒子の融着が起こらず、抵抗値が高くなる恐れがあり、200℃以上では下引き剤が劣化して融着金属と混合し、抵抗値が高くなる恐れがある。本焼結にはホットプレートを用いるのが好ましい。ホットプレートを用いると、インクIに直接熱が伝わり、金属ナノ粒子の融着が進みやすくなるためである。
続いて、上記実施の形態に係るインクジェット装置1の変形例としてのインクジェット装置1Aについて、図8,9を参照して説明する。なお、上記実施の形態と同様の構成要素には同一の符号を付し、その説明を省略する。
図8は、インクジェット装置1Aの全体構成を示す模式図であり、図9は、後述する基板ユニット10Aの斜視図である。
エポキシ樹脂としては、例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ビフェノール型エポキシ樹脂、脂環式エポキシ樹脂、脂肪族鎖状エポキシ樹脂、グリシジルエステル型エポキシ樹脂、フェノール化合物とアルデヒド化合物とを縮合反応させて得られるグリシジルエーテル化物等が挙げられる。これらは2種以上を組み合わせて含有させることもできる。更に、本実施の形態の変形例においては、上記樹脂組成物が上記エポキシ樹脂とエポキシ樹脂を硬化する硬化剤とを含有することが好ましい。
硬化剤としては、例えば、ジエチレントリアミン、トリエチレンテトラミン、メタキシレンジアミン、ジアミノジフェニルメタン、ジアミノジフェニルスルホン、m−フェニレンジアミン、ジシアンジアミド等のアミン族;無水フタル酸、テトラヒドロ無水フタル酸、ヘキサヒドロ無水フタル酸、メチルテトラヒドロ無水フタル酸、メチルヘキサヒドロ無水フタル酸、無水メチルナジック酸、無水ピロメリット酸、無水トリメット酸などの酸無水物類;イミダゾール、2−エチルイミダゾール、2−エチル−4−メチルイミダゾール、2−フェニルイミダゾール、2−ウンデシルイミダゾール、1−ベンジル−2−メチルイミダゾール、2−ヘプタデシルイミダゾール、4,5−ジフェニルイミダゾール、2−メチルイミダゾリン、2−フェニルイミダゾリン、2−ウンデシルイミダゾリン、2−ヘプタデシルイミダゾリン、2−イソプロピルイミダゾール、2,4−ジメチルイミダゾール、2−フェニル−4−メチルイミダゾール、2−エチルイミダゾリン、2−イソプロピルイミダゾリン、2,4−ジメチルイミダゾリン、2−フェニル−4−メチルイミダゾリン等のイミダゾール類;イミノ基がアクリロニトリル、フェニレンジイソシアネート、トルイジンイソシアネート、ナフタレンジイソシアネート、メチレンビスフェニルイソシアネート、メラミンアクリレート等でマスクされたイミダゾール類;ビスフェノールF、ビスフェノールA、ビスフェノールS等のフェノール化合物;フェノール化合物とアルデヒド化合物との縮合物が挙げられる。なお、これらの硬化剤は、1種を単独で、又は2種以上を組み合わせて含有させてもよい。また、樹脂組成物中には、上述したような成分のほか、所望とする性状に合わせて硬化促進剤、カップリング剤、酸化防止剤、充填剤等を含有させることもできる。
インクInの表面張力は、20mN/m以上が好ましく、25〜45mN/mがより好ましい。25mN/m未満では、吐出される際に濡れ広がり吐出されにくくなる場合があり、45mN/mを超えるとインクInが充填されにくくなる為である。
インクInの電気伝導度は、静電吸引力を作用させるために、25℃において0.1μS/cm以上が好ましいが、高精細描画の観点から、1μS/cm以上がより好ましい。
インクInの比誘電率は、10以上であることが好ましい。
この絶縁層形成工程は、上述した導電層形成工程と同様に行われる。つまり、基板ユニット10Aを基板支持部材30に載置することでプリントヘッド2Aのインク吐出面211cに対し傾斜させ、プリントヘッド2Aのノズルプレート21と対向電極3との間に静電界を生じさせた状態で、プリントヘッド2Aを走査させながらインク滴Rnの吐出が行われる。そして、最上段の基板11の電極112から最下段の基板11の電極112まで、各基板11の上面11a及び側面11bに順次インク滴Rnが着弾され、上面絶縁層14a及び側面絶縁層14bが形成される。
この工程では、まず、対向電極3を移動させることにより基板ユニット10Aを乾燥装置51の下方に位置させる。そして、制御手段4からの制御により乾燥装置51から下方へ向けて熱風を吐出させ、基板ユニット10Aの絶縁層14を乾燥させて焼成させる。
ここでは、絶縁層14の表面に対し、インク滴Rの密着性を向上させる表面処理を行う。
表面処理の方法としては、例えば「表面処理技術ハンドブック」(株式会社エヌ・ティー・エス発行,2000.1.7)の第2編第2節及び第3節に記載のような、化学的方法と物理的方法とがある。また、両者を組み合わせて処理することも可能である。本実施の形態の変形例においては化学的方法を用いる。
化学的方法の中でも、電子デバイス作製時にはコンタクトの問題があり膜厚が薄いことが好ましいことから、カップリング剤により処理することが好ましい。このカップリング剤としては、例えば、シラン系、チタネート系、アルミニウム系、又はジルコアルミニウム系のカップリング剤等が挙げられる。カップリング剤溶液の濃度は、0.005〜30wt%が好ましく、更に好ましくは0.01〜5wt%であると濡れ性もよく均一な膜が形成できる。塗布方法は、インクジェット、ディップ、スプレーコート、スピンコート等の既存の方法を用いることができる。なお、物理的方法としては、プラズマ処理、コロナ処理及びUV処理等が挙げられるが、これらについては元から基板11に形成されている絶縁膜を破壊しない程度であれば適用することができる。
この工程では、まず、対向電極3を移動させることにより基板ユニット10Aを乾燥装置52の下方に位置させる。そして、制御手段4からの制御により乾燥装置52から下方へ向けて熱風を吐出させ、基板ユニット10Aの導電層12を乾燥させて焼成させる。焼成時の温度条件は上記実施の形態と同様である。
<基板ユニット>
基板ユニット10Aとして、基板11が2段に積層されたものを使用した。また、基板支持部材30を替えることにより、基板11の側面11bの法線とプリントヘッド2,2Aのインク吐出面211cとのなす角度θを0,30,60,90°と変化させ、各角度θで配線形成を行った。
プリントヘッド2,2Aのインク吐出面211cと、最上段の基板11の角部C1との垂直方向のギャップは1mmに設定した。
絶縁層形成用のインクInは、日立化成工業製のものを使用した。このインクInの物性は、濃度9wt%、粘度3mPa・s(25℃)、表面張力25mN/m、電気伝導度5μS/cm、比誘電率31である。
プリントヘッド2Aには静電電圧2kVを印加した。この状態でプリントヘッド2Aを走査させつつ、インク滴Rnの吐出を行った。このとき、上記の各角度θに対し、インク滴Rnの体積(着弾時の直径)を表1に示す6種類の値に変化させ、各インク滴Rnの体積で配線形成をいった。プリントヘッド2Aの走査速度は、角度θ=0のときに、基板11の上面11aに着弾したインク滴Rnが直径の半分だけ重なる速度とした。また、プリントヘッド2Aの圧電素子23には20Vの吐出電圧を印加した。
その後、着弾させたインク滴Rn(絶縁層14)を、180℃で60min熱硬化させた。
導電層形成用のインクIとして、住友電気工業製のAgインクを使用した。このAgインクの物性は、濃度15%、粘度13mPa・s(25℃)、表面張力30mN/m、電気伝導度27μS/cm、比誘電率25である。なお、粘度については、インク滴Rの吐出時には、ヘッドを加熱することにより、10mPa・s以下となる。
インク滴Rの吐出条件・電圧印加条件等は、上記の絶縁層形成時のものと同様とした。
その後、着弾させたインク滴R(導電層12)を、180℃で100分間焼成した。
基板11の側面11bに形成された側面導電層12bに対し、以下の基準に従って配線状態を評価したところ、表1に示す通りとなった。
○:導通があり、表面に波打ちはみられるが高周波での損失の影響がないもの。
△:導通があり、表面に波打ちがみられ高周波での損失の影響がありそうなもの。
×:導通がないもの。
△:他の部分に比べて厚さにムラがあるもの。
×:線幅が他の部分に比べて半分以下となっているもの。
また、これらの評価に加え、インク滴が角部C2に溜まってしまったものに▲を付した。
表1,2の結果から、0°<角度θ<90°の範囲で基板ユニット10を傾斜させることで、傾斜させていない角度θ=0°のときに比べ、角部C1,C2を含む基板11の側面11bに対し良好な導電層12を形成できることが分かる。より詳細には、30°≦角度θ≦60°の範囲で基板ユニット10Aを傾斜させることで、角部C1,C2を含む基板11の側面11bに対し良好な導電層12を形成できる。
また、表2の結果から、インク滴R,Rnの量(体積)を0.001pl以上5pl以下とすることで、当該インク滴R,Rnが角部C2に溜まることなく導電層12を形成できることが分かる。
10,10A 基板ユニット
11 基板
11a 基板の上面
11b 基板の側面
12 導電層
14 絶縁層
112 電極
211c インク吐出面
I インク(導電性インク)
In インク(絶縁性材料を含有するインク)
R インク滴(導電性インクのインク滴)
Rn インク滴(絶縁性材料を含有するインクのインク滴)
θ 角度
Claims (11)
- インクジェット方式のプリントヘッドから、帯電性を有するインクのインク滴を吐出させて複数の基板へ着弾させ、当該複数の基板を連結させる配線を形成する配線形成方法であって、
前記複数の基板として、積層されるとともに、露出面をなす各基板の上面又は側面に電極を有し、各基板の上面と側面とが略直交するものを用い、
前記インクとして導電性材料を含有する導電性インクを用い、前記プリントヘッドと前記複数の基板との間に電圧を印加するとともに、前記プリントヘッドのインク吐出面に露出する前記基板の側面の法線と当該インク吐出面とのなす角度が30°以上60°以下となるよう前記複数の基板を傾斜させた状態で、前記複数の基板と当該プリントヘッドとを前記インク吐出面に対し略平行な方向へ相対移動させつつ、当該プリントヘッドから前記導電性インクのインク滴を吐出させて、前記基板間で前記電極を互いに電気的に接続させる導電層を前記露出面に配線状に形成する導電層形成工程を備えることを特徴とする配線形成方法。 - 前記導電性インクは、電気伝導度が0.1μS/cm以上、かつ比誘電率が10以上であり、
吐出される前記導電性インクのインク滴は、体積が0.001pl以上5pl以下であることを特徴とする請求項1に記載の配線形成方法。 - 前記プリントヘッドと前記複数の基板との間に印加される電圧は、空気の絶縁破壊電圧未満であることを特徴とする請求項1又は2に記載の配線形成方法。
- 前記複数の基板として、端部が階段状をなすよう積層されたものを用い、
前記導電層形成工程では、吐出される前記導電性インクのインク滴は、着弾時の最大直径が階段状部分の各段差の半分以下であることを特徴とする請求項1〜3のいずれか一項に記載の配線形成方法。 - 前記導電層形成工程の前に、
前記インクとして絶縁性材料を含有するインクを用い、プリントヘッドと前記複数の基板との間に電圧を印加するとともに、当該プリントヘッドのインク吐出面に露出する前記基板の側面の法線と当該インク吐出面とのなす角度が直角未満となるよう前記複数の基板を傾斜させた状態で、前記複数の基板と当該プリントヘッドとを前記インク吐出面に対し略平行な方向へ相対移動させつつ、当該プリントヘッドから前記絶縁性材料を含有するインクのインク滴を吐出させて、前記基板と前記導電層とを絶縁させるための絶縁層を前記露出面に配線状に形成する絶縁層形成工程を備えることを特徴とする請求項1〜4のいずれか一項に記載の配線形成方法。 - 前記基板として、上面と側面とが略直交するものを用い、
前記絶縁層形成工程では、前記基板の側面の法線と前記プリントヘッドのインク吐出面とのなす角度が、30°以上60°以下であることを特徴とする請求項5に記載の配線形成方法。 - 前記絶縁性材料を含有するインクは、電気伝導度が0.1μS/cm以上、かつ比誘電率が10以上であり、
吐出される前記絶縁性材料を含有するインクのインク滴は、体積が0.001pl以上5pl以下であることを特徴とする請求項5又は6に記載の配線形成方法。 - 前記絶縁層は、前記導電層が形成される部分のみに形成されることを特徴とする請求項5〜7のいずれか一項に記載の配線形成方法。
- 前記絶縁層は、単一の絶縁性材料で形成されることを特徴とする請求項5〜8のいずれか一項に記載の配線形成方法。
- 前記絶縁層形成工程の後であって前記導電層形成工程の前に、
前記絶縁層の表面に対し、前記導電性インクの密着性を向上させる表面処理を行う表面処理工程を備えることを特徴とする請求項5〜9のいずれか一項に記載の配線形成方法。 - 前記基板は半導体チップであることを特徴とする請求項1〜10のいずれか一項に記載の配線形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008231707A JP5326449B2 (ja) | 2008-09-10 | 2008-09-10 | 配線形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008231707A JP5326449B2 (ja) | 2008-09-10 | 2008-09-10 | 配線形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010067732A JP2010067732A (ja) | 2010-03-25 |
JP5326449B2 true JP5326449B2 (ja) | 2013-10-30 |
Family
ID=42193078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008231707A Expired - Fee Related JP5326449B2 (ja) | 2008-09-10 | 2008-09-10 | 配線形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5326449B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012060026A (ja) * | 2010-09-10 | 2012-03-22 | Fujikura Ltd | 多層プリント配線板及びその製造方法 |
EP3817043A1 (en) | 2019-10-31 | 2021-05-05 | Heraeus Deutschland GmbH & Co KG | Electromagnetic interference shielding in recesses of electronic modules |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61113252A (ja) * | 1984-11-08 | 1986-05-31 | Fujitsu Ltd | 半導体装置 |
JP2001156250A (ja) * | 1999-11-24 | 2001-06-08 | Seiko Epson Corp | 半導体チップ、マルチチップパッケージ,および半導体装置と、並びに、それを用いた電子機器 |
JP4081666B2 (ja) * | 2002-09-24 | 2008-04-30 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2006253482A (ja) * | 2005-03-11 | 2006-09-21 | Konica Minolta Holdings Inc | 静電吸引型インクジェット用基板、パターン形成方法及びパターン付基板 |
US8125067B2 (en) * | 2007-03-20 | 2012-02-28 | Kabushiki Kaisha Nihon Micronics | Method for forming terminal of stacked package element and method for forming stacked package |
-
2008
- 2008-09-10 JP JP2008231707A patent/JP5326449B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010067732A (ja) | 2010-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI313922B (en) | Device package structure, device packaging method, droplet ejection head, connector, and semiconductor device | |
TWI286361B (en) | An electronic device package and electronic equipment | |
JP5665511B2 (ja) | 半導体装置の製造方法、製造プログラム、および製造装置 | |
US8680687B2 (en) | Electrical interconnect for die stacked in zig-zag configuration | |
JP6295684B2 (ja) | インクジェットヘッド及びインクジェット記録装置 | |
US20040155326A1 (en) | Semiconductor devices, and manufacturing methods, circuit substrates and electronic equipments for the same | |
JP2000216330A (ja) | 積層型半導体装置およびその製造方法 | |
KR20110103413A (ko) | 전기 전도성 물질의 에어로졸 응용에 의해 형성된 반도체 다이 배선 | |
JP5447376B2 (ja) | 配線形成方法 | |
US9751301B2 (en) | Substrate for ink jet recording head | |
CN109155194B (zh) | 层叠型电子部件的制造方法 | |
JP5326449B2 (ja) | 配線形成方法 | |
US9193163B2 (en) | Liquid discharge apparatus and manufacturing method thereof | |
JP5088275B2 (ja) | 配線形成方法 | |
WO2010010813A1 (ja) | 配線形成方法 | |
CN102446837B (zh) | 包括半导体芯片的器件的制造 | |
TWI717042B (zh) | 半導體封裝的底層填充方法和裝置 | |
US20110193915A1 (en) | Piezoelectric actuator, inkjet head including the same, and method of manufacturing piezoelectric actuator | |
JP5200771B2 (ja) | 配線形成方法、半導体装置の製造方法及び配線形成装置 | |
JP2010182776A (ja) | 導電膜パターンおよび導電膜パターンの形成方法 | |
TW200849497A (en) | Stacked printed devices on a carrier substrate | |
JP2010232383A (ja) | 電子装置及びその製造方法 | |
JP5541017B2 (ja) | 絶縁層形成用材料及び絶縁層 | |
JP2006140270A (ja) | 電子デバイスの実装方法、回路基板、及び電子機器 | |
JP2016131171A (ja) | 半導体装置とその半導体装置を製造する方法および製造装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130307 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20130307 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130625 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130708 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |