JP5435640B2 - 画素間分離されたイメージセンサ - Google Patents

Description

発明の詳細な説明

［発明の背景］
［発明の分野］
ここに開示する主題は、該して、半導体イメージセンサの分野に関するものである。

［背景情報］
デジタルカメラおよびデジタルビデオカメラといった写真機材は、電子イメージセンサを含み、電子イメージセンサはそれぞれ、静止画像に処理するため、または、ビデオ画像に処理するための光を捕獲する。これらの電子イメージセンサは、典型的には、何百万もの光捕獲素子、例えばフォトダイオードを含む。フォトダイオードは、二次元の画素アレイに配置されている。

図１は、従来技術の画素アレイ内の画素を示す拡大した断面図である。前記画素は、第１の型の材料から構成される、典型的にはｐ型の第１の領域と、第２の型の材料から構成される、典型的にはｎ型の第２の領域２とを含む。第１の領域１および第２の領域２は、フォトダイオードのｐｎ接合を形成する。前記ｐｎ接合に逆バイアスを印加して、破線３と破線４との間に空乏領域を形成する。入射光線５の光子が吸収されて、電子正孔対６を生成する。電子が移動して電流を生成する。最終的にこの電流は感知されると共に処理されて、イメージセンサによって検出される画像を再生する。

比較的長い波長の光が、フォトダイオードの中に深く浸透する。その結果、空乏領域の外縁に電子が形成される。空乏領域は広がって、領域７にほぼ繋がることが可能である。空乏領域同士が繋がると、隣接し合うフォトダイオードを電子的に容量結合させる。光を受けるフォトダイオードの電圧が変化すると、隣接する、光を受けないフォトダイオードの電圧は変動し得る。このため、前記の隣接するフォトダイオードにおいて、正確な光の感知は行われない。空乏領域の横方向の広がりが、隣接する空乏領域に影響を与えることを最小限に抑える画素構造を提供することが望まれている。

［発明の概要］
フォトダイオードアレイを有するイメージセンサであり、各フォトダイオードは、第１の型の材料から構成される第１の領域と、第２の型の材料から構成される第２の領域とを有する。第１の領域と第２の領域との間には、分離領域が位置している。第２の領域は、上記フォトダイオードアレイのコーナー領域において、分離領域からオフセットして配置されている。
［図面の簡単な説明］
図１は、従来技術のイメージセンサを示す図である。

図２は、イメージセンサを概略的に示す図である。

図３は、イメージセンサの複数のフォトダイオードを示す図である。

図４は、イメージセンサの画素アレイのコーナー領域におけるフォトダイオードを示す図である。

図５は、オフセットして配置されたバリア領域を有する、コーナー領域におけるフォトダイオードを示す図である。

図６は、オフセットして配置されたｎ型領域を有する、コーナー領域におけるフォトダイオードを示す図である。

詳細な説明

複数のフォトダイオードを有するイメージセンサを開示する。各フォトダイオードは、第１の型の材料から構成される第１の領域と、第２の型の材料から構成される第２の領域とを有する。フォトダイオードはまた、第１の領域と第２の領域との間に分離領域を有する。フォトダイオードはアレイ状に配置されている。このアレイのコーナー領域において、第２の領域は、より多くの入射光線の光子を捕獲するために、分離領域に対してオフセットして配置されている。

参照番号を用いて図面をより具体的に参照する。図２は、イメージセンサ１０を示す図である。イメージセンサ１０は、複数の個々のフォトダイオード１４を含むフォトダイオードアレイ１２を有する。フォトダイオード１４は、典型的には、ロウおよびカラムから成る二次元のアレイに配置されている。フォトダイオードアレイ１２は、中心領域１６およびコーナー領域１８を有する。

フォトダイオードアレイ１２は、典型的には、複数の導電トレース２２によって光読取回路２０に接続されている。フォトダイオードアレイ１２は、導電トレース２６によって、ロウデコーダ２４に接続されている。ロウデコーダ２４は、フォトダイオードアレイ１２の個々のロウを選択することが可能である。その後、光読取回路２０が、選択されたロウ内の特定の個別のカラムを読み取ることが可能である。ロウデコーダ２４および光読取回路２０を共に用いて、フォトダイオードアレイ１２内の個々のフォトダイオード１４の読み取りを行うことが可能である。フォトダイオード１４から読み取られたデータは、プロセッサ（図示しない）等の他の回路によって処理されて、画像表示を生成する。

Ｔａｙに付与された米国特許第６，７９５，１１７号に開示された対応するイメージセンサおよびイメージセンサシステムと同一に、または類似して、イメージセンサ１０および他の回路を構成、構造化、および、動作させてもよい。米国特許第６，７９５，１１７号を本願に引用して援用する。

図３は、複数のフォトダイオード５０を示す図である。各フォトダイオード５０は、第１の型の材料から構成される第１の領域５２と、第２の型の材料から構成される第２の領域５４とを含む。一例として、第１の材料は中間ドープされたｐ型材料であってよく、第２の領域５２は低濃度にドープされたｎ型材料であってよい。第１の領域５０および第２の領域５２は、基板５６上に形成される。基板５６は、低濃度にドープされたｐ型材料から構成されていてよい。

各フォトダイオード５０は、ゲート５８と、第１の領域５２に隣接して形成されたソースパッドまたはドレインパッド６０とをさらに有していてよい。ゲート５８は、高濃度にドープされたｎ型ポリシリコン材料から構成されていてよい。ソース／ドレインパッド６０は、高濃度にドープされたｎ型材料から構成されていてよい。ｎ型のソース／ドレインパッド６０は、分離領域６２によって、ｎ型の第２の領域５４から分離されていてよい。

各第１の領域５２には、バリア領域６４が隣接している。バリア領域６４は、中濃度にドープされたｐ型材料から構成されていてよい。フォトダイオード５０に逆バイアスを印加して、一般的には線６６および線６８の内部に空乏領域を生成する。光の比較的長い波長における光の吸収および電子正孔対７０の形成は、空乏領域の底部において生じる。一例として、６５０ナノメートルよりも長い波長の光は、空乏領域の底部において吸収され易い。

バリア領域６４は、空乏領域が破線７２によって示される水平方向に横に広がることを妨げる。これによって、空乏領域同士が繋がることが阻止されると共に、隣接し合うフォトダイオードにおいて誤った電圧変動が生じることが阻止される。図３に示したように、バリア領域６４は、第２の領域５２と同じだけ深く広がっていてよい。一例として、前記バリア領域は、２〜４μｍ間の深度を有していてよい。

図４に示すように、画素アレイのコーナー領域１８に位置する画素の場合、光線は斜めにフォトダイオードに浸透する。この角度は３０度であってよい。入射光線は材料に吸収され、第２の領域の外部、かつ隣接するフォトダイオードに近接して電子正孔対７０を形成することが可能である。自由電子が、隣接するフォトダイオードに移動して、結果として光検出は不正確になる。

図５は、バリア領域６４が第１の領域５２に対してオフセットして配置された一実施形態を示す図である。オフセットして配置されたバリア領域６４は、入射光線が材料に吸収された地点から隣接するフォトダイオードまでの長い経路を生成している。このオフセットは、光が垂直方向にフォトダイオードに浸透する画素アレイの中心から、光が大きな角度をなして浸透する画素アレイの外側の画素まで変動し得る。このオフセットは、画素アレイの中心から画素アレイの外側領域まで徐々に拡大し得る。オフセットによって、空乏領域が入射光線の方向に横に広がることが可能である。一例として、バリア領域は、最外部の画素において最大０．５μｍだけオフセットされていてよい。

図６は、バリア領域６４および第２の領域５４の両方が分離領域６２に対してオフセットして配置された一実施形態を示す図である。オフセットして配置された第２の領域５４は、入射光線の方向に整列しており、より多くの光子を捕獲する。第２の領域のオフセットは、光が垂直方向にフォトダイオードに浸透する画素アレイの中心から、光が大きな角度をなして浸透する画素アレイの外側の画素まで変動し得る。このオフセットは、画素アレイの中心から画素アレイの外側領域まで徐々に拡大し得る。一例として、バリア領域６４および第２の領域５４は、最外部の画素において最大０．５μｍだけオフセットされていてよい。

上記フォトダイオードは、公知のＣＭＯＳ製造技術を用いて構成することが可能である。バリア領域６４を基板５６の上に形成してよい。第１の領域５２をバリア領域６４の上に形成し、ゲート５８およびパッド６０を領域５２の上に形成してもよい。第２の領域５４を基板５６上に形成してもよい。形成の順番は、イメージセンサを作成するために用いられるプロセスに応じて変化し得る。

特定の典型的な実施形態について記載すると共に、添付の図面に図示してきたが、当業者は様々な他の変形を行うことが可能であるため、このような実施形態は、単に説明のためであって本発明の範囲を制限するものでないこと、および、本発明は、図示すると共に説明した特定の構造および構成に制限されるものでないことは明らかであろう。

図１は、従来技術のイメージセンサを示す図である。 図２は、イメージセンサを概略的に示す図である。 図３は、イメージセンサの複数のフォトダイオードを示す図である。 図４は、イメージセンサの画素アレイのコーナー領域におけるフォトダイオードを示す図である。 図５は、オフセットして配置されたバリア領域を有する、コーナー領域におけるフォトダイオードを示す図である。 図６は、オフセットして配置されたｎ型領域を有する、コーナー領域におけるフォトダイオードを示す図である。

Claims (6)

1. 複数のフォトダイオードが低濃度にドープされたｐ型基板に配置されている画素アレイを有するイメージセンサであって、
   上記フォトダイオードは、
   上記基板における中濃度にドープされたｐ型の第１の領域と、
   上記第１の領域に隣接し、上記第１の領域に対する第１の横位置に配置され、上記基板における低濃度にドープされたｎ型の第２の領域と、
   上記第１の領域の下で、上記第２の領域と他のフォトダイオードの第２の領域との間に、上記第１の領域に対する第２の横位置に配置され、上記基板における中濃度にドープされたｐ型のバリア領域とを含み、
   上記第１の横位置は、上記画素アレイの中心と上記画素アレイの外側領域との間で変動し、
   上記バリア領域は、中性領域を含み、
   上記中性領域は、上記第２の領域から上記中性領域に延びる空乏領域が、他のフォトダイオードの第２の領域から上記中性領域に延びる他の空乏領域と繋がることを阻止することを特徴とするイメージセンサ。
2. 上記第２の横位置が上記画素アレイの中心と上記画素アレイの外側領域との間で変動することを特徴とする請求項１に記載のイメージセンサ。
3. 上記第２の領域と上記他のフォトダイオードの第２の領域とが上記第１の領域よりも深い深度を有することを特徴とする請求項２に記載のイメージセンサ。
4. 複数のフォトダイオードが配置されている画素アレイを含むイメージセンサを形成するための方法であって、
   低濃度にドープされたｐ型基板を提供する工程と、
   上記基板に中濃度にドープされたｐ型の第１の領域を形成する工程と、
   上記基板に低濃度にドープされたｎ型の第２の領域を形成する工程と、
   上記基板に中濃度にドープされたｐ型のバリア領域を形成する工程により上記フォトダイオードを形成し、
   上記第２の領域は、上記第１の領域に隣接し、上記第１の領域に対する第１の横位置に配置され、
   上記バリア領域は、上記第２の領域と他のフォトダイオードの第２の領域との間で、上記第１の領域の下方に配置され、上記第１の領域に対する第２の横位置に配置され、
   上記第１の横位置が、上記画素アレイの中心と上記画素アレイの外側領域との間で変動し、
   上記のバリア領域は、中性領域を有し、
   上記中性領域は、上記第２の領域から上記中性領域に延びる空乏領域が、他のフォトダイオードの第２の領域から上記中性領域に延びる他の空乏領域と繋がることを阻止することを特徴とする方法。
5. 上記第２の横位置が上記画素アレイの中心と上記画素アレイの外側領域との間で変動することを特徴とする請求項４に記載の方法。
6. 上記第２の領域と上記他のフォトダイオードの第２の領域が上記第１の領域よりも深い深度を有することを特徴とする請求項４に記載の方法。

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